半导体结构及其制备方法、三维存储器与流程

1.本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、三维存储器。


背景技术：

2.随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2d或者平面nand闪存的存储密度接近上限。为克服2d或者平面nand闪存带来的限制，业界已经研发了具有三维结构的存储器(3d nand)，通过将存储单元三维地布置在衬底之上来提高存储密度。
3.然而，在3d nand的制造过程中，栅线层经常出现高阻或断路的问题，引发存储失效，导致产品良率降低。


技术实现要素：

4.本公开的实施例提供一种半导体结构及其制备方法、三维存储器，以解决栅线层出现高阻或断路的风险，提高产品良率。
5.为达到上述目的，本公开的实施例采用如下技术方案：
6.一方面，提供一种半导体结构的制备方法。所述半导体结构的制备方法包括：制备中间半导体结构；所述中间半导体结构包括衬底及设置于所述衬底上的初始堆叠层；所述初始堆叠层包括交替叠置的多个栅绝缘层和多个牺牲层；所述中间半导体结构设有贯穿所述初始堆叠层的栅线缝隙。经由所述栅线缝隙，去除所述牺牲层，形成第一栅线空腔。形成覆盖所述第一栅线空腔的内壁的第一子栅线层；所述第一子栅线层围成第二栅线空腔，所述第二栅线空腔靠近所述栅线缝隙的端部的厚度，大于所述第二栅线空腔远离所述栅线缝隙的端部的厚度。在所述第二栅线空腔内形成第二子栅线层；所述第二子栅线层靠近所述栅线缝隙的端部的厚度，大于所述第二子栅线层远离所述栅线缝隙的端部的厚度。
7.基于此，本公开的上述实施例提供的半导体结构的制备方法，栅线层通过两次工艺步骤形成。首先，在去除牺牲层形成的第一栅线空腔内形成第一子栅线层，第一子栅线层围成第二栅线空腔；然后，在第二栅线空腔内形成第二子栅线层，从而形成栅线层。其中，第二栅线空腔靠近栅线缝隙的部分的开口较大。
8.在这种情况下，在第二栅线空腔内填充栅线材料形成第二子栅线层的过程中，由于第二栅线空腔靠近栅线缝隙的部分的开口较大，故第二栅线空腔远离栅线缝隙的部分还未填满的情况下，第二栅线空腔不会提前封口导致不能填充栅线材料，即降低栅线层内部产生缝隙的风险，进而降低由于栅线层内部出现缝隙而导致后续工艺中被刻蚀掉，出现高阻或断路的风险，提高产品良率。
9.在一些实施例中，所述形成覆盖所述第一栅线空腔的内壁的第一子栅线层，包括：沉积栅线材料，形成第一栅线薄膜；所述第一栅线薄膜中位于所述第一栅线空腔内的部分围成所述第二栅线空腔；所述第二栅线空腔包括第一空腔段和第二空腔段，所述第二空腔
段相对于所述第一空腔段更靠近所述栅线缝隙。在所述第二栅线空腔的第一空腔段内形成第一保护层。刻蚀所述第一栅线薄膜，形成所述第二空腔段；所述第二空腔段的厚度大于所述第一空腔段的厚度。
10.在一些实施例中，所述在所述第二栅线空腔的第一空腔段内形成第一保护层，包括：沉积目标材料，形成保护薄膜；所述目标材料与所述栅线材料的刻蚀选择比不同。去除所述保护薄膜中覆盖所述初始堆叠层的部分、覆盖所述栅线缝隙的内壁的部分、及位于所述第二栅线空腔的第二空腔段的部分，形成所述第一保护层。
11.在一些实施例中，在形成所述第一子栅线层之后，及形成所述第二子栅线层之前，所述制备方法还包括：去除所述第一保护层。
12.在一些实施例中，在刻蚀所述第一栅线薄膜中的过程中，所述第一栅线薄膜中覆盖所述第二栅线空腔的第二空腔段的部分被完全去除或被减薄。
13.在一些实施例中，在形成所述第一子栅线层之后，及形成所述第二子栅线层之前，所述制备方法还包括：在所述第二栅线空腔内形成第一粘合层，所述第一粘合层覆盖所述第一子栅线层。
14.在一些实施例中，所述在所述第二栅线空腔内形成第二子栅线层，包括：沉积栅线材料，形成第二栅线薄膜。去除所述第二栅线薄膜中覆盖所述初始堆叠层的部分，及覆盖所述栅线缝隙的内壁的部分。
15.在一些实施例中，所述在所述第二栅线空腔内形成第二子栅线层，还包括：刻蚀所述第二栅线薄膜位于所述第二栅线空腔中且靠近所述栅线缝隙的端部，以形成凹陷。
16.在一些实施例中，在所述第二栅线空腔内形成第二子栅线层之后，所述制备方法还包括：在所述栅线缝隙内形成栅线隔离结构；所述栅线隔离结构至少包括第二保护层，所述第二保护层覆盖所述第一子栅线层和第二子栅线层被所述栅线缝隙所暴露的侧面。
17.在一些实施例中，在所述形成覆盖所述第一栅线空腔的内壁的第一子栅线层之前，所述制备方法还包括：形成覆盖所述第一栅线空腔的内壁的栅介质层。
18.在一些实施例中，在所述形成覆盖所述第一栅线空腔的内壁的第一子栅线层之前，及所述形成覆盖所述第一栅线空腔的内壁的栅介质层之后，所述制备方法还包括：形成覆盖所述栅介质层的第二粘合层。
19.另一方面，提供一种半导体结构。所述半导体结构包括衬底和存储堆叠层，所述存储堆叠层设置于所述衬底上，所述存储堆叠层包括交替叠置的多个栅绝缘层和多个栅线层；所述存储堆叠层设有贯穿所述存储堆叠层的栅线隔离结构。其中，所述栅线层包括第一子栅线层和第二子栅线层，所述第二子栅线层包括相连的第一导体段和第二导体段，所述第二导体段相对于所述第一导体段更靠近所述栅线隔离结构，沿垂直于所述衬底的方向，所述第二导体段的厚度大于所述第一导体段的厚度；所述第一子栅线层至少包覆所述第二子栅线层的第一导体段。
20.在一些实施例中，所述第一子栅线层包覆所述第一导体段及所述第二导体段靠近和远离所述衬底的表面。其中，所述第一子栅线层包括相连的第三导体段和第四导体段，所述第三导体段包覆所述第一导体段；所述第四导体段设置于所述第二导体段与所述栅绝缘层之间。沿垂直于所述衬底的方向，所述第三导体段与所述第一导体段的厚度之和，等于所述第四导体段与所述第二导体段的厚度之和。
21.在一些实施例中，所述第一子栅线层包覆所述第二子栅线层的第一导体段。沿垂直于所述衬底的方向，所述第一导体段与所述第一子栅线层的厚度之和，等于所述第二导体段的厚度。
22.在一些实施例中，所述栅线层还包括位于第一子栅线层和第二子栅线层之间的第一粘合层。
23.在一些实施例中，所述第一子栅线层和第二子栅线层的材料相同。
24.在一些实施例中，所述第一子栅线层和第二子栅线层的材料不同。
25.在一些实施例中，所述栅线层还包括栅介质层，所述栅介质层设置于所述第一子栅线层与所述栅绝缘层之间。
26.在一些实施例中，所述栅线层还包括第二粘合层，所述第二粘合层设置于所述栅介质层与所述第一子栅线层之间。
27.再一方面，提供一种三维存储器。包括半导体结构和外围器件，所述半导体结构为上述任一实施例所述的半导体结构或由上述任一实施例所述的半导体结构的制备方法制备，所述半导体结构与所述外围器件电连接。
28.可以理解地，本公开的上述实施例提供的半导体结构及三维存储器，其所能达到的有益效果可参考上文中半导体结构的制备方法的有益效果，此处不再赘述。
附图说明
29.为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
30.图1～图9为根据一些实施例的半导体结构的制备方法的流程图；
31.图10为根据一些实施例提供的半导体结构的立体结构图；
32.图11为根据一些实施例提供的半导体结构的俯视图；
33.图12为图11所示的半导体结构沿aa＇处的剖面图；
34.图13为图12中半导体结构的一个存储单元串的等效电路图；
35.图14～图27为根据一些实施例的半导体结构的制备方法的制备步骤图；
36.图28为根据一些实施例的三维存储器的结构图。
具体实施方式
37.下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
38.在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
39.除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
40.以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
41.在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。这里所公开的实施例并不必然限制于本文内容。
[0042]“a、b和c中的至少一个”与“a、b或c中的至少一个”具有相同含义，均包括以下a、b和c的组合：仅a，仅b，仅c，a和b的组合，a和c的组合，b和c的组合，及a、b和c的组合。
[0043]“a和/或b”，包括以下三种组合：仅a，仅b，及a和b的组合。
[0044]
在本公开的内容中，“在
……
上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
[0045]
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的刻蚀区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
[0046]
如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
[0047]
术语“三维存储器”是指，在衬底的主表面上阵列布置，且沿垂直于衬底的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如nand存储单元串)，所形成的半导体结构。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底的主表面(即横向表面)。
[0048]
如本公开所使用的，一个部件(例如，层、结构或器件)是在半导体结构(例如，三维存储器)的另一部件(例如，层、结构或器件)“上”、“上方”还是“下方”，是当衬底在第三方向z(参照图1，即器件厚度方向)上位于半导体结构的最低平面中时，在第三方向z上相对于半导体结构的衬底确定的。在整个本公开内容中，应用了相同的概念来描述空间关系。
[0049]
相关技术中，在3d nand的制造过程中，置换牺牲层形成的栅线层的内部存在缝
隙，在将栅线缝隙的侧壁的栅线材料刻蚀的过程中，刻蚀液会进入栅线层的缝隙，导致刻蚀液与栅线层的接触面积增大，刻蚀速率提高，造成存在缝隙的栅线层被完全刻蚀掉，从而引起该栅线层出现高阻或断路的问题，引发存储失效，导致产品良率降低。
[0050]
基于此，参阅图1，本公开的一些实施例提供了一种半导体结构的制备方法，该制备方法包括步骤s100～s400。
[0051]
s100：参阅图14，制备中间半导体结构101。
[0052]
上述步骤中，中间半导体结构101包括初始堆叠层200，初始堆叠层200包括交替叠置的多个栅绝缘层21和多个牺牲层23。其中，可采用化学气相沉积(chemical vapor deposition，简称cvd)、物理气相沉积(physical vapor deposition，简称pvd)、原子层沉积(atomic layer deposition，简称ald)中的任一种薄膜沉积工艺在衬底1上形成初始堆叠层200。中间半导体结构101设有贯述初始堆叠层200的栅线缝隙gls。
[0053]
需要说明的是，衬底1可用于支撑其上的初始堆叠层200，在后续工艺中也可以被去除掉。衬底1的材料包括单晶硅(si)、多晶硅、单晶锗(ge)、iii-v族化合物半导体材料、ii-vi族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。
[0054]
在一些实施例中，衬底1可以是复合衬底。示例性地，衬底1可以包括基底，及在基底上依次形成牺牲氧化硅层和牺牲多晶硅层。其中，基底的材料可以包括单晶硅(si)、单晶锗(ge)、iii-v族化合物半导体材料、iivi族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种；牺牲氧化硅层的材料可以包括氧化硅；牺牲多晶硅层的材料可以包括多晶硅。
[0055]
在初始堆叠层200中，多个栅绝缘层21的厚度可相同也可不相同，多个牺牲层23的厚度可相同也可不相同，并且可根据具体工艺需求进行设置。此外，初始堆叠层200的层数可为8层、32层、64层、128层等，本公开对此不做具体限定。
[0056]
需要说明的是，栅绝缘层21的材料包括绝缘材料；示例性地，栅绝缘层21的材料包括氧化硅或氮化硅；例如，栅绝缘层21的材料包括二氧化硅，本公开不限于此。牺牲层23的材料包括多晶硅、氮化硅和多晶锗中的至少一种，本公开不限于此。其中，栅绝缘层21的材料与牺牲层23的材料不同，以具有不同的刻蚀选择比。示例性地，栅绝缘层21的材料为二氧化硅，牺牲层23的材料为氮化硅。
[0057]
上述栅线缝隙gls可以采用干法刻蚀或干法和湿法刻蚀工艺的组合来形成。示例性地，采用各向异性刻蚀(离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀等干法刻蚀中的任一种)工艺形成栅线缝隙gls，并通过控制刻蚀时间，使该刻蚀在贯穿初始堆叠层200后，停止于衬底1上。需要说明的是，上述栅线缝隙gls也可以贯穿初始堆叠层200并延伸停止于衬底1中。
[0058]
s200：参阅图14和图15，经由栅线缝隙gls，去除牺牲层23，形成第一栅线空腔24。
[0059]
上述步骤中，利用栅线缝隙gls作为蚀刻剂通道，采用各向同性蚀刻去除牺牲层23形成第一栅线空腔24。其中，各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂；在气相蚀刻中使用蚀刻气体作为蚀刻剂。
[0060]
需要说明的是，在栅绝缘层21的材料为氧化硅，牺牲层23的材料为氮化硅的情况下，湿法蚀刻中可以采用磷酸溶液作为蚀刻剂；在气相蚀刻中可以采用c4f8、c4f6和ch2f2中的至少一种作为蚀刻气体。
[0061]
s300：参阅图15和图21，形成覆盖第一栅线空腔24的内壁的第一子栅线层221。
[0062]
上述步骤中，第一子栅线层221围成第二栅线空腔25，第二栅线空腔25靠近栅线缝隙gls的端部的厚度，大于第二栅线空腔25远离栅线缝隙gls的端部的厚度。
[0063]
示例性地，沿垂直于栅线缝隙gls的延伸方向，且垂直于衬底1的剖面，第二栅线空腔25可以为三角形、梯形或半圆形等。其中，由第二栅线空腔25远离栅线缝隙gls的一端，指向栅线缝隙gls，该第二栅线空腔25的厚度逐渐增大。
[0064]
示例性地，沿垂直于栅线缝隙gls的延伸方向，且垂直于衬底1的剖面，第二栅线空腔25可以由多个空腔段组成，每个空腔段可以为矩形。也就是说，由第二栅线空腔25远离栅线缝隙gls的一端，指向栅线缝隙gls，该第二栅线空腔25的厚度呈阶梯式增大。
[0065]
需要说明的是，第二栅线空腔25还可以是其他形状，本公开在此不做一一示例。
[0066]
其中，在第一栅线空腔24内形成第一子栅线层221，可以利用栅线缝隙gls作为沉积物通道，采用cvd、pvd、ald中的任一种薄膜沉积工艺，在第一栅线空腔24内沉积栅线材料。具体可以参考s310～s330，本公开在此不做赘述。
[0067]
s400：参阅图21和图24，在第二栅线空腔25内形成第二子栅线层222。
[0068]
上述步骤中，第二子栅线层222靠近栅线缝隙gls的端部的厚度，大于第二子栅线层222远离栅线缝隙gls的端部的厚度。也就是说，第二子栅线层222相较靠近栅线缝隙gls的部分的厚度，大于相较远离栅线缝隙gls的部分的厚度。需要说明的是，第一子栅线层221和第二子栅线层222共同形成了栅线层22。
[0069]
其中，在第二栅线空腔25内形成第二子栅线层222，可以利用栅线缝隙gls作为沉积物通道，采用cvd、pvd、ald中的任一种薄膜沉积工艺，在第二栅线空腔25内沉积栅线材料。具体可以参考s410～s430，本公开在此不做赘述。
[0070]
由上述可知，本公开的一些实施例提供的半导体结构的制备方法，栅线层22通过两次工艺步骤形成。首先，在去除牺牲层23形成的第一栅线空腔24内形成第一子栅线层221，第一子栅线层221围成第二栅线空腔25；然后，在第二栅线空腔25内形成第二子栅线层222，从而形成栅线层22。其中，第二栅线空腔25靠近栅线缝隙gls的部分的开口较大。
[0071]
在这种情况下，在第二栅线空腔25内填充栅线材料形成第二子栅线层222的过程中，由于第二栅线空腔25靠近栅线缝隙gls的部分的开口较大，故第二栅线空腔25远离栅线缝隙gls的部分还未填满的情况下，第二栅线空腔25不会提前封口导致不能填充栅线材料，即降低栅线层22内部产生缝隙的风险，进而降低由于栅线层22内部出现缝隙而导致后续工艺中被刻蚀掉，出现高阻或断路的风险，提高产品良率。
[0072]
在一些实施例中，如图1和图2所示，s300包括s310～s330。
[0073]
s310：参阅图15和图16，沉积栅线材料，形成第一栅线薄膜26。
[0074]
上述步骤中，第一栅线薄膜26中位于第一栅线空腔24内的部分围成第二栅线空腔25。第二栅线空腔25包括第一空腔段251和第二空腔段252，第二空腔段252相对于第一空腔段251更靠近栅线缝隙gls。
[0075]
其中，在沉积栅线材料时，可以采用cvd、pvd、ald中的任一种薄膜沉积工艺，向初始堆叠层200沉积栅线材料，形成第一栅线薄膜26。其中，栅线材料利用栅线缝隙gls作为沉积物通道，在第一栅线空腔24内沉积，且栅线材料在第一栅线空腔24内沉积的部分围成第二栅线空腔25，即第一栅线薄膜26中位于第一栅线空腔24内的部分围成第二栅线空腔25。
[0076]
此外，在沉积栅线材料时，在初始堆叠层200远离衬底1的一侧及栅线缝隙gls的侧壁上同样形成有栅线材料。
[0077]
需要说明的是，栅线材料包括导电材料。示例性地，栅线材料包括金属或掺杂多晶硅。例如，栅线材料包括钨、钴、铜、铝、掺杂晶体硅中的至少一种，本公开不限于此。
[0078]
s320：参阅图16和图18，在第二栅线空腔25的第一空腔段251内形成第一保护层27。
[0079]
上述步骤中，第一保护层27填充第一空腔段251，使得第一栅线薄膜26位于第一空腔段251内的部分被覆盖。
[0080]
其中，在第二栅线空腔25的第一空腔段251内形成第一保护层27，可以利用栅线缝隙gls作为沉积物通道，采用cvd、pvd、ald中的任一种薄膜沉积工艺，在第一栅线空腔251内沉积目标材料。具体可以参考s321～s322，本公开在此不做赘述。
[0081]
s330：参阅图16、图18和图19，刻蚀第一栅线薄膜26，形成第二空腔段252。
[0082]
上述步骤中，沿垂直于衬底1的方向，第二空腔段252的厚度大于第一空腔段251的厚度。这里，可以采用蚀刻剂刻蚀覆盖有第一栅线薄膜26的初始堆叠层200，蚀刻剂用于刻蚀栅线材料。此时，第一栅线薄膜26位于第一空腔段251内的部分被第一保护层27覆盖，第一栅线薄膜26中覆盖初始堆叠层200的部分、覆盖栅线缝隙gls的内壁的部分及覆盖第二栅线空腔25的第二空腔段252的部分被暴露，蚀刻剂与第一栅线薄膜26所暴露的部分接触，从而刻蚀第一栅线薄膜26中覆盖初始堆叠层200的部分、覆盖栅线缝隙gls的内壁的部分、及覆盖第二栅线空腔25的第二空腔段252的部分，形成第一子栅线层221。
[0083]
其中，在刻蚀第一栅线薄膜26中覆盖初始堆叠层200的部分、覆盖栅线缝隙gls的内壁的部分、及覆盖第二栅线空腔25的第二空腔段252的部分的过程中，第一栅线薄膜26中覆盖初始堆叠层200的部分、覆盖栅线缝隙gls的内壁的部分被完全刻蚀掉，第一栅线薄膜26位于第二空腔段252的部分，可能被完全刻蚀掉(参阅图20)，也可能被减薄(参阅图19)。当然，无论是被完全刻蚀掉还是被减薄，均可以扩大第二空腔段252在垂直于衬底1的方向上的尺寸，以满足第二空腔段252在垂直于衬底1的方向上的尺寸大于第一空腔段251在垂直于衬底1的方向上的尺寸。
[0084]
需要说明的是，在刻蚀第一栅线薄膜26中覆盖第二栅线空腔25的第二空腔段252的部分的过程中，可以通过控制刻蚀时间的长短，来控制第一栅线薄膜26中覆盖第二栅线空腔25的第二空腔段252的部分被完全去除或被减薄。
[0085]
在一些实施例中，如图2和图3所示，s320包括s321～s322。
[0086]
s321：参阅图16和图17，沉积目标材料，形成保护薄膜28。
[0087]
上述步骤中，在沉积目标材料时，可以采用cvd、pvd、ald中的任一种薄膜沉积工艺，向初始堆叠层200沉积目标材料，形成保护薄膜28。其中，目标材料利用栅线缝隙gls作为沉积物通道，在第二栅线空腔25内沉积。
[0088]
此外，在沉积目标材料时，在初始堆叠层200远离衬底1的一侧及栅线缝隙gls的侧壁上同样形成有目标材料。
[0089]
需要说明的是，目标材料与栅线材料的刻蚀选择比不同，以保证用于刻蚀目标材料的蚀刻剂停止于栅线材料形成的第一栅线薄膜26上。示例性地，目标材料的材料包括绝缘材料。例如，目标材料包括氧化硅或氮化硅，本公开不限于此。
[0090]
s322：参阅图17和图18，去除保护薄膜28中覆盖初始堆叠层200的部分、覆盖栅线缝隙gls的内壁的部分、及位于第二栅线空腔25的第二空腔段252的部分，形成第一保护层27。
[0091]
上述步骤中，可以采用蚀刻剂刻蚀覆盖有保护薄膜28的初始堆叠层200，蚀刻剂用于刻蚀目标材料。此时，蚀刻剂与保护薄膜28所暴露的部分接触，从而刻蚀去除保护薄膜28中覆盖初始堆叠层200的部分、覆盖栅线缝隙gls的内壁的部分、及位于第二栅线空腔25的第二空腔段252的部分。其中，在刻蚀保护薄膜28中位于第二栅线空腔25的第二空腔段252的部分的过程中，可以通过控制刻蚀时间，来控制保护薄膜28中位于第二栅线空腔25的第二空腔段252的部分被完全去除，且保护薄膜28中位于第二栅线空腔25的第一空腔段251内的部分保留。
[0092]
在一些实施例中，如图4所示，在s330之后，及s400之前，本公开的一些实施例提供的半导体结构的制备方法，还包括s500。
[0093]
s500：参阅图19和图21，去除第一保护层27。
[0094]
上述步骤中，可以利用栅线缝隙gls作为蚀刻剂通道，采用各向同性蚀刻去除第一保护层27，保证后续工艺形成的栅线层内部无第一保护层27残留，降低栅线层22的电阻。
[0095]
在一些实施例中，如图5所示，在形成s300之后，及s400之前，本公开的一些实施例提供的半导体结构的制备方法，还包括s600。
[0096]
s600：参阅图21和图22，在第二栅线空腔25内形成第一粘合层223，第一粘合层223覆盖第一子栅线层221。
[0097]
上述步骤中，第一粘合层223可以采用cvd、pvd、ald中的任一种薄膜沉积工艺形成。其中，第一粘合层223有助于增加第一子栅线层221和s400中形成的第二子栅线层222之间的附着力。
[0098]
需要说明的是，第一粘合层223的材料包括钽、氮化钽、钛、氮化钛中的至少一种。示例性地，第一粘合层223的材料包括氮化钛，本公开不限于此。
[0099]
在一些实施例中，如图1和图6所示，上述s400包括s410～s420。
[0100]
s410：参阅图22和图23，沉积栅线材料，形成第二栅线薄膜29。
[0101]
上述步骤中，在沉积栅线材料时，可以采用cvd、pvd、ald中的任一种薄膜沉积工艺，向初始堆叠层200沉积栅线材料，形成第二栅线薄膜29。其中，栅线材料利用栅线缝隙gls作为沉积物通道，在第二栅线空腔25内沉积，且栅线材料填充第二栅线空腔25。
[0102]
此外，在沉积栅线材料时，在初始堆叠层200远离衬底1的一侧及栅线缝隙gls的侧壁上同样形成有栅线材料。
[0103]
需要说明的是，用于形成第二栅线薄膜29的栅极材料与用于形成第一栅线薄膜26的栅极材料可以相同，也可以不同。即第一子栅线层221和第二子栅线层222的材料可以相同，也可以不同，本公开的一些实施例以第一栅线薄膜26的栅极材料与第二栅线薄膜29的栅极材料相同进行示例说明，工艺简单，且成本较低。
[0104]
s420：参阅图23和图25，去除第二栅线薄膜29中覆盖初始堆叠层200的部分，及覆盖栅线缝隙gls的内壁的部分。
[0105]
上述步骤中，可以采用蚀刻剂刻蚀覆盖有第二栅线薄膜29的初始堆叠层200，蚀刻剂用于刻蚀栅线材料。此时，第二栅线薄膜29中覆盖初始堆叠层200的部分、覆盖栅线缝隙
gls的内壁的部分被暴露，蚀刻剂与第二栅线薄膜29所暴露的部分接触，从而去除第二栅线薄膜29中覆盖初始堆叠层200的部分，及覆盖栅线缝隙gls的内壁的部分，直接形成第二子栅线层222。
[0106]
其中，在刻蚀第二栅线薄膜29中覆盖栅线缝隙gls的内壁部分的过程中，在第二栅线薄膜29中覆盖栅线缝隙gls的内壁部分的被完全去除后，第二栅线薄膜29位于第二栅线空腔25中且靠近栅线缝隙gls的端部被暴露。此时，可以延长蚀刻剂的刻蚀时间，使得第二栅线薄膜29位于第二栅线空腔25中且靠近栅线缝隙gls的端部被刻蚀一部分，以形成第二子栅线层222；也可以在第二栅线薄膜29中覆盖栅线缝隙gls的内壁部分的被完全去除后，在重新利用新的蚀刻剂进行刻蚀，通过控制刻蚀时间的长短，来控制第二栅线薄膜29位于第二栅线空腔25中且靠近栅线缝隙gls的端部被刻蚀掉一部分，以形成第二子栅线层222。
[0107]
示例性地，如图7所示，在s420之后，上述s400还包括s430。
[0108]
s430：参阅图23和图24，刻蚀第二栅线薄膜29位于第二栅线空腔25中且靠近栅线缝隙gls的端部。
[0109]
上述步骤中，在第二栅线薄膜29中覆盖栅线缝隙gls的内壁部分的被完全去除后，第二栅线薄膜29位于第二栅线空腔25中且靠近栅线缝隙gls的端部被暴露。在此基础上，蚀刻剂进入栅线缝隙gls，与第二栅线薄膜29位于第二栅线空腔25中被暴露的端部接触，从而刻蚀第二栅线薄膜29位于第二栅线空腔25中且靠近栅线缝隙gls的端部，使得第二栅线薄膜29位于第二栅线空腔25中的部分内缩，形成凹陷，以形成第二子栅线层222。
[0110]
在一些实施例中，如图8所示，在s400之后，本公开的一些实施例提供的半导体结构的制备方法，还包括s700。
[0111]
s700：参阅图26，在栅线缝隙gls内形成栅线隔离结构4。
[0112]
上述步骤中，栅线隔离结构4可采用cvd、pvd、ald中的任一种薄膜沉积工艺形成于栅线缝隙gls内。其中，栅线隔离结构4至少包括第二保护层41，第二保护层41覆盖栅线层22被栅线缝隙gls所暴露的侧面，以防止不同栅线层22之间在栅线缝隙gls内短接及防止栅线层22氧化。
[0113]
需要说明的是，第二保护层41的材料包括绝缘材料；示例性地，第二保护层41的材料包括氧化硅，本公开不限于此。
[0114]
在一些实施例中，栅线隔离结构4还包括填充层42，第二保护层41覆盖栅线缝隙gls的侧壁，且第二保护层41留有空腔，填充层42填充空腔，以提供机械支撑作用。
[0115]
需要说明的是，填充层42的材料可以为导电材料，也可以为绝缘材料。示例性地，在栅线缝隙gls暴露的衬底1中形成有阵列共源掺杂区的情况下，填充层42的材料可以为导电材料，以通过填充层42引出源极信号。例如，填充层42的材料包括多晶硅，本公开不限于此。
[0116]
在一些实施例中，如图9所示，在s300之前，本公开的一些实施例提供的半导体结构的制备方法，还包括s800。
[0117]
s800：参阅图15和图16，形成覆盖第一栅线空腔24的内壁的栅介质层224。
[0118]
上述步骤中，栅介质层224可以采用cvd、pvd、ald中的任一种薄膜沉积工艺形成。其中，栅介质层224的材料包括高介电常数材料，以减小栅线层22漏电流。
[0119]
需要说明的是，高介电常数材料的k(介电常数)值大于9。示例性地，高介电常数材
料包括氧化铝、氧化铪和氧化钽中的至少一种；例如，高介电常数材料包括氧化铝，本公开不限于此。
[0120]
在此基础上，如图9所示，在s300之前，及s800之后，本公开的一些实施例提供的半导体结构的制备方法，还包括s900。
[0121]
s900：参阅图15和图16，形成覆盖栅介质层224的第二粘合层225。
[0122]
上述步骤中，第二粘合层225可以采用cvd、pvd、ald中的任一种薄膜沉积工艺形成。其中，第二粘合层225有助于增加第一子栅线层221和s800中形成的栅介质层224之间的附着力。
[0123]
需要说明的是，第二粘合层225的材料包括钽、氮化钽、钛、氮化钛中的至少一种。示例性地，第二粘合层225的材料包括氮化钛，本公开不限于此。
[0124]
请参阅图10～图12，图10为根据一些实施例提供的半导体结构100的立体结构示意图，图11为根据一些实施例提供的半导体结构100的俯视图；图12为图11所示的半导体结构100沿aa＇处的剖面图。
[0125]
如图10和图11所示，本公开的一些实施例还提供了一种半导体结构100，沿第一方向x，半导体结构100包括依次并列设置的阵列区a和台阶区b，阵列区a用于形成存储单元，台阶区b用于提供触点以连接字线(图10中以wl1至wl4为例进行示意)。
[0126]
其中，参阅图12，半导体结构100包括衬底1和设置与衬底1上的存储堆叠层2。存储堆叠层2包括交替叠置的多个栅绝缘层21和多个栅线层22。存储堆叠层2的栅绝缘层21及栅线层22的个数可以根据实际需要进行设定，本公开在此不做详细限定。
[0127]
在一些实施例中，衬底1包括掺杂区和非掺杂区，在工艺过程中，该衬底1形成于存储堆叠层2之前，用于承载存储堆叠层2。此处，衬底1的材料包括单晶硅(si)、多晶硅、单晶锗(ge)、iii-v族化合物半导体材料、ii-vi族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。
[0128]
在另一些实施例中，衬底1包括半导体层和源极层sl，半导体层设置在源极层sl和存储堆叠层2之间，在工艺过程中，该衬底1形成于存储堆叠层2之后，与多个存储单元形成的存储单元串的源端耦接，并不用于承载存储堆叠层2。
[0129]
此处，源极层sl的材料和半导体层的材料均可以包括半导体材料。源极层的材料包括半导体材料。半导体材料例如为单晶硅、多晶硅、单晶锗、iii-v族化合物半导体材料、ii-vi族化合物半导体材料以及其他合适的半导体材料。其中，源极层sl可以部分或全部被掺杂。示例性地，源极层可以包括掺杂区，掺杂区由p型掺杂剂掺杂。源极层sl还可以包括非掺杂区。
[0130]
如图10和图11所示，存储堆叠层2位于阵列区a的部分具有多个存储单元串3，多个存储单元串3沿第三方向z贯穿存储堆叠层2，且多个存储单元串3可以在第一方向x和第二方向y上以行和列方式布置。
[0131]
需要说明的是，上述衬底1在x-y平面中延伸，第一方向x和第二方向y，可以是衬底1平面中的两个正交方向。例如，第一方向x为字线wl的延伸方向，第二方向y为位线bl的延伸方向，第三方向z垂直于衬底1，即垂直于x-y平面。
[0132]
图13为图10中半导体结构100的一个存储单元串3的等效电路图。如图10和图13所示，一个存储单元串3相当于多个平面存储单元的存储容量。因此，该半导体结构100能够提
供较大的存储容量。
[0133]
参阅图10和图13，存储单元串3的第一端连接至位线bl，第二端连接至源极线sl。也就是说，存储单元串3包括在第一端和第二端之间串联连接的多个晶体管，多个晶体管包括至少一个顶部选择晶体管q1、至少一个存储晶体管m和至少一个底部选择晶体管q2。图4中以多个晶体管包括一个顶部选择晶体管q1、四个存储晶体管m和一个底部选择晶体管q2为例进行示意。
[0134]
在写入操作中，存储单元串3利用富雷-诺特海姆(fowler-nordheim，简称fn)隧穿效率将数据写入存储晶体管m中的选定存储晶体管(图13中的m1至m4中的一者)。
[0135]
在读取操作中，存储单元串3根据存储晶体管m中的选定存储晶体管(图13中的m1至m4中的一者)的导通状态判断存储的电荷量，从而获得该电荷量表征的数据。
[0136]
如图11和图12所示，存储堆叠层2还设有栅线隔离结构4，栅线隔离结构4贯穿存储堆叠层2，以将半导体结构100分割为多个存储块。
[0137]
其中，参阅图24和图26，栅线隔离结构4至少包括第二保护层41，第二保护层41覆盖栅线层22被栅线缝隙gls所暴露的侧面，以防止不同栅线层22之间在栅线缝隙gls内短接及防止栅线层22氧化。
[0138]
在一些实施例中，栅线隔离结构4还包括填充层42。其中，上述第二保护层41覆盖栅线缝隙gls的侧壁，且第二保护层41留有空腔，填充层42填充空腔，以提供机械支撑作用。
[0139]
在一些实施例中，如图12和图26所示，上述栅线层22包括第一子栅线层221和第二子栅线层222，第二子栅线层222包括相连的第一导体段2221和第二导体段2222，第二导体段2222相对于第一导体段2221更靠近栅线隔离结构4。沿垂直于衬底1的方向(图1中第三方向z)，第二导体段2222的厚度大于第一导体段2221的厚度。第一子栅线层221至少包覆第二子栅线层222的第一导体段2221。
[0140]
本公开的上述实施例提供的半导体结构100，其所能达到的有益效果可参考上文中半导体结构的制备方法的有益效果，此处不再赘述。
[0141]
其中，上述第一子栅线层221和第二子栅线层222的材料相同。这样的话，在半导体结构100的制备过程中，用于形成第一子栅线层221和第二子栅线层222的栅极材料相同，工艺简单，且成本较低。
[0142]
在一些实施例中，如图26所示，第一子栅线层221包覆第一导体段2221及第二导体段2222靠近和远离衬底1的表面。其中，第一子栅线层221包括相连的第三导体段2211和第四导体段2212，第三导体段2211包覆第一导体段2221，第四导体段2212设置于第二导体段2222与栅绝缘层21之间。沿垂直于衬底1的方向(图1中第三方向z)，第三导体段2211与第一导体段2221的厚度之和，等于第四导体段2212与第二导体段2222的厚度之和，即第三导体段2211的厚度大于第四导体段2212的厚度。也就是说，在半导体结构100的制备方法的s330中，参阅图16、图18和图19，第一栅线薄膜26中覆盖第二栅线空腔25的第二空腔段252的部分被减薄。
[0143]
在另一些实施例中，参阅图27，第一子栅线层221包覆第二子栅线层222的第一导体段2221。沿垂直于衬底1的方向(图1中第三方向z)，第一导体段2221与第一子栅线层221的厚度之和，等于第二导体段222的厚度。也就是说，在半导体结构100的制备方法的s330中，参阅图16、图18和图20，第一栅线薄膜26中覆盖第二栅线空腔25的第二空腔段252的部
分被完全去除。
[0144]
在一些实施例中，参阅图26，栅线层22还包括位于第一子栅线层221和第二子栅线层222之间的第一粘合层223，以增加第一子栅线层221和第二子栅线层222之间的附着力。也就是说，在上述半导体结构100的制备方法的s300和s400之间，还包括s600。
[0145]
在一些实施例中，参阅图26，栅线层22还包括栅介质层224，栅介质层224设置于第一子栅线层221与栅绝缘层21之间，以减小栅线层22漏电流。其中，栅介质层224的材料可以参阅前文，在此不做赘述。也就是说，在上述半导体结构100的制备方法的s300之前，还包括s800。
[0146]
在一些实施例中，参阅图26，栅线层22还包括第二粘合层225，第二粘合层225设置于栅介质层21与第一子栅线层221之间，以增加第一子栅线层221和栅介质层224之间的附着力。其中，第二粘合层225的材料可以参阅前文，在此不做赘述。也就是说，在上述半导体结构100的制备方法的s300和s800之间，还包括s900。
[0147]
请参阅图28，本公开的一些实施例还提供了一种三维存储器300，该三维存储器300包括上的一些实施例的半导体结构100(参见图12)。
[0148]
其中，参阅图12和图28，半导体结构100例如可以包括存储堆叠层2与半导体结构100耦接的源极层sl(上文提到的衬底1)。外围器件400可以设置在存储堆叠层2的远离源极层sl的一侧。
[0149]
参阅图28，半导体结构100可以包括阵列设置的存储单元串3。源极层sl可以与多个存储单元串3的源端耦接。
[0150]
继续参见图28，在一些实施例中，半导体结构200还可以包括阵列互联层110。阵列互联层110可以与存储单元串3耦接。阵列互联层110可以包括存储单元串3的漏端(即位线)，漏端可以与至少一个存储单元串3中各个晶体管的半导体沟道耦接。
[0151]
在一些实施例中，外围器件400可以包括外围电路。外围电路被配置为控制和感测阵列器件。外围电路可以是用于支持阵列器件操作(或者说工作)的任何合适的数字、模拟、和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如晶体管、二极管、电阻器或电容器)。外围电路还可以包括与高级逻辑工艺兼容的任何其他电路，包括逻辑电路(例如处理器和可编程逻辑器件(programmable logic device，简称pld)或存储电路(例如静态随机存取存储器(static random-access memory，简称sram))。
[0152]
在一些实施例中，外围器件400可以包括基板410、设置在基板410上的晶体管420以及设置在基板410上的外围互联层430。外围电路可以包括晶体管420。
[0153]
其中，基板410的材料可以为单晶硅，也可以为其他合适的材料，例如硅锗、锗或绝缘体上硅薄膜。
[0154]
外围互联层430与晶体管420耦接，以实现在晶体管420与外围互联层430之间传输电信号。
[0155]
外围互联层430可以与阵列互联层110耦接，使得半导体结构100和外围器件400可以耦接。具体地，由于外围互联层430与阵列互联层110耦接，因此，外围器件100中的外围电路可以与半导体结构100中的存储单元串3耦接，以实现外围电路与存储单元串3之间电信
号的传输。
[0156]
在一些可能的实现方式中，在外围互联层430和阵列互联层110之间可以设置有粘结界面500，通过粘结界面500，外围互联层430和阵列互联层110可以相互粘接且耦接。
[0157]
可以理解地，本公开的上述实施例提供的半导体结构100及三维存储器300，其所能达到的有益效果可参考上文中半导体结构的制备方法有益效果，此处不再赘述。
[0158]
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。