半导体器件、包括该半导体器件的半导体装置和电子设备的制作方法

1.本发明构思涉及包括铁电层、导电金属氧化物层和半导体层的半导体器 件以及包括该半导体器件的半导体装置。


背景技术：

2.随着电子产品趋向于轻、薄和短，对半导体器件的高集成的需求提高。 因此，已经提出各种类型的半导体器件，例如包括铁电层的半导体器件。


技术实现要素：

3.提供一种能够低功率驱动并具有高集成度的半导体器件以及包括该半 导体器件的装置。
4.另外的方面将在下面的描述中被部分地阐述，并且部分地将从该描述变 得明显，或者可以通过本发明构思的示例实施方式的实践而获悉。
5.根据本发明构思的一些示例实施方式，一种半导体器件可以包括第一电 极、与第一电极隔开而不直接接触的第二电极、铁电层、导电金属氧化物层 以及半导体层。铁电层、导电金属氧化物层和半导体层可以在第一电极和第 二电极之间。
6.导电金属氧化物层可以邻近铁电层布置，例如在铁电层和半导体层之 间。
7.半导体器件可以配置为根据形成在第一电极和第二电极之间的电场的 方向来控制铁电层的极化的极化方向。半导体器件可以进一步配置为根据铁 电层的极化的极化方向而在半导体层中形成耗尽区或累积区。导电金属氧化 物层可以配置为控制铁电层的晶向，而不防止电流在半导体器件中流动。
8.导电金属氧化物层可以具有与铁电层的期望的晶向相同或相似的晶向。 例如，导电金属氧化物层可以具有拥有(111)和/或(001)晶向的晶体结构。
9.铁电层和导电金属氧化物层之间的晶格常数的差异可以相对较小。
10.导电金属氧化物层可以包括从由铟氧化物、锌氧化物、锡氧化物及其任 意组合组成的组中选择的一种或更多种材料。例如，导电金属氧化物层可以 包括从由铟镓锌氧化物(igzo)、铟锡氧化物(ito)、铟锌氧化物(izo)、 锌氧化物(zno)、锡氧化物(sno2)、铟氧化物(in2o3)及其任意组合组成 的组中选择的一种或两种或更多种材料。
11.导电金属氧化物层可以具有等于或大于约100s/cm的电导率。
12.铁电层可以包括由mo2表示的材料，其中m是hf、zr或其组合。此外， 铁电层可以包括表示为mo2的材料作为基础材料，其中m是hf、zr或其组 合，并且可以进一步包括从由c、si、ge、sn、pb、al、y、la、gd、mg、 ca、sr、ba、ti、zr、hf及其组合组成的组中选择的一种或两种以上的材料， 作为掺杂剂材料。
13.此外，铁电层可以包括正交晶相，并可以具有拥有(111)和/或(001) 晶向的晶体结构。导电金属氧化物层和铁电层之间的晶格常数的差异可以等 于或小于10％。
14.半导体层可以包括从由iii-v族化合物半导体、有机半导体、金属氧化 物半导体、
二维材料、过渡金属二硫化物和量子点组成的组中选择的一种或 更多种材料。例如，半导体层可以包括in2o3、zno、sno2、钒氧化物(vo2)、 钛氧化物(tio2)、铜氧化物(cu2o)和/或钨氧化物(wo3)。
15.半导体层可以具有等于或小于约5.0ev的能带间隙。
16.铁电层可以包括由mo2表示的材料作为基础材料，其中m是hf、zr 或其组合。
17.铁电层可以进一步包括掺杂剂材料，该掺杂剂材料包括从c、si、ge、 sn、pb、al、y、la、gd、mg、ca、sr、ba、ti、zr、hf及其任意组合组 成的组中选择的一种或更多种材料。
18.铁电层、导电金属氧化物层和半导体层可以每个独立地具有在约0.1nm 至约20nm之间的厚度。
19.半导体器件可以配置为具有根据铁电层的极化的极化方向而产生的可 变电阻，该可变电阻具有5.0或更大的电阻比。
20.第一电极、第二电极、或第一电极和第二电极两者可以包括金属、金属 氮化物、金属氧化物或其任意组合。
21.铁电层、导电金属氧化物层和半导体层都可以包括金属氧化物。
22.半导体器件可以包括配置为存储信息的存储元件。
23.根据一些示例实施方式，一种半导体装置可以包括在基板上的多条第一 电极线，所述多条第一电极线平行于基板的上表面延伸，所述多条第一电极 线在第一方向上延伸。半导体装置可以包括在所述多条第一电极线上的多条 第二电极线，所述多条第二电极线平行于基板的上表面延伸，所述多条第二 电极线在不同于第一方向的第二方向上延伸。半导体装置可以包括在所述多 条第一电极线中的一条和所述多条第二电极线中的一条的交叉点处在所述 多条第一电极线和所述多条第二电极线之间的第一半导体器件，在该交叉点 处，所述多条第一电极线中的所述一条和所述多条第二电极线中的所述一条 在垂直于第一方向且垂直于第二方向的垂直方向上彼此重叠。第一半导体器 件可以包括根据任何示例实施方式的半导体器件。
24.半导体装置可以进一步包括：在所述多条第一电极线和所述多条第二电 极线上的多条第三电极线，所述多条第三电极线在第一方向上延伸；以及第 二半导体器件，在所述多条第二电极线中的所述一条和所述多条第三电极线 中的一条的交叉点处在所述多条第二电极线和所述多条第三电极线之间，在 该交叉点处，所述多条第二电极线中的所述一条和所述多条第三电极线中的 所述一条在垂直方向上彼此重叠。第二半导体器件可以具有与第一半导体器 件相同的结构。
25.根据一些示例实施方式，一种半导体装置可以包括：堆叠结构，在该堆 叠结构中多个绝缘层和多个第一电极在垂直方向上交替且重复地堆叠；以及 单元串，包括铁电层、导电金属氧化物层、半导体层和第二电极，其中单元 串在垂直方向上穿透堆叠结构。
26.铁电层、导电金属氧化物层、半导体层和第二电极可以穿过堆叠结构在 垂直方向上延伸，第二电极可以在单元串的中心部分处，铁电层、导电金属 氧化物层和半导体层可以同心地围绕第二电极。
27.单元串可以包括沿着堆叠结构的平面彼此隔开而不直接接触的多个单 元串，其中该垂直方向垂直于堆叠结构的该平面。
28.根据一些示例实施方式，一种半导体器件可以包括：配置为存储信息的 存储元
件，该存储元件包括铁电层；以及电连接到存储元件的选择元件，该 选择元件配置为基于控制经过存储元件的电流的流动来执行半导体器件的 选择，该选择元件包括半导体层。铁电层和半导体层可以在两个电极之间彼 此联接，并且在铁电层和半导体层之间可以没有端子。
29.半导体器件可以进一步包括在铁电层和半导体层之间的导电金属氧化 物层。
30.一种电子设备可以包括根据任何示例实施方式的半导体器件和/或半导 体装置。
31.根据一些示例实施方式，一种方法可以包括基于形成第一电极、在第一 电极上形成铁电层、在铁电层上形成半导体层以及在半导体层上形成第二电 极来制造半导体器件，使得铁电层和半导体层位于第一电极和第二电极之 间。
32.制造半导体器件可以包括在铁电层上形成导电金属氧化物层，使得半导 体层形成在导电金属氧化物层上，导电金属氧化物层在铁电层和半导体层之 间，并且铁电层、导电金属氧化物层和半导体层在第一电极和第二电极之间。
33.该方法可以进一步包括基于将半导体器件结合到电子设备的被组装的 处理器或存储器中来制造包括该半导体器件的电子设备。
附图说明
34.从以下结合附图进行的描述，本发明构思的一些示例实施方式的以上和 其它的方面、特征和优点将变得更加明显，附图中：
35.图1是根据一些示例实施方式的包括多个半导体器件的半导体装置的等 效电路图；
36.图2是根据一些示例实施方式的半导体器件的示意图；
37.图3a、图3b、图3c、图4a、图4b和图4c是根据一些示例实施方式 的半导体器件中的铁电层和半导体层的极化状态和能量状态的示意图；
38.图5a是根据一些示例实施方式的半导体装置的透视图；
39.图5b是图5a的半导体装置沿着线1x-1x'和1y-1y'截取的剖视图；
40.图6是根据一些示例实施方式的半导体装置的剖视图；
41.图7是根据一些示例实施方式的半导体装置的示意图；
42.图8示出根据一些示例实施方式的电子设备的示意图；以及
43.图9是示出根据一些示例实施方式的方法的流程图。
具体实施方式
44.现在将详细参考一些示例实施方式，其中的一些在附图中示出，其中相 同的附图标记始终指代相同的元件。在这点上，一些示例实施方式可以具有 不同的形式，而不应被解释为限于这里阐述的描述。因此，下面通过参照附 图仅描述一些示例实施方式，以说明各方面。如这里所用的，术语“和/或
”ꢀ
包括一个或更多个相关列出项目的任何和所有组合。诸如
“……
中的至少一 个”的表述，当在一列元件之后时，修饰整列元件，而不是修饰该列表中的 个别元件。
45.说明书中使用的术语用于说明一些示例实施方式，而不用于限制本发明 构思。当一构成元件设置在另一构成元件“上方”或“上”时，该构成元件 不仅可以包括直接接触该
另一构成元件的上/下/左/右侧的元件，而可以包括 以非接触方式设置在该另一构成元件的上方/下方/左边/右边的元件。
46.将理解，当一元件诸如层、膜、区域或基板被称为“在”另一元件“上
”ꢀ
时，它可以直接在该另一元件上，或者也可以存在居间的元件(例如，该元 件可以与该另一元件隔开而不直接接触)。相反，当一元件被称为“直接在
”ꢀ
另一元件“上”时，不存在居间的元件。将理解，当一元件诸如层、膜、区 域或基板的元件被称为“在”另一元件“上”时，它可以在该另一元件之上 或之下。
47.将理解，可相对于其它元件和/或其性质(例如结构、表面、方向等)被 称为“垂直”、“平行”、“共面”等的元件和/或其性质(例如结构、表面、方 向等)可以相对于该其它元件和/或其性质分别是“垂直的”、“平行的”、“共 面的”等，或者可以分别是“基本上垂直的”、“基本上平行的”、“基本上共 面的”等。
48.相对于其它元件和/或其性质“基本上垂直”的元件和/或其性质(例如 结构、表面、方向等)将被理解为在制造公差和/或材料公差内相对于该其它 元件和/或其性质“垂直”，和/或相对于该其它元件和/或其性质具有与“垂 直”在幅度和/或角度上的等于或小于10％的偏差(例如，
±
10％的公差)。
49.相对于其它元件和/或其性质“基本上平行”的元件和/或其性质(例如 结构、表面、方向等)将被理解为在制造公差和/或材料公差内相对于该其它 元件和/或其性质“平行”，和/或相对于该其它元件和/或其性质具有与“平 行”在幅度和/或角度上的等于或小于10％的偏差(例如，
±
10％的公差)。
50.相对于其它元件和/或其性质“基本上共面”的元件和/或其性质(例如， 结构、表面、方向等)将被理解为在制造公差和/或材料公差内相对于该其它 元件和/或其性质“共面”，和/或相对于该其它元件和/或其性质具有与“共 面”在幅度和/或角度上的等于或小于10％的偏差(例如，
±
10％的公差)。
51.将理解，元件和/或其性质可以在这里被阐述为与其它元件“相同”或“相 等”，将进一步理解，这里被阐述为与其它元件“相同”或“相等”的元件 和/或其性质可以与该其它元件和/或其性质“相同”或“相等”或“基本上 相同”或“基本上相等”。与其它元件和/或其性质“基本上相同”或“基本 上相等”的元件和/或其性质将被理解为包括在制造公差和/或材料公差内与 该其它元件和/或其性质相同或相等的元件和/或其性质。与其它元件和/或其 性质相同或基本上相同的元件和/或其性质可以在结构上相同或基本上相同、 在功能上相同或基本上相同、和/或在成分上相同或基本上相同。
52.将理解，这里被描述为“基本上”相同的元件和/或其性质包括在幅度上 具有等于或小于10％的相对差异的元件和/或其性质。此外，不管元件和/或 其性质是否被修饰为“基本上”，将理解，这些元件和/或其性质应当被解释 为包括在所阐述的元件和/或其性质周围的制造或操作公差(例如
±
10％)。
53.当术语“约”或“基本上”在本说明书中结合数值使用时，所意图的是 相关数值包括在所述数值周围的
±
10％的公差。当指定范围时，该范围包括 在其间的所有值，诸如0.1％的增量。
54.如这里所用的，单数形式“一个”、“一个”和“该”旨在也包括复数形 式，除非上下文另外清楚地指示。诸如“包括”或“包含”的术语可以被解 释为表示某个特征、数量、步骤、
操作、构成元件或其组合，但是可以不被 解释为排除一个或多个其它特征、数量、步骤、操作、构成元件或其组合的 存在或添加的可能性。
55.诸如“第一”和“第二”的术语在这里仅用于描述各种构成元件，但是 构成元件不受所述术语限制。这样的术语仅用于将一个构成元件与另一构成 元件区别开的目的。此外，在本说明书中阐述的诸如
“……
单位”、
“……
模 块”等的术语可以表示处理至少一个功能或操作的单元，并且该单元可以通 过硬件、软件、或硬件和软件的组合来实现。
56.在下文，参照附图详细描述一些示例实施方式。在附图中，相同的附图 标记表示相同的构成元件，并且为了说明书的清楚并为了描述的方便，每个 构成元件的层、区域等的尺寸(例如宽度、厚度等)可能被夸大至一程度。 由于下面描述的一些示例实施方式是示例，所以可以从一些示例实施方式产 生其它修改。
57.半导体装置可以具有三维结构，其中两条分离的电极线具有交叉点，并 可以包括在交叉点处具有存储特性的半导体器件。
58.图1是根据一些示例实施方式的包括多个半导体器件的半导体装置100 的等效电路图。参照图1，半导体装置100可以包括在第一方向(x方向) 上平行地延伸的多条第一电极线wl1和wl2。此外，半导体装置100可以 包括多条第二电极线bl1、bl2、bl3和bl4，它们在第三方向(z方向) 上与第一电极线wl1和wl2间隔开并在第二方向上平行地延伸。半导体器 件mc可以设置在第一电极线wl1和wl2与第二电极线bl1、bl2、bl3 和bl4之间。具体地，半导体器件mc可以电连接到第一电极线wl1和 wl2以及第二电极线bl1、bl2、bl3和bl4，并且可以设置在这些线的交 叉点处。
59.此外，半导体器件mc可以包括彼此电连接的存储元件me和选择元件 sw。例如，存储元件me和选择元件sw可以布置为在第三方向(z方向) 上彼此串联连接，选择元件sw可以电连接到第一电极线wl1和wl2以及 第二电极线bl1、bl2、bl3和bl4中的一种，存储元件me可以电连接到 所述电极线中的另一种。
60.在驱动半导体装置100的方法中，电压通过第一电极线wl1和wl2以 及第二电极线bl1、bl2、bl3和bl4被施加到半导体器件mc的存储元件 me，因此电流可以在存储元件me中流动。具体地，半导体器件mc可以 通过选择第一电极线wl1和wl2以及第二电极线bl1、bl2、bl3和bl4 而被任意地寻址，并且半导体器件mc可以通过在第一电极线wl1和wl2 与第二电极线bl1、bl2、bl3和bl4之间施加特定信号而被编程。此外， 通过测量经过第二电极线bl1、bl2、bl3和bl4的电流值，可以读出根据 半导体器件mc的电阻值的信息，也就是，编程信息。
61.存储元件me可以是配置为存储信息的非暂时性计算机可读存储器件。 例如，存储元件me可以包括铁电体。铁电体是具有铁电性的材料，其中内 部偶极矩在不施加外部电场的情况下对齐，因此保持自发极化。换句话说， 铁电体是这样的材料：即使当特定电压被施加到其、然后改变为0v时，极 化(或电场)也半永久地保持。半导体器件mc可以通过铁电体的以上特性 而被编程，也就是，根据所施加的电压，极化表现出滞后性。
62.此外，选择元件sw可以通过(例如，基于)控制电流相对于电连接到 选择元件sw的存储元件me(例如，经过存储元件me)的流动(例如， 电流)来执行半导体器件mc的选择(寻址)。
63.当选择元件sw和存储元件me被配置为分隔开的器件时，增大半导体 器件的集成度可能因此受到限制。这是因为，与一些示例实施方式不同，在 比较例中，pn二极管或其它
开关器件可以用作选择元件sw，并且在比较例 情况下，需要将选择元件sw电连接到存储元件的单独的端子(例如电极、 导线等)。
64.根据一些示例实施方式，半导体器件mc可以包括在两个电极之间的铁 电层和半导体层，因此可以提供具有增大的集成度的半导体装置100。具体 地，半导体器件mc可以使用铁电层作为存储元件，并且可以控制电流相对 于铁电层经过半导体层的流动。在这样的半导体器件mc中，在铁电层和半 导体层之间不需要单独的端子(例如电极、导线等)，使得半导体器件100 的集成度可以增大，从而使实现半导体装置100的改善的紧凑性、空间效率 和/或操作效率。例如，在根据任何示例实施方式的包括铁电层和半导体层的 半导体器件中，铁电层和半导体层可以在两个电极之间，并且在铁电层和半 导体层之间可以没有任何电极。重申地，半导体器件mc可以在半导体器件 的铁电层和半导体层之间没有端子(例如，没有电极、导电路径、导线等)。
65.图2是根据一些示例实施方式的半导体器件d1的示意图。图3a、图 3b、图3c、图4a、图4b和图4c是半导体器件d1中的铁电层30和半导 体层50的极化状态和能量状态的示意图。根据任何示例实施方式，半导体 器件d1可以被包括在半导体器件mc中。在一些示例实施方式中，半导体 器件d1可以是图1所示的半导体器件mc的存储元件me和/或开关元件 sw。
66.参照图2，半导体器件d1可以包括在两个电极10和20(在这里也被称 为第一电极10和第二电极20)之间的铁电层30和半导体层50。重申地， 半导体器件d1可以包括第一电极10、与第一电极10隔开而不直接接触的 第二电极20、铁电层30、导电金属氧化物层40以及半导体层50。如图2 所示，铁电层30、导电金属氧化物层40和半导体层50可以在第一电极10 和第二电极20之间。如所示的，导电金属氧化物层40可以在铁电层30和 半导体层50之间(例如，直接地或间接地在它们之间)，尽管示例实施方式 不限于此。如所示的，铁电层30可以在第一电极10和导电金属氧化物层40 之间(例如，直接地或间接地在它们之间)，尽管示例实施方式不限于此。 如所示的，半导体层50可以在导电金属氧化物层40和第二电极20之间(例 如，直接地或间接地在它们之间)，尽管示例实施方式不限于此。如所示的， 在半导体器件d1中，在铁电层30和半导体层50之间可以没有任何端子。
67.参照图3a，当在这两个电极10和20之间施加具有超过(例如，大于) 铁电层30的矫顽场ec的绝对值的幅度的正电压时，可以在铁电层30中在 这两个电极10和20之间形成电场，其中电场的方向是从第一电极10到第 二电极20，并且可以在铁电层30中形成与在这两个电极10和20之间的电 场的方向相对应的第一方向(例如，第一极化方向)上的极化(例如，铁电 层30可以被极化以具有在第一方向上的极化)，并且即使当施加的电场被移 除时，铁电层30也可以在第一极化方向上保持剩余极化。在这种状态下， 铁电层30可以被限定为其中写入数据“0”的状态或者其中写入信息的“开
”ꢀ
状态。
68.同样地，参照图4a，当在这两个电极10和20之间施加具有超过铁电 层30的矫顽场ec的绝对值的幅度的负电压时，可以在铁电层30中在这两 个电极10和20之间形成电场，其中电场的方向是从第二电极20到第一电 极10，并可以在铁电层30中形成与在这两个电极10和20之间的电场的方 向相对应的第二方向(例如，第二极化方向)上的极化(例如，铁电层30 可以被极化以具有在第二极化方向上的极化)，并且即使当所施加的电场被 移除时，铁电层30也可以保持在第二极化方向上的剩余极化。在这种状态 下，铁电层30可以是其中
写入数据“1”的状态或者是其中信息被擦除的“关
”ꢀ
状态。
69.因此，鉴于图3a-图4c，将理解，半导体器件d1可以配置为根据形成 在第一电极和第二电极之间的电场的方向(例如，基于在这两个电极10和 20之间施加正或负电压，其中正或负电压具有超过(例如，大于)铁电层 30的矫顽场ec的绝对值的幅度)来控制铁电层30的极化的极化方向。
70.参照图3a和图4a，根据铁电层30的以上极化状态，在半导体层50 与铁电层30联接(例如，例如经由导电金属氧化物层40电联接)的区域中 形成耗尽区(其中不存在作为多数载流子的电子)或累积区(其中累积作为 多数载流子的电子)。半导体层50的上述区域可以是半导体层50的靠近铁 电层30的部分，例如包括半导体层50的靠近和/或接触导电金属氧化物层 40的表面的部分。因此，将理解，半导体器件d1(例如半导体层50)可以 配置为根据铁电层30的极化的极化方向在半导体层50中形成耗尽区或累积 区。在一些示例实施方式中，半导体器件d1可以不包括任何导电金属氧化 物层40。例如，在一些示例实施方式中，半导体器件d1可以包括彼此直接 接触的铁电层30和半导体层50。
71.半导体层50可以控制电流相对于铁电层30经过耗尽区/累积区的流动 (例如，经过半导体器件d1的电流)。具体地，参照图3b，在数据“0”被 写入铁电层30的状态下(图3a)，半导体层50的能带可以增大。与上述不 同，参照图4b，在数据“1”被写入铁电层30的状态下(图4a)，半导体 层50的能带可以减小。
72.因此，当通过施加具有比铁电层30的矫顽场ec的绝对值小的幅度的电 压来读出铁电层30的数据时，在数据“0”被写入铁电层30的状态下(图 3a)，在铁电层30和半导体层50之间的势垒t相对低，使得电流(例如， 电流)可以容易地在铁电层30和半导体层50之间流动(图3c)。此外，在 数据“1”被写入铁电层30的状态下(图4a)，由于在铁电层30和半导体 层50之间的势垒t'相对高，所以可以防止/限制电流在铁电层30和半导体层 50之间的流动(图4c)(例如，在铁电层30和半导体层50之间的电流)。 通过以上操作，半导体器件d1可以读出存储的数据。
73.铁电层30可以包括基于萤石的材料，诸如基于铪的氧化物。基于铪的 氧化物即使在几纳米(例如约0.1nm至约5nm)的级别的非常薄的膜中也具 有铁电性，并且对半导体工艺友好，从而有助于半导体器件的集成和小型化。
74.基于萤石的材料，诸如基于铪的氧化物，可以在正交晶相中具有铁电性， 该晶相的晶向对铁电体的铁电性有很大影响。例如，与具有随机晶向的情况 相比，具有(001)或(111)晶向的基于萤石的材料可以具有高的极化效率 p
eff
。如这里所述，具有一个或更多个晶向(例如(001)、(111)等)的材料 将被理解为具有拥有所述一个或更多个晶向的晶体结构。
75.因此，根据一些示例实施方式的半导体器件d1可以进一步包括导电金 属氧化物层40，该导电金属氧化物层40在控制铁电层30的晶向的同时不阻 止电流在该器件中的流动(例如，该器件中的电流)(例如，导电金属氧化 物层40配置为在控制铁电层30的晶向的同时不阻止电流在该器件中的流动(例如，不阻止该器件中的电流))。
76.导电金属氧化物层40可以邻近铁电层30布置。例如，导电金属氧化物 层40可以布置在铁电层30和半导体层50之间(例如，直接地或间接地布 置在它们之间)。
77.导电金属氧化物层40可以具有与铁电层30的期望晶向相同或相似的晶 向。例如，
导电金属氧化物层40可以具有拥有(111)和/或(001)晶向的 晶体结构。具体地，导电金属氧化物层40可以包括晶体(例如，晶体结构)， 该晶体具有在基板(例如第一电极10和第二电极20或半导体层50)的法线 方向上排列的(111)和/或(001)晶向，其在所有的晶体中占主导比例，也 就是，在所有的晶相中的最大比例或高比例。例如，导电金属氧化物层40 可以包括具有在基板的法线方向上排列的(111)和/或(001)晶向的晶体， 其相对于导电金属氧化物层40内的所有晶体具有一比例(例如份额)，例如 20％或更大、25％或更大、30％或更大、40％或更大、45％或更大、90％或更 小、85％或更小、80％或更小、75％或更小、70％或更小、60％或更小、或者 55％或更小。
78.导电金属氧化物层40可以与铁电层30具有较小的晶格常数差异。例如， 导电金属氧化物层40和铁电层30之间的晶格常数的差异可以是10％或更 小、8％或更小、6％或更小、5％或更小、或3％或更小。例如，导电金属氧 化物层40和铁电层30之间的晶格常数的差异可以是0％或更大、0.01％或更 大、0.5％或更大、1％或更大、2％或更大、或者2.5％或更大。
79.导电金属氧化物层40可以包括从由铟氧化物(in2o3)、锌氧化物(zno)、 锡氧化物(sno2)及其任意组合组成的组中选择的一种或两种以上的材料。 氧化物可以具有类似于铁电层的结构，例如基于铪的氧化物，从而具有小的 界面电阻。例如，导电金属氧化物层40可以包括从由铟镓锌氧化物(igzo)、 铟锡氧化物(ito)、铟锌氧化物(izo)、zno、sno2、in2o3及其组合组成 的组中选择的一种或更多种材料。
80.导电金属氧化物层40可以具有约100s/cm或更大的电导率(例如，等 于或大于约100s/cm)。例如，导电金属氧化物层40的电导率可以为约500 s/cm或更高、约1000s/cm或更高、约1500s/cm或更高、约2000s/cm或 更高、约2500s/cm或更高、约3000s/cm或更高、约3500s/cm或更高、 约4000s/cm或更高、约4500s/cm或更高、或约5000s/cm或更高。
81.导电金属氧化物层40可以具有约100000s/cm或更小的电导率(例如， 等于或小于约100000s/cm)。例如，导电金属氧化物层40的电导率可以为 约50000s/cm或更小、约10000s/cm或更小、或者约5000s/cm或更小。
82.铁电层30可以包括表示为mo2的材料，其中m是hf、zr或其组合。 此外，铁电层30可以包括由mo2表示的材料(其中m是hf、zr或其组合) 作为基础材料(例如，底层材料，在其上施加铁电层30的其它材料以形成 铁电层30)，并且可以进一步包括从由c、si、ge、sn、pb、al、y、la、 gd、mg、ca、sr、ba、ti、zr、hf及其任意组合组成的组中选择的一种或 两种以上的掺杂剂材料。
83.此外，铁电层30可以包括正交晶相(例如正交晶系)。例如，铁电层30 可以包括各种晶相(例如晶系)，诸如正交晶相、四方晶相等，并可以主要 具有正交晶相，也就是，在所有晶相(例如，铁电层30中的大多数晶相) 中具有最大比例或高比例。晶相分布可以通过使用本领域公知的方法(例如 透射电子显微镜(tem)、掠入射x射线衍射(gixrd))等来检查。
84.铁电层30可以具有(111)和/或(001)晶向。具体地，铁电层30可以 包括具有在基板(例如，第一和第二电极10和20、导电金属氧化物层40 或半导体层50)的法线方向上对齐的(111)和/或(001)晶向的晶体，在 所有的晶体中占主导比例，也就是，在所有的晶相中具有最大比例或高比例。 例如，具有在基板的法线方向上排列的(111)和/或(001)晶向的晶体可以 是铁电层30中的所有晶体的20％或更多、25％或更多、30％或更多、40％或 更多、
45％或更多、90％或更少、85％或更少、80％或更少、75％或更少、70％ 或更少、65％或更少、60％或更少、或55％或更少。
85.半导体层50可以包括iii-v族化合物半导体、有机半导体、金属氧化物 半导体、二维材料、过渡金属二硫化物和/或量子点。半导体层可以包括从由 iii-v族化合物半导体、有机半导体、金属氧化物半导体、二维材料、过渡 金属二硫化物和量子点组成的组中选择的一种或更多种材料。半导体层50 可以包括in2o3、zno、sno2、钒氧化物(vo2)、钛氧化物(tio2)、铜氧化 物(cu2o)和/或钨氧化物(wo3)，金属氧化物可以进一步包括掺杂剂材料。 例如，半导体层50可以包括igzo。
86.半导体层50可以具有约5.0ev或更小的能带间隙。例如，半导体层50 可以具有约0.1ev或更高、约0.5ev或更高、约0.8ev或更高、约1.0ev 或更高、约5.0ev或更低、约4.5ev或更低、约4.0ev或更低、约3.8ev 或更低、或约3.5ev或更低的能带间隙。
87.铁电层30、导电金属氧化物层40和半导体层50可以都是金属氧化物。 重申地，铁电层30、导电金属氧化物层40和半导体层50可以每个包括或可 以是金属氧化物，其可以是相同的金属氧化物或不同的金属氧化物。半导体 器件d1可以在这两个电极10和20之间包括相同种类的三个层，可以在这 些层之间具有小的界面电阻，并可以在工艺上是容易的(例如，由于小的界 面电阻，可以具有改进的操作效率)。
88.铁电层30、导电金属氧化物层40和半导体层50每个可以独立地具有 20nm或更小的厚度，并可以具有相同或不同的厚度。例如，铁电层30、导 电金属氧化物层40和半导体层50每个可以独立地具有超过0nm(例如，大 于0.01nm)、约0.1nm或更大、约1nm或更大、约2nm或更大、约20nm 或更小、约18nm或更小、约15nm或更小、或者约10nm或更小的厚度。 铁电层30、导电金属氧化物层40和半导体层50可以每个独立地具有在约 0.1nm至约20nm之间的厚度。
89.第一电极10和/或第二电极20每个可以独立地包括金属、金属氮化物、 金属氧化物或其任意组合。具体地，第一电极10和/或第二电极20每个可以 独立地包括金属(诸如钌(ru)、钛(ti)、钽(ta)、铌(nb)、铱(ir)、 钼(mo)、钨(w)、铂(pt)等)、导电金属氮化物(诸如钛氮化物(tin)、 钽氮化物(tan)、铌氮化物(nbn)、钼氮化物(mon)、钴氮化物(con)、 钨氮化物(wn)等)和/或导电金属氧化物(诸如铂氧化物(pto)、铱氧化 物(iro2)、钌氧化物(ruo2)、锶钌氧化物(siruo3)、钡锶钌氧化物 ((ba,si)ruo3)、钙钌氧化物(caruo3)、镧锶钴氧化物((la,si)coo3))等。
90.半导体器件d1可以配置为在如上所述的器件的驱动期间具有可变电 阻。例如，如图3c和图4c所示，在通过半导体器件d1读出所存储的数据 的操作中，半导体器件d1可以具有高电阻或低电阻。因此，半导体器件可 以配置为具有根据铁电层的极化的极化方向产生的可变电阻(例如，可变电 阻值)。半导体器件d1的高电阻值和低电阻值的比率(例如电阻比)(例如， 半导体器件d1的可变电阻的电阻比)可以为约5.0或更大、约7.0或更大、 或者约10.0或更大。半导体器件d1的电阻比(例如，半导体器件d1的可 变电阻的电阻比)可以为约100.0或更小、约50.0或更小、约20.0或更小、 或者约15.0或更小。
91.图9是示出根据一些示例实施方式的方法的流程图。半导体器件d1可 以根据本领域公知的典型方法制造。例如，参照图9，半导体器件d1可以 基于如下来制造(s902)：形成第一电极10(s905)并在第一电极10上(例 如，直接地或间接地在第一电极10上)依次形成
铁电层30(s910)、导电 金属氧化物层40(例如，直接地或间接地在铁电层30上)(s920)和半导 体层50(例如，直接地或间接地在铁电层30或导电金属氧化物层40上) (s930)，并进一步在半导体层50上(例如，直接地或间接地在半导体层 50上)形成第二电极20(s940)，使得铁电层30、导电金属氧化物层40和 半导体层50在第一电极10和第二电极20之间。在一些示例实施方式中， 例如，在半导体器件d1不包括导电金属氧化物层40的情况下，操作s920 可以从图9所示的方法省略，使得操作s930包括在铁电层30上(例如，直 接地或间接地在铁电层30上)形成半导体层50，操作s940包括在半导体 层50上(例如，直接地或间接地在半导体层50上)形成第二电极20，使得 铁电层30和半导体层50在第一电极10和第二电极20之间。在执行操作 s920以在铁电层30上形成导电金属氧化物层40的示例实施方式中，在 s930，在导电金属氧化物层上形成半导体层50，使得在合计执行s902以制 造半导体器件d1(s905-s940)时，导电金属氧化物层40在铁电层30和半 导体层50之间，并且铁电层30、导电金属氧化物层40和半导体层50在所 制造的半导体器件d1的第一电极10和第二电极20之间。
92.如图9中进一步所示，该方法可以进一步包括根据本领域公知的典型方 法，例如基于将半导体器件d1结合到该电子设备的存储器1430、处理器1420 等中的一个或更多个中，来制造包括半导体器件d1的电子设备(例如，图 8所示的电子设备1400)(s950)(例如，通过将半导体器件d1接合到各种 电路制品以制造处理器1420和/或存储器)。
93.诸如第一电极10和第二电极20、铁电层30、导电金属氧化物层40和 半导体层50等的构成元件可以通过本领域公知的方法形成。这些构成元件 每个可以通过沉积方法(诸如原子层沉积(ald)、化学气相沉积(cvd)、 物理气相沉积(pvd)或溅射等)形成为独立地具有期望的成分和厚度。
94.当铁电层30、导电金属氧化物层40和半导体层50都包括金属氧化物时， 铁电层30、导电金属氧化物层40和半导体层50可以在同一工艺中形成，因 此可以容易地制造半导体器件d1。具体地，半导体器件d1可以通过包括以 下的操作来制造：在第二电极20上形成半导体层或半导体金属氧化物层50， 该半导体层或半导体金属氧化物层50包括从由in2o3、zno、sno2、vo2、 tio2、cu2o和wo3组成的组中选择的一种或两种以上的材料；在半导体层 或半导体金属氧化物层50上形成导电金属氧化物层40，该导电金属氧化物 层40包括从由igzo、ito、izo、zno、sno2、in2o3及其组合组成的组中 选择的一种或两种以上的材料；在导电金属氧化物层40上形成包括mo2的 铁电层或铁电金属氧化物层30，其中m是hf、zr或其组合；以及在铁电层 或铁电金属氧化物层30上形成第一电极10。
95.例如，铁电层30、导电金属氧化物层40和半导体层50可以通过ald 方法形成。ald方法的优点在于可以以原子为单位形成均匀的层，并且该 方法可以在相对低的温度进行。具体地，铁电层30、导电金属氧化物层40 和半导体层50每个可以通过重复一次或多次沉积循环而独立地形成，该沉 积循环包括供应金属前体、净化金属前体、供应反应气体(例如，氧供应源) 和净化反应气体的操作。具体地，半导体器件d1可以通过包括以下操作来 制造：通过提供铟前体、镓前体、锌前体和氧供应源，在第二电极20上形 成半导体层(半导体金属氧化物层、铟镓锌金属氧化物层)50；通过提供铟 前体、锡前体和氧供应源，在半导体层50上形成导电金属氧化物层(铟锡 氧化物层)40；通过提供并结晶铪前体、锆前体和氧供应源，在导电金属氧 化物层40上形成铁电层(铁电金属氧化物层和铪锆氧化物层)30。
96.金属前体诸如铟前体、镓前体、锌前体、锡前体、铪前体、锆前体等可 以独立地包括由ar
x
表示的金属有机化合物。a表示包括从由铟、镓、锌、 锡、铪和锆组成的组中选择的一种或两种以上材料的金属元素，r表示c1至c
10
烷基、c2至c
10
烯基、羰基(c＝o)、卤化物、c6至c
10
芳基、c6至 c
10
环烷基、c6至c
10
环烯基、(c＝o)r(其中r表示氢或c1至c
10
烷基、 c1至c
10
烷氧基、c1至c
10
脒基、c1至c
10
烷基酰胺，c1至c
10
烷基酰亚胺)、
ꢀ‑
n(q)(q')(其中q和q'独立地是c1至c
10
烷基或氢)、q(c＝o)cn(其中q 是氢或c1至c
10
烷基)和c1至c
10
β-二酮酯，x可以大于0且为6或更小。
97.o3、h2o、o2、n2o、o2和/或等离子体可以用作氧供应源。
98.在每个工艺中供应但不用于反应的金属前体、反应气体(例如硝化剂) 和/或其副产物可以通过吹扫除去。诸如ar、he、ne等的惰性气体和/或n2气体可以用于吹扫。
99.在铁电层30(例如铁电金属氧化物层)的制造期间，可以通过热处理进 行结晶操作。热处理可以在供应金属前体和氧供应源和/或形成第一电极10 之后进行。
100.热处理可以在金属氧化物层30具有铁电性的温度和/或时间段下进行。 例如，热处理可以在金属氧化物层30具有主要正交晶相的温度下和/或时长 进行。例如，热处理可以在约400℃至约1100℃的温度进行，但是本发明构 思不限于此。热处理可以进行1纳秒或更长、1微秒或更长、0.001秒或更长、 0.01秒或更长、0.05秒或更长、0.1秒或更长、0.5秒或更长、1秒或更长、3 秒或更长、5秒或更长、10分钟或更短、5分钟或更短、1分钟或更短、或 30秒或更短的时长，但是本发明构思不限于此。
101.根据另一方面，可以提供包括多个上述半导体器件d1的半导体装置。
102.图5a和图5b分别是根据一些示例实施方式的半导体装置d10的透视 图和剖视图。图5a是根据一些示例实施方式的半导体装置的透视图，图5b 是图5a的半导体装置的沿着线1x-1x'和1y-1y'截取的剖视图。
103.参照图5a和图5b，半导体装置d10可以在基板101上包括第一电极 线层110l、第二电极线层120l和半导体器件层mcl。
104.如图5a-图5b所示，第一电极线层110l可以包括彼此平行地在第一方 向(x方向)上延伸并平行于基板101的上表面的多条第一电极线110。如 图5a-图5b所示，第二电极线层120l可以与第一电极线层110l间隔开地 布置，并可以包括彼此平行地在第二方向(y方向)上延伸且平行于基板101 的上表面的多条第二电极线120。第一方向和第二方向可以彼此不同并可以 每个平行于基板101的上表面，如图5a-图5b所示，并可以像图5a的x 方向和y方向一样彼此垂直地相交，但是本发明构思不限于此。在半导体装 置的驱动方面，第一电极线110可以对应于字线和位线中的一种，第二电极 线120可以对应于另一种线。
105.第一电极线110和第二电极线120每个可以独立地包括金属、导电金属 氮化物、导电金属氧化物或其组合。例如，第一电极线110和第二电极线120 每个可以独立地为w、wn、au、ag、cu、al、tialn、ir、pt、pd、ru、 zr、rh、ni、co、cr、sn、zn、ito、其合金、或其组合。此外，第一电极 线110和第二电极线120每个可以独立地包括金属膜和覆盖该金属膜的部分 或全部的导电的阻挡层。导电的阻挡层可以包括例如ti、tin、ta、tan或 其组合。
106.半导体器件层mcl可以包括多个半导体器件d1。每个半导体器件d1 可以是根据任何示例实施方式的任何半导体器件，包括图2-图4c所示的半 导体器件d1。半导体器件d1可以彼此间隔地布置(例如，彼此隔开而不直 接接触)，并可以在第一电极线110和第二电极
线120的交叉点处具有在第 一电极线110和第二电极线120之间的三维结构。例如，如至少图5a-图5b 所示，每个半导体器件d1可以在第一电极线110中的一条和第二电极线120 中的一条的交叉点处在第一电极线110和第二电极线120之间，在该交叉点 处第一电极线110中的所述一条和第二电极线120中的所述一条在垂直于第 一方向(例如x方向)并垂直于第二方向(例如y方向)的垂直方向(例 如z方向)上彼此重叠。
107.第一电极线110和第二电极线120可以分别电连接到半导体器件d1的 第一电极10和第二电极20，或者可以分别与第一电极10和第二电极20一 体地形成。或者，可以省略第一电极10和第二电极20。
108.绝缘层可以进一步提供在第一电极线110之间、在第二电极线120之间 和/或在半导体器件d1之间。具体地，第一绝缘层130a可以提供在第一电 极线110之间，第二绝缘层130b可以提供在半导体器件层mcl中的彼此间 隔开的半导体器件d1之间，第三绝缘层130c可以提供在第二电极线120之 间。第一绝缘层130a、第二绝缘层130b和/或第三绝缘层130c的每个可以 包括包含氧化物和/或氮化物的电介质材料，并可以包括相同的材料或彼此不 同的材料。此外，第一绝缘层130a、第二绝缘层130b和/或第三绝缘层130c 每个可以是气隙。在这种情况下，绝缘衬垫(未示出)可以形成在该气隙与 第一电极线110、第二电极线120或半导体器件d1中的每个之间。
109.基板101可以包括例如半导体材料(诸如硅(si)、锗(ge)、硅锗(sige)、 碳化硅(sic)、镓砷(gaas)、铟砷(inas)、磷化铟(inp)等)以及绝缘 材料(诸如硅氧化物、硅氮化物、硅氮氧化物等)。
110.半导体装置d10可以进一步包括在基板101上的层间绝缘层105。层间 绝缘层105可以布置在基板101和第一电极线层110l之间以将基板101和 第一电极线层110l彼此电绝缘。层间绝缘层105可以包括诸如硅氧化物的 氧化物和/或诸如硅氮化物的氮化物。
111.半导体器件可以包括两个或更多个半导体器件层mcl。
112.图6是根据一些示例实施方式的半导体装置的剖视图。
113.参照图6，半导体装置d20可以在基板101上包括第一电极线层110l、 第二电极线层120l、第三电极线层140l、第一半导体器件层mc1和第二半 导体器件层mc2。第一半导体器件层mc1可以包括多个第一半导体器件 d1-1，第二半导体器件层mc2可以包括多个第二半导体器件d1-2。第一半 导体器件d1-1可以包括第一电极10-1、铁电层30-1、导电金属氧化物层40-1、 半导体层50-1和第二电极20-1。第二半导体器件d1-2可以包括第一电极 10-2、铁电层30-2、导电金属氧化物层40-2、半导体层50-2和第二电极20-2。 以上构成元件的材料可以与上述的第一电极10、铁电层30、导电金属氧化 物层40、半导体层50和第二电极20的那些材料基本上相同。第一半导体器 件层mc1可以提供在第一电极线层110l和第二电极线层120l之间，第二 半导体器件层mcl2可以提供在第二电极线层120l和第三电极线层140l 之间。具体地，第一电极线层110l和第三电极线层140l可以在相同的方向 (也就是，第一方向(x方向))上延伸，并可以在第三方向(z方向)上 彼此间隔开地排布。此外，第二电极线层120l可以在第二方向(y方向) 上延伸，并可以在第一电极线层110l和第三电极线层140l之间在第三方向 (z方向)上彼此间隔开地排布。第一半导体器件层mcl1可以在第一电极 线层110l和第二电极线层120l的交叉点处布置在第一电极线层110l和第 二电极线层120l之间。第二半导体器件层mcl2可以在第二电极线层120l 和第三电极线层140l的交叉
点处布置在第二电极线层120l和第三电极线层 140l之间。
114.在一些示例实施方式中，半导体器件d20可以被理解为包括在第一电极 线110和第二电极线120上的第三电极线140，第三电极线在第一电极线110 延伸的相同的第一方向(例如，x方向)上延伸，至少一个第一半导体器件 d1-1在第一电极线110和第二电极线120的交叉点处在第一电极线110和第 二电极线120之间，在该交叉点处第一电极线110中的一条和第二电极线120 中的一条在垂直于第一方向(例如x方向)并垂直于第二方向(例如y方 向)的垂直方向(例如z方向)上彼此重叠，至少一个第二半导体器件d1-2 在第二电极线120中的一条和第三电极线140中的一条的交叉点处在第二电 极线120和第三电极线140之间，在该交叉点处第二电极线120中的所述一 条和第三电极线140中的所述一条在垂直方向上彼此重叠，第二半导体器件 具有与第一半导体器件相同的结构。第一半导体器件和第二半导体器件中的 每个可以具有彼此相同或不同的结构，其可以是与根据任何示例实施方式的 任何半导体器件的结构相同的结构。
115.绝缘层可以进一步提供在第一电极线110之间、在第二电极线120之间、 在第三电极线140之间和/或在半导体器件d1-1和/或d1-2之间。具体地， 第一绝缘层130a可以提供在第一电极线110之间，第二绝缘层130b可以提 供在第一半导体器件层mc1中的彼此间隔开的半导体器件d1-1之间，第三 绝缘层(未示出)可以提供在第二电极线120之间，第四绝缘层130d可以 提供在第二半导体器件层mc2中的彼此间隔开的半导体器件d1-2之间，第 五绝缘层130e可以提供在第三电极线140之间。第一绝缘层130a、第二绝 缘层130b、第三绝缘层、第四绝缘层130d和/或第五绝缘层130e每个可以 包括包含氧化物和/或氮化物的电介质材料，并可以包括相同的材料或彼此不 同的材料。此外，第一绝缘层130a、第二绝缘层130b、第三绝缘层、第四 绝缘层130d和/或第五绝缘层130e每个可以是气隙。在这种情况下，绝缘衬 垫(未示出)可以形成在该气隙与第一电极线110、第二电极线120、第三 电极线140、第一半导体器件d1-1或第二半导体器件d1-2中的每个之间。
116.在半导体装置d20的驱动方面，第一电极线层110l和第三电极线层 140l可以是字线或位线，第二电极线层120l可以是公共位线或公共字线。
117.尽管图6示出具有两个半导体器件层(mcl1和mcl2)的半导体装置 d20，但是可以根据期望的性能水平适当地调整半导体器件层的数量和电极 线层的数量。
118.半导体装置d20可以进一步包括在基板101上的驱动电路区域(未示 出)。驱动电路区域可以包括电路部分，诸如外围电路、驱动电路、核心电 路等，用于驱动第一半导体器件d1-1和第二半导体器件d1-2或者执行算术 处理。以上电路可以包括例如页缓冲器、锁存电路、高速缓存电路、列解码 器、感测放大器、数据输入/输出电路、行解码器等。此外，电路可以布置在 基板101和半导体器件层mcl之间。换句话说，驱动电路区域以及第一半 导体器件层mcl1和第二半导体器件层mcl2可以依次布置在基板101上， 该布置结构可以是外围上单元(cop)结构。
119.图7是根据一些示例实施方式的半导体装置的示意图。
120.参照图7，半导体装置d30可以具有堆叠结构102，其中多个绝缘层60 和多个第一电极10交替且重复地堆叠，并且铁电层30、导电金属氧化物层 40、半导体层50和第二电极20可以布置为穿透堆叠结构102。具体地，绝 缘层60和第一电极10每个可以在基板101上沿着x-y平面延伸，并且绝缘 层60和第一电极10在z方向(例如，垂直方向)上交替且重复地堆
叠，从 而形成堆叠结构102。此外，半导体装置d30可以包括单元串103，该单元 串103包括铁电层30、导电金属氧化物层40、半导体层50和第二电极20， 单元串103可以布置为穿透堆叠结构102(例如，在z方向或垂直方向上)。 换句话说，绝缘层60和第一电极10可以布置为围绕单元串103的周边。具 体地，铁电层30、导电金属氧化物层40、半导体层50和第二电极20都可 以在z方向上延伸穿过该堆叠结构以与绝缘层60和第一电极10相交。此外， 第二电极20可以布置在单元串103的中心，并且铁电层30、导电金属氧化 物层40和半导体层50可以布置为围绕(例如，如图7所示同心地围绕)第 二电极20。导电金属氧化物层40可以布置在铁电层30和半导体层50之间。 半导体装置d30可以包括多个如单元串103一样的单元串，并且单元串103 可以二维地(例如，沿着如图7所示的堆叠结构的平面，其中垂直方向或z 方向垂直于堆叠结构的该平面，或x-y平面)在x-y平面(例如，该堆叠 结构的平面)上彼此间隔开地布置(例如，彼此隔开而不直接接触)。
121.可以提供包括半导体层和铁电层的半导体器件以及包括该半导体器件 的半导体装置。该半导体器件可以能够低功率驱动，可以实现提高的集成度， 并可以有助于电子装置(在这里也可互换地称为电子设备)的小型化。
122.图8示出根据一些示例实施方式的电子设备的示意图。
123.参照图8，电子设备1400可以包括一个或更多个电子设备部件，包括经 由总线1410通信地联接在一起的处理器1420和存储器1430。电子设备1400 在这里可以被称为“电子装置”。
124.处理器1420可以被包括在处理电路的一个或更多个实例中、可以包括 处理电路的一个或更多个实例和/或可以由处理电路的一个或更多个实例来 实现，其中处理电路是诸如包括逻辑电路的硬件、硬件/软件组合(诸如执行 软件的处理器)、或其组合。例如，处理器1420可以包括但不限于中央处理 单元(cpu)、应用处理器(ap)、算术逻辑单元(alu)、图形处理单元(gpu)、 数字信号处理器、微型计算机、现场可编程门阵列(fpga)、片上系统(soc)、 可编程逻辑单元、微处理器或专用集成电路(asic)等。在一些示例实施方 式中，存储器1430可以包括非暂时性计算机可读存储器件(例如闪存、相 变随机存取存储器(pram)、磁阻ram(mram)、电阻ram(reram)、 或铁电ram(fram))或易失性存储器(诸如静态ram(sram)、动态 ram(dram)、或同步dram(sdram)、固态驱动器(ssd)等)。存 储器1430可以存储指令程序，处理器1420可以配置为执行指令程序以实现 电子设备1400的功能。
125.在一些示例实施方式中，在处理器1420或存储器1430中的一个或更多 个中，电子设备1400(例如“电子装置”)可以包括根据任何示例实施方式 的半导体器件和/或半导体装置。结果，电子设备1400可以能够低功率驱动 (例如，改善的功率效率和/或操作效率)，具有增大的集成度，并可以具有 改善的小型化(例如，提高的紧凑性)。
126.应理解，这里描述的示例实施方式应仅在描述性意义上被考虑，而不是 出于限制目的。对每个示例实施方式内的特征或方面的描述通常应当被认为 可用于其它示例实施方式中的其它类似特征或方面。尽管已经参照附图描述 了一些示例实施方式，但是本领域普通技术人员将理解，在不脱离如由所附 权利要求限定的精神和范围的情况下，可以在其中进行形式和细节上的各种 改变。
127.本技术基于2020年11月27日在韩国知识产权局提交的韩国专利申请 第10-2020-0163338号和2021年3月16日在韩国知识产权局提交的韩国专 利申请第10-2021-0034246
号要求其优先权，它们中的每个的公开内容通过 引用整体地结合于此。