用于PCIe信号一致性测试的测试夹具的制作方法

用于pcie信号一致性测试的测试夹具
技术领域
1.本实用新型涉及pcie测试技术领域，尤其涉及一种用于pcie信号一致性测试的测试夹具。


背景技术：

2.随着信息时代飞速发展，人们对信息处理速度要求越来越高，芯片间信号传输的速率也越来越快，因此信号传输的正确性就非常重要，同时因为芯片的需求越来越多，需要测试的信号数量比较多，在保证正确性的前提下，测试的高效性、实用性也越发被看重。当前对于pcie(peripheral component interconnect express，一种高速串行计算机扩展总线标准)信号的一致性测试(compliance测试)，均是采用pcie协会提供的测试夹具进行测试。应用现有的测试夹具进行测试，每测试完一个链路，进行下一个链路的测试时，需将连接线从前一个链路的smp接口(全称smp系列射频同轴接口)拔下来同时需要把阻抗匹配端子从要进行测试的smp接口拔下，然后将连接线和阻抗匹配端子交换连接。也就是说，要完成一条链路的测试，需要连接线和阻抗匹配端子分别插拔两次，以pcie x8信号的测试为例，因pcie为差分信号，每个链路有两条连接线，因此，完成一次x8测试需要进行32次的连接线和阻抗匹配端子插拔，而插拔时需断电操作，芯片系统重启耗时严重，频繁插拔，连接器接头极易损坏。


技术实现要素：

3.为解决上述问题，本实用新型提供一种用于pcie信号一致性测试的测试夹具，能够实现pcie信号自动化测试，提高测试效率，保护连接器接头。
4.本实用新型提供一种用于pcie信号一致性测试的测试夹具，包括：
5.信号连接器，用于输入待测试的n路pcie信号，n≥2，每路pcie信号均为包括dp信号和dn信号的差分信号，所述n路pcie信号传输至n路pcie信号各自的规范测试点；
6.信号选择电路，其输入端连接于所述n路pcie信号的规范测试点，其输出端连接于smp差分接口，用于从所述n路pcie信号中选择一路pcie信号输出至所述smp差分接口；
7.与所述n路pcie信号所属的dp信号和dn信号一一对应连接的2n个阻抗匹配电路，每两个阻抗匹配电路为一组，任意一组阻抗匹配电路用于实现一路pcie信号所属的dp信号和dn信号的阻抗匹配；
8.控制电路，用于向所述信号选择电路和2n个所述阻抗匹配电路发送控制信号，以使所述信号选择电路选择一路pcie信号并使能除该路pcie信号以外的其他各路pcie信号连接的阻抗匹配电路。
9.可选地，所述规范测试点满足条件：与所述信号连接器之间链路的插入损耗为8db。
10.可选地，所述信号选择电路包括：
11.前后串联连接的多个pcie信号复用器，用于根据所述控制电路发送的通道选择信
号从输入的所述多路pcie信号中选择其中一路pcie信号进行输出。
12.可选地，若输入16路pcie信号，所述信号选择电路包括第一pcie信号复用器、第二pcie信号复用器、第三pcie信号复用器、第四pcie信号复用器和第五pcie信号复用器，
13.所述第一pcie信号复用器，用于接收16路pcie信号的其中8路pcie信号，选择输出4路pcie信号；
14.所述第二pcie信号复用器，用于接收16路pcie信号的另外8路pcie信号，选择输出4路pcie信号；
15.所述第三pcie信号复用器，用于接收所述第一pcie信号复用器和所述第二pcie信号复用器选择输出的8路pcie信号，进一步选择输出4路pcie信号；
16.所述第四pcie信号复用器，用于接收所述第三pcie信号复用器选择输出的4路pcie信号，进一步选择输出2路pcie信号；
17.所述第五pcie信号复用器，用于接收所述第四pcie信号复用器选择输出的2路pcie信号，进一步选择输出1路pcie信号。
18.可选地，所述第一pcie信号复用器、第二pcie信号复用器和第三pcie信号复用器为8路转4路pcie信号复用器。
19.可选地，所述第四pcie信号复用器和第五pcie信号复用器为4路转2路pcie信号复用器。
20.可选地，所述阻抗匹配电路为50欧姆阻抗匹配电路。
21.可选地，所述50欧姆阻抗匹配电路包括mos晶体管和接地电阻，所述mos晶体管的漏极输入一路pcie信号所属的dp信号或dn信号在规范测试点之后的信号，所述mos晶体管的源极经过所述接地电阻接地，所述mos晶体管的栅极输入该路pcie信号的链路选通信号。
22.可选地，所述控制电路包括fpga。
23.本实用新型提供的一种用于pcie信号一致性测试的测试夹具，在保证准确度的情况下，实现了方便，高效的pcie测试，测试线连接好后就不再需要反复插拔，同时配合控制电路来控制链路的连通，使得pcie测试可以实现自动化测试，提高测试效率，保护连接器接头。
附图说明
24.图1为本实用新型一实施例的用于pcie信号一致性测试的测试夹具的结构示意图；
25.图2为图1所示结构中信号选择电路的结构示意图；
26.图3为图1所示结构中50欧姆阻抗匹配电路的结构示意图；
27.图4为控制电路的控制信号示意图。
具体实施方式
28.为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都
属于本实用新型保护的范围。
29.下面结合附图，对本实用新型的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
30.本实用新型一实施例提供一种用于pcie信号一致性测试的测试夹具，如图1所示，该测试夹具包括：信号连接器101、信号选择电路102、阻抗匹配电路103和控制电路104。
31.信号连接器101用于输入待测试的n路pcie信号，n≥2，输入的pcie信号可以是x1的信号，也可以是x2，x4，x8，x16，x32的信号。图1是以x16的实现方式来举例，包括16路pcie信号。每路pcie信号均为包括dp信号和dn信号的差分信号，16路pcie信号传输至16路pcie信号各自的规范测试点(图1中的tp0、tp1
……
tp15表示规范测试点)，这些规范测试点满足条件：与信号连接器101之间链路的插入损耗为8db，这是出于测试准确度的考虑。
32.信号选择电路102，其输入端连接于16路pcie信号的规范测试点tp0、tp1
……
tp15，其输出端连接于smp差分接口(图1中smp dp和smp dn表示smp差分接口)，信号选择电路102用于从16路pcie信号中选择一路pcie信号输出至smp差分接口。smp差分接口通过专用连接线连接示波器等测试仪器。
33.阻抗匹配电路103，通常为50欧姆阻抗匹配电路，当有n路pcie信号时，共有2n个差分信号，因此需要2n个50欧姆阻抗匹配电路103。其中每两个50欧姆阻抗匹配电路为一组，连接于一路pcie信号所属的dp信号和dn信号在规范测试点之后的信号通路上，用于实现一路pcie信号所属的dp信号和dn信号的50欧姆阻抗匹配。
34.控制电路104，用于向信号选择电路102和2n个50欧姆阻抗匹配电路103发送控制信号，以使信号选择电路102选择一路pcie信号并使能除该路pcie信号以外的其他各路pcie信号连接的50欧姆阻抗匹配电路103。也就是说，选择哪一路pcie信号输出，那么被选择的这一路pcie信号连接的50欧姆阻抗匹配电路是不使能的，需要使能该路pcie信号以外的其他各路pcie信号连接的50欧姆阻抗匹配电路。具体地，控制电路104发送什么类型的控制信号，取决于信号选择电路102和2n个50欧姆阻抗匹配电路103的具体电路结构。
35.作为一种具体的实施方式，信号选择电路102可以包括前后串联连接的多个pcie信号复用器，用于根据控制电路104发送的通道选择信号从输入的多路pcie信号中选择其中一路pcie信号进行输出。具体地，图2示出了一种信号选择电路102的电路结构。参考图2，信号选择电路102输入端连接16路pcie信号，对应地，信号选择电路102可以基于5个pcie信号复用器来实现。即包括第一pcie信号复用器1021、第二pcie信号复用器1022、第三pcie信号复用器1023、第四pcie信号复用器1024和第五pcie信号复用器1025，其中，
36.第一pcie信号复用器1021，用于接收16路pcie信号的其中8路pcie信号，例如pcie tx0 dp/dn～pcie tx7 dp/dn，每路pcie tx信号dp/dn表示差分信号，选择输出4路pcie信号；
37.第二pcie信号复用器1022，用于接收16路pcie信号的另外8路pcie信号，例如pcie tx8 dp/dn～pcie tx15 dp/dn，选择输出4路pcie信号；
38.第三pcie信号复用器1023，用于接收第一pcie信号复用器1021和第二pcie信号复用器1022选择输出的8路pcie信号，进一步选择输出4路pcie信号；
39.第四pcie信号复用器1024，用于接收第三pcie信号复用器1023选择输出的4路pcie信号，进一步选择输出2路pcie信号；
40.第五pcie信号复用器1025，用于接收第四pcie信号复用器1024选择输出的2路pcie信号，进一步选择输出1路pcie信号。
41.通过5个pcie信号复用器的通道选择功能，从16路pcie信号中最终输出一路pcie信号。sel1、sel2、sel3、sel4、sel5分别表示第一pcie信号复用器1021、第二pcie信号复用器1022、第三pcie信号复用器1023、第四pcie信号复用器1024和第五pcie信号复用器1025的通道选择信号，这些通道选择信号均来自控制电路104。
42.进一步地，第一pcie信号复用器1021、第二pcie信号复用器1022和第三pcie信号复用器1023为8路转4路pcie信号复用器(pcie mux)，可选器件的型号为pi3dbs16412，或者其他具有相同功能的器件。以第一pcie信号复用器1021为例，sel1输入电平l(低电平)时，b[0-3]连通到a[0-3]；sel1输入电平h(高电平)时，c[0-3]连通到a[0-3]。第二pcie信号复用器1022和第三pcie信号复用器1023工作原理相同。
[0043]
第四pcie信号复用器1024和第五pcie信号复用器1025为4路转2路pcie信号复用器，可选器件的型号为pi3dbs16212，或者其他具有相同功能的器件。以第四pcie信号复用器1024为例，sel4输入电平l时，e[0-1]连通到d[0-1]；sel4输入电平h时，f[0-1]连通到d[0-1]。第五pcie信号复用器1025工作原理相同。
[0044]
进一步地，图3给出了一种50欧姆阻抗匹配电路的示意图。图3中示出了一组50欧姆阻抗匹配电路(包括两个50欧姆阻抗匹配电路)，分别连接于pcie tx0 dp/dn。具体包括mos晶体管和接地电阻。其中m1的漏极输入pcie tx0dp在规范测试点tp0之后的信号，m1的源极通过接地电阻m1接地，m1的栅极输入链路选通信号sel lane0。m2的漏极输入pcie tx0 dn在规范测试点tp0之后的信号，m2的源极通过接地电阻r2接地，m2的栅极输入链路选通信号sel lane0。
[0045]
上述50欧姆阻抗匹配电路是连接于信号pcie tx0 dp/dn上的，对于其他链路的pcie信号，50欧姆阻抗匹配电路的电路结构是相同的，区别仅在于输入的链路选通信号不同。图3中sel lane0表示链路lane0的链路选通信号，对于链路n，可以用sel lanen表示链路n的链路选通信号。具体到其他pcie信号，m1、m2的漏极d连接在txn(n＝0-15)dp/dn的规范测试点tpn(n＝0-15)后。源极s连接电阻接地。栅极g连接链路选通信号sel lanen(n＝0-15)。当sel lanen输入为h时，ds导通，txn dp/dn通过接地电阻接地。当sel lanen输入为l时，ds截止，txn dp/dn连接到后面的pcie信号复用器(pcie mux)上。mos晶体管漏极-源极电阻rds与接地电阻之和为50欧姆，50欧姆端接的设计，实现了测试链路lane n的时候，其它lane通过电阻接地，相当于现有测试夹具的50欧姆端接。除了待测链路外，其它链路均有信号传输，真实准确的模拟了实际工作状态可能存在的串扰。
[0046]
基于图2和图3的电路结构，x16的16条链路的选通条件如下表：
[0047][0048]
上表中的控制信号sel1、sel2、sel3、sel4、sel5、sel lanen均来自于控制电路104。控制电路104的设计可以是跳帽模式，也可以是基于fpga(field programmable gate array，现场可编程门阵列)实现的自动化模式。图4示出了fpga的控制信号示意图。
[0049]
另外说明的是，使用本实用新型提供的测试夹具进行pcie信号一致性测试时，最终需要的测试数据是规范测试点的数据，而实际测试到的数据是来自smp差分接口的数据，因此，要保证测试准确度，首先保证夹具内整个链路的il(insertion loss，插入损耗)＝
8db，即信号连接器101到各规范测试点tp0～tp15的链路的插入损耗为8db。然后，对于每条链路，规范测试点和smp差分接口之间的链路将通过去嵌的方式消除。用网络分析仪测量规范测试点和smp差分接口之间s参数sdd21，然后将smp差分接口测试数据去嵌sdd21，即可得到规范测试点处的数据。
[0050]
本实用新型实施例提供的一种用于pcie信号一致性测试的测试夹具，在保证准确度的情况下，实现了方便，高效的pcie测试，测试线连接好后就不再需要反复插拔，同时配合控制电路来控制链路的连通，使得pcie测试可以实现自动化测试，提高测试效率。
[0051]
以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应该以权利要求的保护范围为准。