半导体封装的制作方法

本申请要求于2020年11月20日向韩国知识产权局递交的韩国专利申请No.10-2020-0157134的优先权，其公开内容通过引用完整体并入本文。

技术领域

本发明构思的示例涉及一种半导体封装，更具体地涉及一种包括堆叠的半导体芯片在内的半导体封装。

背景技术

已经提出了半导体芯片堆叠方法来提高半导体器件的集成度和运行速度。例如，已经提出了一种多芯片封装，其中将多个半导体芯片安装在单个半导体封装或系统级封装中，其包括堆叠的作为单个系统操作的不同芯片。电子产品的尺寸的减小通常包括半导体封装的厚度的减小。

技术实现要素：

本发明构思的一些示例实施例提供了一种紧凑尺寸的半导体封装。

根据本发明构思的一些示例实施例，一种半导体封装可以包括：封装衬底，在第一方向和与第一方向垂直的第二方向上延伸，并包括在封装衬底的顶表面上的凹陷部分；下半导体芯片，在封装衬底的凹陷部分中；上半导体芯片，在下半导体芯片和封装衬底上，其中在第一方向上，上半导体芯片的宽度大于下半导体芯片的宽度；多个第一凸块，直接在封装衬底与上半导体芯片之间；以及多个第二凸块，直接在下半导体芯片与上半导体芯片之间。在第一方向上，第二凸块的间距可以小于第一凸块的间距。

根据本发明构思的一些示例实施例，一种半导体封装可以包括：封装衬底，在第一方向和与第一方向垂直的第二方向上延伸，并包括在封装衬底的顶表面上的凹陷部分；下半导体芯片，在封装衬底的凹陷部分中；上半导体芯片，在下半导体芯片和封装衬底上；多个第一凸块，直接在封装衬底与上半导体芯片之间，第一凸块包括第一焊接部和第一柱状图案；以及多个第二凸块，直接在下半导体芯片与上半导体芯片之间，第二凸块包括第二焊接部和第二柱状图案。在与第一方向和第二方向垂直的第三方向上，第二柱状图案的高度可以与第一柱状图案的高度基本相同。在第三方向上，第二焊接部的高度可以小于第一焊接部的高度。

根据本发明构思的一些示例实施例，一种半导体封装可以包括：封装衬底，在第一方向和与第一方向垂直的第二方向上延伸，并包括在封装衬底的顶表面上的凹陷部分；焊接端子，在封装衬底的底表面上；下半导体芯片，在封装衬底的凹陷部分中，下半导体芯片包括下半导体芯片中的多个贯通结构；上半导体芯片，在下半导体芯片和封装衬底上，其中在第一方向上，上半导体芯片的宽度大于下半导体芯片的宽度；多个第一凸块，直接在封装衬底与上半导体芯片之间；多个第二凸块，直接在下半导体芯片与上半导体芯片之间；多个下凸块，在下半导体芯片以及封装衬底中的凹陷部分的底表面之间；以及底部填充层(under-fill layer)，在封装衬底与下半导体芯片之间的第一间隙中以及在封装衬底与上半导体芯片之间的第二间隙中，底部填充层覆盖下凸块和第一凸块。第一凸块可以包括第一焊接部和第一柱状图案。第二凸块可以包括第二焊接部和第二柱状图案。在第一方向上，第二柱状图案的间距可以小于第一柱状图案的间距。在第一方向上，第二柱状图案的宽度可以小于第一柱状图案中的每一个的宽度。

附图说明

图1A图示了示出根据一些示例实施例的半导体封装的平面图。

图1B图示了沿图1A的线I-II截取的截面图。

图1C图示了示出图1B的部分III的放大图。

图1D图示了示出根据一些示例实施例的半导体封装的截面图。

图2图示了示出根据一些示例实施例的第一凸块的布置的平面图。

图3图示了示出根据一些示例实施例的半导体封装的截面图。

图4A图示了示出根据一些示例实施例的半导体封装的平面图。

图4B图示了沿图4A的线I-II截取的截面图。

图5A至图5C图示了示出根据一些示例实施例的制造半导体封装的方法的截面图。

图5D图示了示出图5C的部分III的放大图。

图6A至图6C图示了示出根据一些示例实施例的制造半导体封装的方法的截面图。

具体实施方式

在本说明书中，相同的附图标记可以表示相同的组件。

以下将描述根据本发明构思的半导体封装。

图1A图示了示出根据一些示例实施例的半导体封装的平面图。图1B图示了沿图1A的线I-II截取的截面图。图1C图示了示出图1B的部分III的放大图。

参照图1A、图1B和图1C，半导体封装可以包括封装衬底100、下半导体芯片200、上半导体芯片300、下凸块430、第一凸块410和第二凸块420。

封装衬底100可以具有彼此相对的顶表面100a和底表面。封装衬底100可以在其顶表面100a上具有凹陷部分190。例如，凹陷部分190可以设置在封装衬底100中并可以向封装衬底100的顶表面100a敞开。凹陷部分190可以穿透封装衬底100的上部分。凹陷部分190可以具有设置在封装衬底100中的底表面190b。例如，凹陷部分190的底表面190b可以位于比封装衬底100的顶表面100a的水平低且比封装衬底100的底表面的水平高的水平处。凹陷部分190可以具有深度A，深度A由封装衬底100的顶表面100a和凹陷部分190的底表面190b之间的水平差限定。凹陷部分190的深度可以在从约50μm到约300μm的范围中。在本说明书中，语言“水平”可以表示“竖直水平”，并且表述“水平差”可以在平行于第三方向D3的方向上测量。第一方向D1可以平行于封装衬底100的顶表面100a。第二方向D2可以平行于封装衬底100的顶表面100a，并且可以与第一方向D1相交。第三方向D3可以基本上垂直于封装衬底100的顶表面100a。如图1A所示，当俯视观察时，凹陷部分190可以形成在封装衬底100的中心部分上。本文使用的诸如“垂直”、“相同”、“相等”、“平面的”或“共面”的术语包括相同性或近似相同性，包括例如由于制造工艺可能发生的变化。除非上下文或其他陈述另有说明，否则术语“基本上”在本文中可以用于强调该含义。

封装衬底100可以包括介电基层、内部线110、第一衬底焊盘121和第二衬底焊盘122。介电基层可以包括单个层或多个层。第一衬底焊盘121可以设置在封装衬底100的顶表面100a上。第二衬底焊盘122可以设置在凹陷部分190的底表面190b上。第一衬底焊盘121和第二衬底焊盘122可以包括金属，例如铝、铜、钨和钛中的一种或多种。内部线110可以设置在封装衬底100中，并且可以耦接到第一衬底焊盘121或第二衬底焊盘122。短语“两个组件彼此电连接/耦接”可以包括两个组件彼此直接连接/耦接或通过不同的导电组件彼此间接连接/耦接的意思。在本说明书中，短语“电连接到封装衬底100”可以表示“电连接到内部线110”。内部线110可以包括金属，例如，钨和钛中的一种或多种。例如，封装衬底100可以是具有电路图案的印刷电路板，但本发明构思不限于此。

半导体封装还可以包括焊接端子500。焊接端子500可以设置在封装衬底100的底表面上并且可以耦接到内部线110。外部电信号可以通过焊接端子500传输到内部线110。焊接端子500可以是焊球并且可以包括金属，例如焊接材料。焊接材料可以包括锡(Sn)、银(Ag)、锌(Zn)或其任何合金。

下半导体芯片200可以设置在封装衬底100的凹陷部分190中。下半导体芯片200可以是例如存储芯片，但是本发明构思不限于此。下半导体芯片200可以包括第一半导体衬底210、第一电路层220、第一芯片焊盘205、贯通结构230、重分布图案270和导电焊盘250。第一电路层220可以设置在第一半导体衬底210的底表面上。第一电路层220可以包括第一集成电路和第一布线结构。例如，第一集成电路可以包括存储电路。第一芯片焊盘205可以设置在下半导体芯片200的底表面上。例如，第一芯片焊盘205可以设置在第一电路层220的底表面上。第一芯片焊盘205可以通过第一布线结构电连接到第一集成电路。在本说明书中，短语“电连接到半导体芯片”可以表示“电连接到半导体芯片的集成电路”。为了简洁起见，除了图1B和图1C之外的附图将省略第一电路层220的图示和描述，但是本发明构思不限于特定示例。

贯通结构230可以设置在下半导体芯片200中。每个贯通结构230可以穿透第一半导体衬底210。贯通结构230可以电连接到第一芯片焊盘205或第一集成电路。贯通结构230可以包括导电材料，例如，铜、钛和钽中的一种或多种。贯通结构230可以是硅通孔。

重分布图案270可以设置在第一半导体衬底210的顶表面上。重分布图案270可以设置在对应贯通结构230的顶表面上，以与对应贯通结构230电连接。重分布图案270中的至少一个可以具有与第一方向D1或第二方向D2平行的主轴。重分布图案270可以包括金属，例如铜、钛或其任何合金。还可以在第一半导体衬底210的顶表面上设置介电钝化层，从而覆盖重分布图案270。

导电焊盘250可以设置在对应的重分布图案270上并电连接到对应的重分布图案270。导电焊盘250可以暴露在下半导体芯片200的顶表面200a上。因为提供了重分布图案270，所以芯片焊盘205的布置可以不影响导电焊盘250的布置。例如，导电焊盘250可以具有与第一芯片焊盘205的平面布置不同的平面布置。导电焊盘250中的至少一个可以不在第三方向D3上与和其电连接的第一芯片焊盘205对齐。导电焊盘250可以包括金属，例如铝、铜、钛或其任何合金。

下凸块430可以介于封装衬底100和下半导体芯片200之间并电连接到封装衬底100和下半导体芯片200。例如，下凸块430可以介于凹陷部分190的底表面190b和下半导体芯片200的底表面之间，并且可以对应地耦接到第二衬底焊盘122和第一芯片焊盘205。下凸块430可以包括下焊接部433和下柱状图案431。下柱状图案431可以设置在对应第一芯片焊盘205的底表面上并耦接到该底表面。下焊接部433可以对应地介于第二衬底焊盘122和下柱状图案431之间，并耦接到第二衬底焊盘122和下柱状图案431。下焊接部433可以包括与第二衬底焊盘122的材料和下柱状图案431的材料不同的材料。例如，下焊接部433可以包括焊接材料。下柱状图案431可以包括金属，例如铜。

上半导体芯片300可以设置在下半导体芯片200和封装衬底100上。上半导体芯片300可以是与下半导体芯片200不同的类型。例如，上半导体芯片300可以是逻辑芯片，而下半导体芯片200可以是存储芯片。上半导体芯片300的宽度W22可以大于下半导体芯片200的宽度W11。上半导体芯片300的宽度W22可以大于封装衬底100中的凹陷部分190的宽度。可以在平行于第一方向D1的方向上测量特定组件的宽度。如图1A所示，上半导体芯片300的长度可以大于下半导体芯片200的长度。上半导体芯片300的长度可以大于封装衬底100的凹陷部分190的长度。可以在平行于第二方向D2的方向上测量特定组件的长度。上半导体芯片300的平面面积可以大于下半导体芯片200的平面面积。当俯视观察时，上半导体芯片300可以在竖直方向(即，第三方向D3)上与下半导体芯片200完全交叠。上半导体芯片300可以与封装衬底100的顶表面100a的至少一部分竖直交叠。

如图1C所示，上半导体芯片300可以包括第一上芯片焊盘305、第二上芯片焊盘306、第二电路层320和第二半导体衬底310。例如，第二电路层320可以设置在第二半导体衬底310的底表面上。第二电路层320可以包括第二集成电路325和第二布线结构315。第二集成电路325可以是与第一集成电路不同的类型。例如，第二集成电路325可以包括逻辑电路。第一上芯片焊盘305和第二上芯片焊盘306可以设置在第二电路层320的底表面上并且可以暴露在上半导体芯片300的底表面上。上半导体芯片300的底表面可以对应于第二电路层320的底表面。第一上芯片焊盘305和第二上芯片焊盘306可以通过第二布线结构315电连接到第二集成电路325。第一上芯片焊盘305和第二上芯片焊盘306可以包括金属或由金属形成，所述金属例如是铝、铜或其任何合金。为了简洁起见，除了图1C之外的附图将省略第二集成电路325和第二布线结构315的图示和描述，但是本发明构思不限于特定示例。

第一上芯片焊盘305可以设置在上半导体芯片300的边缘区域处的底表面上。第一上芯片焊盘305可以与封装衬底100的顶表面100a竖直交叠。第二上芯片焊盘306可以设置在上半导体芯片300的中心区域处的底表面上。第二上芯片焊盘306可以与下半导体芯片200竖直交叠。当俯视观察时，上半导体芯片300的边缘区域可以围绕上半导体芯片300的中心区域。第二上芯片焊盘306的间距可以小于第一上芯片焊盘305的间距。

第一凸块410可以直接介于封装衬底100和上半导体芯片300之间并电连接到封装衬底100和上半导体芯片200。例如，第一凸块410可以对应地直接介于第一衬底焊盘121和第一上芯片焊盘305之间，并直接耦接到第一衬底焊盘121和第一上芯片焊盘305。第一凸块410可以包括第一焊接部413和第一柱状图案411。将理解，当提及元件“连接”或“耦接”到另一元件或在另一元件“之上”时，该元件可以直接连接或耦接到该另一元件或直接在该另一元件之上，或者可以存在介于中间的元件。相比之下，当提及元件“直接连接”或“直接耦接”到另一个元件或“接触”另一元件或与另一元件“接触”时，在接触点处不存在介于中间的元件。用于描述元件之间的关系的其他词语应以类似的方式来解释(例如，“在...之间”与“直接在...之间”，“相邻”与“直接相邻”等)。

第一上芯片焊盘305可以在其底表面上设置有第一柱状图案411，第一柱状图案411与第一上芯片焊盘305对应地耦接。第一柱状图案411可以对应地介于第一焊接部413和第一上芯片焊盘305之间。第一柱状图案411可以具有相同的高度H1。例如，第一柱状图案411的底表面411b可以位于基本相同的水平。在本说明书中，短语“某两个组件具有相同的高度、宽度、长度和/或水平”可意味着“某两个组件在高度、宽度、长度和/或水平的允许误差范围上是相同的”。第一柱状图案411可以包括与第一上芯片焊盘305的材料不同的材料，但是本发明构思不限于此。例如，第一柱状图案411可以包括金属，例如铜、钛或其任何合金。

第一焊接部413可以对应地设置在第一衬底焊盘121上。例如，第一焊接部413可以对应地介于第一衬底焊盘121和第二柱状图案421之间，这将在以下讨论。第一焊接部413可以直接耦接到第一衬底焊盘121。第一焊接部413可以包括与第一衬底焊盘121的材料和第一柱状图案411的材料不同的材料。例如，第一焊接部413可以包括焊接材料。

如图1B所示，第一凸块410可以具有第一间距P10。第一间距P10可以在第一方向D1上测量。第一间距P10可以在从约90μm到约200μm的范围中。第一凸块410的第一间距P10可以表示第一柱状图案411的间距。在本说明书中，术语“间距”可以表示重复排列的组件的周期。例如，表述“间距”可以指重复排列的组件中的两个相邻组件的侧壁之间的距离。两个相邻组件的侧壁可以指向相同的方向。如图1A所示，封装衬底100可以具有第一侧表面101、第二侧表面102、第三侧表面103和第四侧表面104。第二侧表面102可以与第一侧表面101相对。第三侧表面103可以与第四侧表面104相对，并且可以与第一侧表面101和第二侧表面102相邻。第一凸块410可以分为第一组和第二组。当俯视观察时，第一组的第一凸块410可以设置在封装衬底100的凹陷部分190和第一侧表面101之间。第二组的第一凸块410可以设置在封装衬底100的凹陷部分190和第二侧表面102之间。第一间距P10可以是第一组的第一凸块410之间或第二组的第一凸块410之间在第一方向D1上的间距。

第一凸块410可以具有第三间距P11。第三间距P11可以在平行于第二方向D2的方向上测量。第三间距P11可以与第一间距P10基本相同。替代地，第三间距P11可以不同于第一间距P10。第三间距P11可以在从约90μm到约200μm的范围中。

在半导体封装的制造中，封装衬底100和上半导体芯片300之间的热膨胀系数的差会产生封装衬底100和上半导体芯片300的翘曲。当第一间距P10和第三间距P11中的每一个都小于约90μm时，翘曲可能迫使第一凸块410难以连接到第一衬底焊盘121或第一上芯片焊盘305。根据一些示例实施例，因为第一间距P10和第三间距P11中的每一个均等于或大于约90μm，所以第一凸块410可以令人满意地耦接到第一衬底焊盘121和第一上芯片焊盘305。因此，半导体封装可以没有电连接故障。根据一些示例实施例，因为第一间距P10和第三间距P11中的每一个均等于或小于约200μm，所以上半导体芯片300可以具有精细间距，并且半导体封装的尺寸可以较小。

每个第一凸块410可以具有第一宽度W1。第一宽度W1可以在第一方向D1上测量。第一凸块410的第一宽度W1可以是第一柱状图案411的宽度。第一宽度W1可以在从约30μm到约120μm的范围中。因为第一宽度W1等于或大于约30μm，所以第一凸块410可以有利地耦接到第一衬底焊盘121和第一上芯片焊盘305。因为第一宽度W1等于或小于约120μm，所以半导体封装可以是紧凑尺寸的。

如图1B和图1C所示，第二凸块420可以直接介于下半导体芯片200和上半导体芯片300之间，并电连接到下半导体芯片200和上半导体芯片300。例如，第二凸块420可以对应地直接介于导电焊盘250和第二上芯片焊盘306之间并直接耦接到导电焊盘250和第二上芯片焊盘306。第二凸块420可以包括第二焊接部423和第二柱状图案421。

第二上芯片焊盘306可以在其底表面上设置有第二柱状图案421，第二柱状图案421与第二上芯片焊盘306相对应地耦接。第二柱状图案421可以包括金属，例如铜、钛或其任何合金。第二柱状图案421可以包括与第二上芯片焊盘306的金属不同的金属。第二柱状图案421可以具有相同的高度H2。例如，第二柱状图案421的底表面421b可以位于基本相同的水平。第二柱状图案421的高度H2可以与第一柱状图案411的高度H1基本相同。第二柱状图案421的底表面421b可以位于与第一柱状图案411的底表面411b基本相同的水平处。

第二焊接部423可以设置在下半导体芯片200的对应导电焊盘250上。例如，第二焊接部423可以对应地介于导电焊盘250和第二柱状图案421之间并耦接到导电焊盘250和第二柱状图案421。第二焊接部423可以进一步延伸到对应第二柱状图案421的下侧壁上，但是本发明构思不限于此。第二焊接部423可以包括与导电焊盘250的材料和第二柱状图案421的材料不同的材料。例如，第二焊接部423可以包括焊接材料。

封装衬底100的顶表面100a可以位于比下半导体芯片200的顶表面200a的水平低的水平处。第一凸块410的高度可以大于第二凸块420的高度。第一凸块410的高度可以与第一柱状图案411的高度H1和第一焊接部413的高度H10之和相同。第二凸块420的高度可以与第二柱状图案421的高度H2和第二焊接部423的高度H20之和相同。

每个第一焊接部413的高度H10可以大于每个第二焊接部423的高度H20。每个第一焊接部413的体积可以大于每个第二焊接部423的体积。因此，第一焊接部413中的一个与其对应的第一衬底焊盘121之间的第一接触面积可以大于第二焊接部423中的一个与其对应的导电焊盘250之间的第二接触面积。即使当在封装衬底100或上半导体芯片300上发生翘曲时，上半导体芯片300也可以通过第一凸块410有利地附接到第一衬底焊盘121。

第二凸块420可以具有第二间距P20。第二间距P20可以在第一方向D1上测量。第二凸块420的第二间距P20可以表示第二柱状图案421的间距。第二间距P20可以小于第一间距P10。如图1A所示，第二间距P20可以小于第三间距P11。第二间距P20可以在从约10μm到约150μm的范围中。

如图1A所示，第二凸块420可以具有在与第二方向D2平行的方向上测量的第四间距P21。第四间距P21可以小于第一间距P10和第三间距P11。第四间距P21可以与第二间距P20基本相同。替代地，第四间距P21可以不同于第二间距P20。第四间距P21可以在从约10μm到约150μm的范围中。

根据一些示例实施例，上半导体芯片300可以具有大量的输入/输出端子。例如，上半导体芯片300中的输入/输出端子的总数可以大于下半导体芯片200中的输入/输出端子的总数。因此，当半导体封装工作时，从上半导体芯片300产生的热量可以大于从下半导体芯片200产生的热量。上半导体芯片300可以设置在下半导体芯片200的顶表面200a上，因此从上半导体芯片300产生的热量可以高速排出。因此，半导体封装可以改善电特性。

上半导体芯片300的输入/输出端子可以包括第一上芯片焊盘305和第二上芯片焊盘306。下半导体芯片200的输入/输出端子可以包括第一芯片焊盘205。第一上芯片焊盘305和第二上芯片焊盘306的数量之和可以大于下凸块430的数量。因此，第一凸块410的数量和第二凸块420的数量可以大于下凸块430的数量。

当封装衬底100不具有凹陷部分190时，半导体封装可以具有相对较大的高度。例如，半导体封装的高度可以大于封装衬底100、下半导体芯片200和上半导体芯片300的高度之和。此外，可能难以将第一上芯片焊盘305连接到第一衬底焊盘121。根据一些示例实施例，封装衬底100可以具有凹陷部分190，并且下半导体芯片200可以设置在凹陷部分190中。半导体封装因此可以是紧凑尺寸的。上半导体芯片300可以通过第一凸块410耦接到封装衬底100，因此可以在上半导体芯片300和封装衬底100之间提供简单的电连接。

每个第二凸块420可以具有第二宽度W2。第二宽度W2可以是第二柱状图案421的宽度。第二宽度W2可以在第一方向D1上测量。第二宽度W2可以在例如从约7μm到约70μm的范围中。因为第二宽度W2等于或大于约7μm，所以第二凸块420可以相对坚固。因为第二宽度W2等于或小于约70μm，所以半导体封装的尺寸可以很小。

根据一些示例实施例，第二凸块420可以具有各自相对小的第二间距P20和第二宽度W2，第二焊接部423可以具有各自相对小的高度H20。第二上芯片焊盘306因此可以是高度集成的。

下半导体芯片200可以包括导电焊盘250，并且可以自由地设置第二凸块420而不限于下凸块430的布置。例如，一个或多个第二凸块420可以不与下凸块430竖直交叠。第二凸块420的第二间距P20可以不同于下凸块430的间距P30。替代地，第二间距P20可以与下凸块430的间距P30相同。例如，下凸块430的间距P30可以等于或大于第二间距P20。下凸块430的间距P30可以是下柱状图案431的间距。下凸块430可以各自具有宽度W3，该宽度W3与第二宽度W2相同或大于第二宽度W2。下凸块430的宽度W3可以是下柱状图案431的宽度。

第一凸块410的第一间距P10可以对应于第一衬底焊盘121在第一方向D1上的间距和对应于第一上芯片焊盘305在第一方向D1上的间距。第二凸块420的第二间距P20可以对应于导电焊盘250在第一方向D1上的间距和对应于第二上芯片焊盘306在第一方向D1上的间距。例如，导电焊盘250的间距可以小于第一间距P10、第一衬底焊盘121的间距和第一上芯片焊盘305的间距。第二上芯片焊盘306的间距可以小于第一间距P10、第一衬底焊盘121的间距和第一上芯片焊盘305的间距。第一上芯片焊盘305的间距可以大于第二间距P20、导电焊盘250的间距和第二上芯片焊盘306的间距。

第一凸块410的第一宽度W1可以对应于第一衬底焊盘121的宽度和对应于第一上芯片焊盘305的宽度。第二凸块420的第二宽度W2可以对应于导电焊盘250的宽度和对应于第二上芯片焊盘306的宽度。例如，第一上芯片焊盘305的宽度可以大于第二宽度W2、导电焊盘250的宽度和第二上芯片焊盘306的宽度。导电焊盘250的宽度可以小于第一宽度W1、第一衬底焊盘121的宽度和第一上芯片焊盘305的宽度。第二上芯片焊盘306的宽度可以小于第一宽度W1、第一衬底焊盘121的宽度和第一上芯片焊盘305的宽度。

半导体封装还可以包括选自第一底部填充层610、第二底部填充层620和模制层600中的至少一个。第一底部填充层610可以设置在封装衬底100和上半导体芯片300之间的第一间隙中、以及在凹陷部分190和下半导体芯片200之间的第二间隙中，从而填充第一间隙和第二间隙。第一底部填充层610可以封装下凸块430和第一凸块410。第一底部填充层610可以包括介电聚合物，例如环氧基模制化合物。替代地，可以使用非导电膜来形成第一底部填充层610。

还可以在半导体封装中包括第二底部填充层620。第二底部填充层620可以设置在下半导体芯片200的顶表面200a和上半导体芯片300的底表面之间的第三间隙中，从而填充第三间隙。第二底部填充层620可以包封第二凸块420。第二底部填充层620可以包括介电聚合物，例如环氧基模制化合物。替代地，可以使用非导电膜来形成第二底部填充层620。与图示不同的是，可以省略第二底部填充层620，并且第一底部填充层610可以进一步延伸到下半导体芯片200的顶表面200a和上半导体芯片300的底表面之间的第三间隙中。

封装衬底100上可以设置有模制层600，该模制层600覆盖上半导体芯片300的侧壁。模制层600可以暴露上半导体芯片300的顶表面(即，模制层600可以不覆盖上半导体芯片300的顶表面，使得上半导体芯片300被暴露)。替代地，模制层600还可以覆盖上半导体芯片300的顶表面。模制层600可以包括介电聚合物，例如，环氧基模制化合物。模制层600可以包括与第一底部填充层610的材料和第二底部填充层620的材料不同的材料。

图1D图示了对应于沿图1A的线I-II截取的截面图，其示出了根据一些示例实施例的半导体封装。

参照图1D，半导体封装可以包括封装衬底100、焊接端子500、下半导体芯片200、下凸块430、上半导体芯片300、第一凸块410、第二凸块420、第一底部填充层610和第二底部填充层620以及模制层600，并且还可以包括热辐射结构700。

热辐射结构700可以设置在上半导体芯片300的顶表面和模制层600的顶表面上。热辐射结构700可以包括散热片、散热块或热界面材料(TIM)层。热辐射结构700可以包括例如金属。

替代地，热辐射结构700可以具有导电性并可以用作电磁屏蔽层。例如，热辐射结构700可以屏蔽下半导体芯片200和上半导体芯片300之间的电磁干扰。热辐射结构700可以进一步延伸到模制层600的侧壁上并且可以通过封装衬底100电接地。

图2图示了示出根据一些示例实施例的第一凸块的布置的平面图。

参照图2，半导体封装可以包括封装衬底100、下半导体芯片200、上半导体芯片300、第一凸块410和第二凸块420。封装衬底100、下半导体芯片200、上半导体芯片300、第一凸块410和第二凸块420可以与上面讨论的基本相同。

相对地，第一凸块410可以分为第一组、第二组和第三组。当俯视观察时，包括在第一组和第二组中的第一凸块410的布置可以与上面讨论的基本相同。第一间距P10、第二间距P20、第三间距P11和第四间距P21可以与图1A和图1B的示例中讨论的那些相同。第三组的第一凸块410可以设置在封装衬底100的凹陷部分190和第三侧表面103之间。

第一凸块410还可以包括第四组的第一凸块410。第四组的第一凸块410可以设置在封装衬底100的凹陷部分190和第四侧表面104之间。

例如，第一组的第一凸块410可以构成多列，而第二组的第一凸块410可以构成多列。每列可以平行于第二方向D2。替代地，虽然未示出，但是第一组的第一凸块410可以构成单列，且第二组的第一凸块410可以构成单列。第三组的第一凸块410可以构成单行。该行可以平行于第一方向D1。替代地，虽然未示出，但第三组的第一凸块410可以构成两行或更多行。第一凸块410的平面布置不限于所示出的，而是可以进行各种改变。

图3图示了对应于沿图1A的线I-II截取的截面图，其示出了根据示例实施例的半导体封装。以下将部分地参考图1A来解释图3。

参照图3，半导体封装可以包括封装衬底100、下半导体芯片200、下凸块430、上半导体芯片300、第一凸块410、第二凸块420、第三凸块440和第一底部填充层610。封装衬底100、上半导体芯片300、第一凸块410和第二凸块420可以与上面讨论的基本相同。

下半导体芯片200可以包括堆叠的第一下半导体芯片200L和第二下半导体芯片200U。第一下半导体芯片200L可以设置在封装衬底100的凹陷部分190中。第一下半导体芯片200L可以是存储芯片。第一下半导体芯片200L可以包括第一下半导体衬底210L、第一下电路层、第一下芯片焊盘205L、第一贯通结构230L、第一重分布图案270L和第一导电焊盘250L。第一下半导体衬底210L、第一下电路层、第一下芯片焊盘205L、第一贯通结构230L、第一重分布图案270L和第一导电焊盘250L可以与图1A至图1C中讨论的第一半导体衬底210、第一电路层220、第一芯片焊盘205、贯通结构230、重分布图案270和导电焊盘250相同或相似。

下凸块430可以介于第一下半导体芯片200L的底表面和凹陷部分190的底表面190b之间，并且可以对应地耦接到第一下半导体芯片200L的第二衬底焊盘122和第一下芯片焊盘205L。

第二下半导体芯片200U可以设置在封装衬底100的凹陷部分190中。第二下半导体芯片200U可以放置在第一下半导体芯片200L的顶表面上。第二下半导体芯片200U可以是存储芯片。第二下半导体芯片200U可以包括第二下半导体衬底、第二下电路层、第二下芯片焊盘205U、第二贯通结构230U、第二重分布图案270U和第二导电焊盘250U。第二下半导体衬底、第二下电路层、第二下芯片焊盘205U、第二贯通结构230U、第二重分布图案270U以及第二导电焊盘250U可以与图1A至图1C中讨论的第一半导体衬底210、第一电路层220、第一芯片焊盘205、贯通结构230、重分布图案270和导电焊盘250相同或相似。

第三凸块440可以介于第一下半导体芯片200L和第二下半导体芯片200U之间，并且可以对应地耦接到第一导电焊盘250L和第二下芯片焊盘205U。第三凸块440可以包括第三焊接部443和第三柱状图案441。第三柱状图案441可以对应地设置在第二下芯片焊盘205U的底表面上并耦接到第二下芯片焊盘205U的底表面。第三焊接部443可以设置在第一导电焊盘250L和第三柱状图案441之间。第二下半导体芯片200U可以通过第三凸块440耦接到第一下半导体芯片200L和封装衬底100。

第二凸块420可以介于第二下半导体芯片200U和上半导体芯片300之间，并且可以对应地耦接到第二导电焊盘250U和第二上芯片焊盘306。

第一底部填充层610可以设置在封装衬底100的顶表面和上半导体芯片300的底表面之间的第一间隙中，也可以设置在凹陷部分190和第一下半导体芯片200L之间的且在凹陷部分190和第二下半导体芯片200U之间的第二间隙中。第一底部填充层610可以包封第一凸块410和下凸块430。

半导体封装还可以包括第二底部填充层620和第三底部填充层630。第二底部填充层620可以设置在第二下半导体芯片200U的顶表面和上半导体芯片300的底表面之间的第三间隙中，从而包封第二凸块420。第三底部填充层630可以设置在第一下半导体芯片200L和第二下半导体芯片200U之间的第四间隙中，从而包封第三凸块440。替代地，可以省略第三底部填充层630，并且第一底部填充层610可以进一步延伸到第一间隙中，从而进一步包封第三凸块440。

下半导体芯片200可以被配置为使得堆叠的半导体芯片的数量被不同地改变。半导体封装还可以包括焊接端子500和模制层600。

图4A图示了示出根据一些示例实施例的半导体封装的平面图。图4B图示了沿图4A的线I-II截取的截面图。

参考图4A和图4B，半导体封装可以包括封装衬底100、多个下半导体芯片200、下凸块430、上半导体芯片300、第一凸块410、第二凸块420和第一底部填充层610。

当俯视观察时，第一凸块410可以设置在封装衬底100的凹陷部分190和第一侧表面101之间、在封装衬底100的凹陷部分190和第二侧表面102之间以及在封装衬底100的凹陷部分190和第三侧表面103之间。第一凸块410可以不设置在封装衬底100的凹陷部分190和第四侧表面104之间。第一间距P10、第二间距P20、第三间距P11和第四间距P21可以与图1A和图1B的示例中讨论的那些相同。

下半导体芯片200可以在封装衬底100的凹陷部分190中彼此间隔开。每个下半导体芯片200可以与图1A至图1C的示例中讨论的基本相同。下半导体芯片200可以是存储芯片。每个下半导体芯片200可以包括第一芯片焊盘205、贯通结构230、重分布图案270和导电焊盘250。

下凸块430可以对应地介于下半导体芯片200的底表面和凹陷部分190的底表面190b之间。下半导体芯片200可以通过下凸块430耦接到上半导体芯片300。

第二凸块420可以介于下半导体芯片200和上半导体芯片300之间。第二凸块420可以耦接到第二上芯片焊盘306和每个下半导体芯片200的导电焊盘250。因此，下半导体芯片200可以通过第二凸块420耦接到上半导体芯片300。

多个第二底部填充层620可以对应地设置在下半导体芯片200和上半导体芯片300之间的第二间隙中，从而包封对应的第二凸块420。

第一底部填充层610可以设置在封装衬底100的顶表面和上半导体芯片300的底表面之间的第一间隙中，也可以设置在凹陷部分190和下半导体芯片200之间的第二间隙中。第一底部填充层610可以进一步在下半导体芯片200和第二底部填充层620之间延伸。替代地，可以省略第二底部填充层620，并且第一底部填充层610可以进一步在下半导体芯片200和上半导体芯片300之间延伸，从而包封第二凸块420。

半导体封装还可以包括焊接端子500和模制层600。

半导体封装的实施例可以相互组合。例如，可以将图1A至图1C的实施例、图1D的实施例、图2的实施例、图3的实施例以及图4A和图4B的实施例相互组合。

图5A至图5C图示了与沿图1A的线I-II截取的截面图对应的截面图，其示出了根据一些示例实施例的制造半导体封装的方法。图5D图示了示出图5C的部分III的放大图。

参照图5A，可以制备上半导体芯片300。上半导体芯片300可以与图1A至图1C的示例中讨论的基本相同。第一柱状图案411可以对应地形成在第一上芯片焊盘305的底表面上。第二柱状图案421可以对应地形成在第二上芯片焊盘306的底表面上。第一柱状图案411的高度H1可以与第二柱状图案421的高度H2基本相同。因此，可以容易地形成第一柱状图案411和第二柱状图案421。例如，第一柱状图案411和第二柱状图案421可以在单个工艺中形成。

第二焊接部423可以对应地形成在第二柱状图案421的底表面上，因此可以形成第二凸块420。初步上焊接部413PA可以对应地形成在第一柱状图案411的底表面上，因此可以形成第一初步凸块410P。第一初步凸块410P可以包括第一柱状图案411和初步上焊接部413PA。

可以制备下凸块430和下半导体芯片200。在该步骤中，下凸块430可以对应地形成在下半导体芯片200的底表面上，并且可以对应地耦接到下半导体芯片200的第一芯片焊盘205。下凸块430可以包括下焊接部433和下柱状图案431。

下半导体芯片200可以安装在上半导体芯片300的底表面上，这可能导致形成芯片堆叠10。例如，下半导体芯片200可以设置在上半导体芯片300的底表面上，使得下半导体芯片200的导电焊盘250可以与对应的第二凸块420对齐。可以执行第一回流工艺，其中第二凸块420的第二焊接部423连接到对应的导电焊盘250。因此，上半导体芯片300可以通过第二凸块420耦接到下半导体芯片200。芯片堆叠10可以包括下半导体芯片200、第二凸块420、上半导体芯片300、第一初步凸块410P和下凸块430。

第二底部填充层620可以进一步形成在下半导体芯片200和上半导体芯片300之间，从而包封第二凸块420。芯片堆叠10还可以包括第二底部填充层620。

参考图5B，可以制备具有凹陷部分190的封装衬底100。封装衬底100可以包括第一衬底焊盘121和第二衬底焊盘122。初步下焊接部413PB可以对应地形成在第一衬底焊盘121上。初步下焊接部413PB可以包括焊接材料。虽然未示出，但初步焊接部还可以形成在封装衬底100的对应第二衬底焊盘122上。

芯片堆叠10可以设置在封装衬底100上。例如，下半导体芯片200可以设置在封装衬底100的凹陷部分190中，并且上半导体芯片300可以设置在封装衬底100的顶表面上。在该步骤中，下凸块430可以与对应的第二衬底焊盘122竖直对齐，并且第一初步凸块410P可以与对应的第一衬底焊盘121竖直对齐。

参照图5C和图5D，上半导体芯片300可以下降以允许第一初步凸块410P和下凸块430分别接触第一衬底焊盘121和第二衬底焊盘122。之后，可以执行第二回流工艺。第二回流工艺可以包括对第一初步凸块410P、初步下焊接部413PB和下凸块430进行退火。例如，可以以等于或高于初步上焊接部413PA、初步下焊接部413PB和下焊接部433的熔点的温度执行第二回流工艺。第二回流工艺可以允许下焊接部433与对应的第二衬底焊盘122连接。因此，下半导体芯片200可以电连接到封装衬底100。

第二回流工艺可以对应地将初步上焊接部413PA连接到初步下焊接部413PB，因此可以形成第一焊接部413。随后，初步上焊接部413PA和初步下焊接部413PB之间可以具有不明显的界面。因此，可以形成第一凸块410。第一凸块410可以包括第一焊接部413和第一柱状图案411。第一柱状图案411具有第一间距P10和第一宽度W1，第一间距P10和第一宽度W1中的每一个相对较大，因此即使在第二回流工艺中在封装衬底100或上半导体芯片300上发生翘曲时，第一焊接部413可以令人满意地连接到第一衬底焊盘121和第一柱状图案411。在第一回流工艺中在下半导体芯片200与上半导体芯片300之间可能发生的翘曲量可以小于第二回流工艺中在封装衬底100与上半导体芯片300之间可能发生的翘曲量。因此，第二柱状图案421的第二间距P20及第二宽度W2可以分别设定为小于第一柱状图案411的第一间距P10及第一宽度W1，并且在第一回流工艺和第二回流工艺之后仍提供与导电焊盘250的满意连接。因此，上半导体芯片300可以有利地附接到衬底100和下半导体芯片200，同时提供紧凑尺寸的半导体封装。

如图5D所示，因为提供了初步下焊接部413PB，所以由于初步上焊接部413PA和初步下焊接部413PB之间的组合，可以容易地形成第一焊接部413。

在第二回流工艺完成之后，下半导体芯片200的顶表面200a可以位于比封装衬底100的顶表面100a高的水平处。因为第一柱状图案411的高度H1与第二柱状图案421的高度H2基本相同，所以第一柱状图案411的底表面411b可以位于与第二柱状图案421的底表面421b基本相同的水平处。封装衬底100的顶表面100a与第一柱状图案411的底表面411b之间的间隔可以大于下半导体芯片200的顶表面200a与第二柱状图案421的底表面421b之间的间隔。每个第一焊接部413的高度H10可以大于每个第二焊接部423的高度H20。如上所述，在第一回流工艺中在下半导体芯片200与上半导体芯片300之间可能发生的翘曲量可以小于第二回流工艺中在封装衬底100与上半导体芯片300之间可能发生的翘曲量。因此，第二柱状图案421的第二间距P20及第二宽度W2可以分别小于第一柱状图案411的第一间距P10及第一宽度W1，并且在第一回流工艺和第二回流工艺之后仍提供与导电焊盘250的满意连接。此外，每个第二焊接部423的高度H20(以及因此，体积)可以小于每个第一焊接部413的高度H10(以及因此，体积)。因此，上半导体芯片300可以有利地附接到衬底100和下半导体芯片200，同时提供紧凑尺寸的半导体封装。

返回参考图1B，第一底部填充层610可以形成在上半导体芯片300和封装衬底100之间以及在下半导体芯片200和凹陷部分190之间。随后，模制层600可以形成在封装衬底100的顶表面100a上，从而覆盖上半导体芯片300的侧壁。替代地，模制层600还可以覆盖上半导体芯片300的顶表面。上述示例可以制造图1A至图1C的半导体封装。

图6A至图6C图示了与沿图1A的线I-II截取的截面图对应的截面图，其示出了根据一些示例实施例的制造半导体封装的方法。

参考图6A，可以制备具有凹陷部分190的封装衬底100。封装衬底100可以包括第一衬底焊盘121和第二衬底焊盘122。初步下焊接部413PB可以对应地形成在第一衬底焊盘121上。

下凸块430可以形成在下半导体芯片200的底表面上。下半导体芯片200可以设置在封装衬底100的凹陷部分190中。在该步骤中，下凸块430的下焊接部433可以与第二衬底焊盘122对应地对齐。

可以执行第三回流工艺，其中下焊接部433对应地连接到第二衬底焊盘122。因此，下半导体芯片200可以通过下凸块430电连接到封装衬底100。可以在初步下焊接部413PB的形成之后或之前执行第三回流工艺。在第三回流工艺完成之后，下半导体芯片200的顶表面200a可以位于比封装衬底100的顶表面100a高的水平处。

参照图6B，可以制备上半导体芯片300、第一初步凸块410P和第二凸块420。在该步骤中，第一初步凸块410P可以耦接到对应的第一上芯片焊盘305，并且第二凸块420可以耦合到对应的第二上芯片焊盘306。

上半导体芯片300可以设置在下半导体芯片200的顶表面200a和封装衬底100的顶表面100a上。在这种情况下，第一初步凸块410P的初步上焊接部413PA可以与对应的初步下焊接部413PB对齐，并且第二凸块420的第二焊接部423可以与对应的导电焊盘250对齐。

依次参照图6B和图6C，上半导体芯片300可以下降以使初步上焊接部413PA接触对应的初步下焊接部413PB并且还使第二凸块420的第二焊接部423接触对应的导电焊盘250。

随后，可以执行第四回流工艺。可以以等于或高于初步上焊接部413PA、初步下焊接部413PB和第二焊接部423的熔点的温度执行第四回流工艺。第四回流工艺可以允许第二焊接部423与对应的导电焊盘250连接。因此，上半导体芯片300可以通过第二凸块420电连接到下半导体芯片200。

第四回流工艺可以对应地将初步上焊接部413PA连接到初步下焊接部413PB，因此可以形成第一焊接部413。因此，可以形成第一凸块410。第一凸块410可以包括第一焊接部413和第一柱状图案411。第一柱状图案411具有第一间距P10和第一宽度W1，第一间距P10和第一宽度W1中的每一个相对较大，因此即使在第四回流工艺中在封装衬底100或上半导体芯片300上发生翘曲时，第一焊接部413可以令人满意地连接到第一衬底焊盘121和第一柱状图案411。

返回参考图1B，第二底部填充层620可以形成在下半导体芯片200和上半导体芯片300之间，从而包封第二凸块420。第一底部填充层610可以形成在上半导体芯片300和封装衬底100之间以及在下半导体芯片200和凹陷部分190之间。模制层600可以形成在封装衬底100的顶表面100a上，从而覆盖上半导体芯片300的侧壁。替代地，模制层600还可以覆盖上半导体芯片300的顶表面。上述示例可以制造图1A至图1C的半导体封装。

根据本发明构思的示例，下半导体芯片可以设置在凹陷部分中，因此，半导体封装的尺寸可以较小。第一凸块可以介于上半导体芯片和封装衬底的顶表面之间。上半导体芯片可以通过第一凸块容易地连接到封装衬底。因此，也可以简化半导体封装的制造工艺。

本发明构思的示例的该详细描述不应被解释为限于本文阐述的实施例，本发明构思的示例旨在覆盖本发明的各种组合、修改和变化，而不脱离本发明构思的精神和范围。所附权利要求应被解释为包括其他实施例。