半导体器件及其制备方法与流程

本发明涉及半导体技术领域，特别是涉及一种半导体器件及其制备方法。

背景技术

半导体材料氮化镓(GaN)由于具有禁带宽度大、电子迁移率高、击穿场强高、导热性能好等特点，且具有很强的自发和压电极化效应，相较于第一代半导体材料和第二代半导体材料更适合于制造高频、高压和耐高温的大功率电子器件，尤其是在射频和电源领域优势明显。

GaN半导体器件具有高输出功率，高工作频率的优点，非常适合高频以及大功率的应用场景，因此GaN高频器件研究也越来越被业界认可，逐渐成为了半导体高频器件研究的热点之一。

近年来GaN微波器件的应用，特别是5G技术的快速发展，迫切需要加强高频高功率的器件的研究，因此GaN高频器件技术实现具有十分重要的意义。目前5G通信对于半导体器件的带宽和高频要求很高，而栅极结构设计和工艺流程与半导体器件的频率特性有密切的关系，栅极的尺寸直接影响半导体器件的工作频率。因此，在半导体器件的设计和制备过程中，栅极的设计尤为重要，对半导体器件的可靠性和工作性能的稳定性，起到关键作用。

然而，传统的栅极结构通常选择在靠近漏极一侧进行加长或加宽，以降低峰值电场，提高器件的抗击穿能力。但是这种栅极结构往往会带来较大的寄生电容，从而极大地限制器件的高频应用范围。因此，如何对栅极结构进行优化，设计出性能稳定，可兼顾高频和低寄生电容并能用于大规模商业生产制备的栅极结构，成为目前急需解决的问题。

技术实现要素：

基于此，有必要针对传统的栅极结构较难兼顾高频应用和低寄生电容的问题，提供一种改进的半导体器件。

一种半导体器件，包括：

衬底；

半导体层，位于所述衬底上；

源极、漏极和栅极，位于所述半导体层远离所述衬底的一侧，所述栅极位于所述源极和所述漏极之间，且与所述源极和所述漏极均具有间距；

其中，所述栅极包括栅脚和与所述栅脚连接的栅板，所述栅板包括位于所述源极和所述栅脚之间的第一部分，以及位于所述栅脚和所述漏极之间的第二部分，所述第二部分的长度小于等于所述第一部分的长度。

上述半导体器件，栅板的第一部分的长度大于第二部分的长度，有利于使半导体器件实现高频应用的同时降低寄生电容，提升器件的抗击穿能力和功率增益。进一步的，栅板可以使栅极附近的电场均匀分布，降低峰值电场，抑制电流崩塌，上述半导体器件应用于高频时，所需的工作电压较低，电流崩塌在低工作电压环境下不显著，从而即使栅板的第二部分较小也已经可以抑制栅漏之间的电流崩塌，同时也降低了该第二部分引入的寄生电容。并且，使栅板的第一部分的长度大于第二部分的长度，有助于适当增加栅板长度，降低栅极电阻，从而提高器件的功率增益截止频率，提升器件在高频下的功率附加效率。

在其中一个实施例中，所述第二部分的长度大于30nm且小于200nm。

在其中一个实施例中，所述第一部分的长度和所述第二部分的长度的差为X，其中，0≤X≤200nm。

在其中一个实施例中，所述第二部分的长度小于等于所述栅脚的长度。

在其中一个实施例中，所述栅脚的长度和所述第二部分的长度的差为Y，其中，0≤Y≤500nm。

在其中一个实施例中，所述半导体器件还包括介质层和场板，所述介质层位于所述半导体层远离所述衬底的一侧，所述场板和所述栅极均位于所述介质层远离所述半导体层的一侧；所述场板至少部分与所述栅极重叠，且所述场板在所述半导体层所在平面的投影与所述栅极在所述半导体层所在平面的投影的重叠部分的长度至少大于所述第二部分在所述半导体层所在平面的投影长度的二分之一。

在其中一个实施例中，所述第二部分靠近所述漏极的边缘距所述源极的长度小于所述第二部分靠近所述漏极的边缘距所述漏极的长度。

在其中一个实施例中，所述第二部分靠近所述漏极的边缘距所述漏极的长度和所述第二部分靠近所述漏极的边缘距所述源极的长度的差为Z，其中，200nm≤Z≤3500nm。

本申请还提供一种半导体器件的制备方法。

一种半导体器件的制备方法，包括：

在衬底材料上制作半导体层；

在所述半导体层远离所述衬底的一侧制作源极和漏极；

在所述半导体层远离所述衬底的一侧制作栅极；其中，所述栅极位于所述源极和所述漏极之间，且与所述源极和所述漏极均具有间距，所述栅极包括栅脚和与所述栅脚连接的栅板，所述栅板包括位于所述源极和所述栅脚之间的第一部分，以及位于所述栅脚和所述漏极之间的第二部分，所述第二部分的长度小于等于所述第一部分的长度。

上述半导体器件的制备方法，通过控制栅板的第一部分的长度大于第二部分的长度，可以使半导体器件实现高频应用的同时降低寄生电容，提升器件的抗击穿能力和功率增益。进一步的，上述半导体器件应用于高频时，所需的工作电压较低，电流崩塌在低工作电压环境下不显著，从而即使栅板的第二部分较小也已经可以抑制栅漏之间的电流崩塌，同时也降低了该第二部分引入的寄生电容。并且，通过使栅板的第一部分的长度大于第二部分的长度，有助于适当增加栅板长度，降低栅极电阻，从而提高器件的功率增益截止频率，提升器件在高频下的功率附加效率。

在其中一个实施例中，所述制备方法还包括：在所述半导体层远离所述衬底的一侧制作位于所述源极和所述漏极之间的介质层；在所述介质层远离所述半导体层的一侧制作所述栅极和场板，所述场板至少部分与所述栅极重叠，且所述场板在所述半导体层所在平面的投影与所述栅极在所述半导体层所在平面的投影的重叠部分的长度至少大于所述第二部分在所述半导体层所在平面的投影长度的二分之一。

附图说明

图1为本申请一实施例的半导体器件的结构示意图；

图2为本申请另一实施例的半导体器件的结构示意图；

图3为本申请又一实施例的半导体器件的结构示意图；

图4为本申请又一实施例的半导体器件的结构示意图；

图5为本申请又一实施例的半导体器件的结构示意图；

图6为本申请又一实施例的半导体器件的结构示意图；

图7为本申请又一实施例的半导体器件的结构示意图；

图8为本申请又一实施例的半导体器件的结构示意图；

图9为本申请又一实施例的半导体器件的结构示意图。

图中各元件的标号表示如下：

100、半导体器件；

110、衬底，120、半导体层，121、第一半导体层，1211、成核层，1212、缓冲层，1213、沟道层，122、第二半导体层，123、二维电子气沟道；

130、源极，140、漏极，150、栅极，151、栅脚，152、栅板，1521、第一部分，1522、第二部分，1523、第三部分；

160、介质层，161、栅槽，170、场板，171、第一场板部分，172、第二场板部分，173、第三场板部分，180、绝缘栅介质。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的优选实施方式。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反的，提供这些实施方式的目的是为了对本发明的公开内容理解得更加透彻全面。

需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”、“前”、“后”、“周向”以及类似的表述是基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

高电子迁移率晶体管(HEMT)是基于III-V族化合物的半导体材料的特性而产生的，具有高迁移率、高载流子浓度、高频、高温、高压和大功率等特点，可以被广泛应用于微波、毫米波和雷达系统等领域，是目前半导体器件领域的研究热点之一。HEMT器件属于一种平面沟道场效应晶体管，栅极靠近漏极方向的边缘往往聚集大部分的电场线，形成一个电场尖峰，当栅极和漏极之间施加的电压增大时，此处的电场就会迅速增高，使得栅极泄漏电流增大，很容易导致器件因发生雪崩击穿而失效。由于器件的承压是栅极和漏极间电场的积分，相对于均匀分布的电场，栅极边缘的电场峰值越尖锐，器件承受的击穿电压就越小。栅极边缘的电场尖峰导致该类器件的高击穿电压和大功率等优势不能充分发挥，另外，器件的栅极泄漏电流增大也会导致器件的可靠性变差。

在实际应用中，半导体器件栅漏之间的电场通常要远远大于栅源之间的电场，因此传统技术通常会优先选择对栅漏之间的电场进行优化，例如加宽或加长栅极靠近漏极一侧以扩大耗尽区的面积，或是在栅漏之间增设场板来降低栅漏之间的峰值电场。然而，上述结构均容易带来较大的寄生电容从而影响半导体器件的频率特性(如降低器件的增益截止频率)，使得器件在高频下的功率增益下降，功率附加效率也大大降低，同时器件工作电路的匹配难度也加大，从而极大地限制了器件在高工作频率下的应用范围。

因此，为了解决现有技术中存在的问题，兼顾满足日益增长的高频率应用要求以及降低传统栅极结构带来的寄生电容，本申请提供了一种采用新型栅极结构的半导体器件及其制备方法。下面将通过具体实施方式，对本发明的技术方案做详细介绍。

请参见图1，本申请提供一种半导体器件100，包括衬底110、半导体层120、源极130、漏极140以及栅极150。其中，衬底110可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长III族氮化物的材料。半导体层120可以是基于氮化物的任一半导体材料，例如III族氮化物材料，具体的，半导体层120可以包括氮化镓以及其他镓类化合物半导体材料，例如AlGaN、InGaN等，也可以是镓类化合物半导体材料与其他半导体材料键合的叠层。

具体的，半导体层120位于衬底110上，源极130、漏极140和栅极150位于半导体层120远离衬底110的一侧，栅极150位于源极130和漏极140之间，且与源极130和漏极140均具有间距。详细的，栅极150包括栅脚151和与栅脚151连接的栅板152，栅板152包括位于源极130和栅脚151之间的第一部分1521，以及位于栅脚151和漏极140之间的第二部分1522，以及与栅脚151连接的第三部分1523，其中，第二部分1522的长度小于等于第一部分1521的长度。需要指出的是，本申请所指的长度均为沿着源极指向漏极或者漏极指向源极方向的尺寸，以图1所示为例，L1表示第一部分1521的长度尺寸，L2表示第二部分1522的长度尺寸，Lg表示栅脚151的长度尺寸。

进一步的，实验证明氮化镓器件的电流崩塌效应随着工作电压的增加而更加显著。氮化镓电子器件可以应用到各种形式的射频电路系统中，有些系统需要很高的工作频率(如毫米波段)，但是工作电压较低(电流崩塌效应不显著)，从而该类系统中栅极靠近漏极一侧的长度即使较小也已经可以抑制电流崩塌。

因此，对于高频应用，本申请的半导体器件100，即使第二部分1522的长度L2设置的较小，也已经可以抑制栅漏之间的电流崩塌，同时也可以降低带来的寄生电容，提升器件的频率特性。除此之外，减小第二部分1522的长度L2后，还可以适当地增大第一部分1521的长度L1，即使得第一部分1521的长度L1大于第二部分1522的长度L2，从而有助于适当增加栅板152的长度，以降低栅极电阻，提高器件的功率增益截止频率，提升器件在高频下的功率附加效率。除此之外，本申请的栅极150为T型栅，相较于Γ型栅无需保持一侧的边缘平整，工艺上更易于实现。

在示例性实施方式中，第二部分1522的长度L2满足30nm<L2<200nm。L2可以是40nm、50nm、60nm、80nm、100nm、120nm、130nm、140nm、150nm、160nm、170nm、180nm、190nm或200nm。在满足L1≥L2的前提下，L2的长度如果过长，则会导致和沟道的耦合电容增加，太短则对栅极150靠近漏极140一侧的边缘电场的优化效果不明显，使器件仍存在明显的可靠性问题。通过控制第二部分1522的长度L2满足上述关系，有利于使半导体器件100在优化栅漏之间的电场和降低寄生电容之间取得平衡，优选满足40nm≤L2≤160nm可以使器件综合性能获得最优的体现。

进一步的，第一部分1521的长度L1和第二部分1522的长度L2的差为X，其中，0≤X≤200nm。具体的，X可以是10nm、20nm、30nm、40nm、50nm、80nm、100nm、120nm、150nm、180nm或200nm。第一部分1521的长度L1如果过长，则会带来的寄生电容过大，不利于器件的频率特性；另外，由于在实际应用中栅源之间的电场较小，电流崩塌效应不明显或者没有，从而第一部分1521的长度L1理论上也可以设置的较小，例如L1和L2趋近相等。然而，考虑到增加栅板152长度可以降低栅极电阻，因此，通过控制第一部分1521的长度L1和第二部分1522的长度L2的差X满足5nm≤X≤100nm，有利于半导体器件100在降低寄生电容以及降低栅极电阻之间取得平衡，进而使半导体器件100具备较佳的频率特性。

在示例性实施方式中，继续参考图1，第二部分1522的长度L2小于等于栅脚151的长度Lg。具体的，栅脚151的长度Lg越小，器件的本征电流增益截止频率(忽略寄生电容作用)越高，栅脚151的长度Lg由器件的应用频段决定。从而，通过控制第二部分1522的长度L2小于等于栅脚151的长度Lg，有利于半导体器件100获得较好的射频特性；除此之外，将栅脚151设置的稍长，还有利于栅脚151对栅板152形成稳固支撑，避免栅板152在栅脚151过细的情况下出现塌陷。

需要指出的是，栅脚151的长度Lg既可以大于第一部分1521的长度L1(如图1所示)，也可以小于第一部分1521的长度L1(如图2所示)。当栅脚151的长度Lg大于第一部分1521的长度L1时，可以使器件获得较好的射频特性，同时在栅板152长度一定的情况下，可以降低第一部分1521带来的寄生电容，并避免栅脚151过细栅板152出现塌陷；当栅脚151的长度Lg小于第一部分1521的长度L1时，可以在提高器件的本征电流增益截止频率和使器件获得较好的射频特性之间取得平衡。

进一步的，栅脚151的长度Lg和第二部分1522的长度L2的差为Y，其中，0≤Y≤500nm。具体的，Y可以是50nm、100nm、150nm、200nm、300nm、400nm、500nm。栅脚151的长度Lg如果设置的过长，则会大大降低电流增益截止频率，同时在栅板152长度一定的情况下，会大大减少第一部分1521和第二部分1522的长度，进而不利于栅极152附近的电场优化，不利于器件的可靠性保证。通过控制栅脚151的长度Lg和第二部分1522的长度L2的差Y满足上述关系，有利于在实现栅极附近电场优化和提高器件的射频特性之间取得平衡，优选满足10nm≤Y≤200nm，可以使器件综合性能优化，从而获得可以应用到更多领域的高射频性能的半导体器件。

在示例性实施方式中，如图3所示，半导体器件100还包括介质层160，介质层160位于半导体层120远离衬底110的一侧，且位于源极130和漏极140之间，栅极150位于介质层160远离半导体层的一侧；其中，介质层160上开设有与栅极150对应的栅槽161，栅脚151嵌入在栅槽161中，栅板152的第一部分1521和第二部分1522分别位于栅槽161相对的两侧。具体的，介质层160可以是一层或多层材料的组合。该介质层160可以是在生长或工艺过程中沉积的晶体材料，如GaN或AlN等，也可以是在生长或工艺过程中沉积的非晶体材料，例如SixNy或SiO2等。氮化镓HEMT一般采用SiN等钝化材料形成介质层160覆盖器件表面，以改善电流崩塌效应。

进一步的，栅槽161的底部可以延伸至半导体层120的表面(如图3所示)，也可以贯穿介质层并延伸至半导体层120内。可选的，当栅槽161延伸至巴半导体层120内部时，可使栅脚151与半导体层120形成肖特基接触，增大了栅极152与半导体层120界面处的可承受峰值电场强度，有利于提升半导体器件100的可靠性。

在另一实施方式中，如图4所示，可将栅脚151的形状设计为使栅脚151靠近半导体层120的部分的长度小于栅脚151靠近栅板152的部分的长度，例如，栅脚151设计为倒梯形，对应的，栅槽161设计为与栅脚151相匹配的形状。图4中，栅脚151斜靠在介质层160上，栅脚151自身形成了斜场板结构，同样具有降低峰值电场的作用，而采用斜场板结构引入的寄生电容要明显小于增加第一部分1521或第二部分1522引入的寄生电容。因此，采用斜场板有利于更好地平衡击穿电压和频率特性的关系。

在示例性实施方式中，如图5所示，半导体器件100还包括位于介质层160远离半导体层120一侧的场板170，场板170可以是源场板、栅场板或漏场板。可选的，场板170包括依次连接的第一场板部分171、第二场板部分172以及第三场板部分173，其中第一场板部分171位于栅极150和漏极140之间，第三场板部分173位于栅板152正上方从而使场板170至少部分地与栅极150重叠。

通过设置场板170可以增加器件中靠近漏极140的耗尽区的面积，从而提高耗尽区可以承受的电压，增大了器件的击穿电压。实际应用中，靠近漏极的场板有利于降低栅漏之间的峰值电场，靠近源极的场板有利于抑制栅源之间的峰值电场。本申请的半导体器件100在栅漏之间增设场板170可以进一步降低耗尽区的曲面结电场，提升栅漏间的抗击穿能力；同时，当本申请应用于较低工作频率时，栅漏之间的电流崩塌效应较为显著，从而增设场板170可以更加有效地抑制电流崩塌，此时，第一部分1521的长度L1设置的较长也能对栅源之间电场进行优化，从而可共同保证器件在中低频下的工作可靠性。

进一步的，如图5所示，场板170在半导体层120所在平面的投影与第二部分1522在半导体层120所在平面的投影的重叠部分的长度L5至少大于第二部分1522在半导体层120所在平面的投影长度的二分之一，其中，第二部分1522在半导体层120所在平面的投影长度即为第二部分1522的长度L2。如果场板170与栅极150的重叠部分的面积过小，便会使得器件的频率响应延迟，从而影响器件的频率特性。因此，通过控制L5大于L2的二分之一，可以保证场板170与栅极150具有足够的重叠面积，避免频率响应延迟。另一些实施方式中，场板170也可通过导电路径与源极130形成电连接，如图6所示。

进一步的，在宽度方向(即源极或栅极的自身延伸方向)上，第三场板部分173在半导体层120所在平面的投影至少覆盖有源区栅极150在半导体层120所在平面的投影，且第三场板部分173的宽度与第一场板部分171的宽度相同，从而有利进一步扩大底部耗尽区的面积，增大器件的击穿电压，有源区指器件的活性区域。

进一步的，场板170和栅极150之间的间距既可以填入空气也可以填入介质层160。当填入空气时，如图5所示，由于空气的介电常数通常小于介质层160的介电常数，因此场板170引入的栅源电容Cgs大大降低，从而可显著提升器件的频率特性；当填入介质层160时，如图7所示，栅板152的第一部分1521和第二部分1522直接与半导体层120接触，介质层160至少部分覆盖在栅极150上，如此有利于简化介质层160的设置工艺。

在示例性实施方式中，如图8所示，在栅极150的底部以及半导体层120的表面之间还设置有绝缘栅介质180，以将栅脚151和半导体层120隔开。上述设置有利于在栅极金属和半导体层120之间形成势垒，从而降低电子的隧穿几率，降低器件的漏电流，提高器件的击穿电压。

在示例性实施方式中，请继续参考图5，第二部分1522靠近漏极140的边缘距源130的长度L3小于第二部分1522靠近漏极140的边缘距漏极140的长度L4。通过上述方式，可以扩大栅漏之间的距离，从而有利于为场板170以及浮栅等器件的设置提供足够的空间，以进一步降低引入的寄生电容，特别是当半导体器件100扩展至中低频应用时，栅漏之间的电流崩塌效应较为显著，设置场板170以及浮栅等能够抑制电流崩塌效应的器件便显得更为必要。除此之外，通过上述方式还可以适当减小栅极150与场板170之间的重叠面积，从而降低引入的寄生电容，保证器件的频率特性。

进一步的，第二部分1522靠近漏极140的边缘距漏极140的长度L4和第二部分1522靠近漏极140的边缘距源极130的长度L3的差为Z，其中，200nm≤Z≤3500nm。具体的，Z可以是200nm、240nm、260nm、280nm、300nm、320nm、340nm或350nm等。如果L4和L3的差值过大，则在源极和漏极距离一定的情况下，会导致栅极过于远离漏极且过于靠近源极，不利于电子流动，器件特性不高，同时也会带来制造上的困难；如果L4和L3的差值过小，则空间利用效率不高，不利于场板等元件的设置，较难保证器件的频率特性。优选的，Z满足1000nm≤Z≤2000nm。

更进一步的，在一优选实施方式中，栅脚长度Lg为150nm，第一部分1521的长度L1为100nm，第二部分1522靠近漏极140的边缘距源极130的长度L3为1550nm，第二部分1522靠近漏极140的边缘距漏极140的长度L4为3450nm。

本申请还提供了一种半导体器件100的制备方法，其中半导体器件100的结构由图9示出。该制备方法包括以下步骤：

S1、在衬底材料110上制作半导体层120；

S2、在半导体层120远离衬底110的一侧制作源极130和漏极140；

S3、在半导体层120远离衬底110的一侧制作栅极150；其中，栅极150位于源极130和漏极140之间，且与源极130和漏极140均具有间距，栅极150包括栅脚151和与栅脚151连接的栅板152，栅板152包括位于源极130和栅脚151之间的第一部分1521，以及位于栅脚151和漏极140之间的第二部分1522，第二部分1522的长度小于第一部分1521的长度。

其中，衬底110和半导体层120的材料与前文所述的相同，此处便不再赘述。详细的，半导体层120自衬底依次包括第一半导体层121和第二半导体层122，第二半导体层122和第一半导体层121形成异质结结构，并在异质界面处形成有二维电子气(2DEG)，在源极130和漏极140之间流动，源极130和漏极140分别与二维电子气电接触，此时由于电离杂质散射被大大降低，电子具有很高的电子迁移率。源极130和漏极140与二维电子气形成电接触的方式可以采用但不局限于以下方式形成：a、高温退火；b、离子注入；c、重掺杂。在进行高温退火的情况下，源极130和漏极140的电极金属穿过第二半导体层122与第一半导体层121接触，从而与第一半导体层121中形成的二维电子气电接触；在进行离子注入和重掺杂的情况下，源极130和漏极140由与第一半导体层121中形成的二维电子气电接触的离子注入部分或重掺杂部分和其上的电极构成。应当理解，这里描述形成源极16和漏极17的方法只是进行举例，本发明可以通过本领域的技术人员公知的任何方法形成源极130和漏极140。

进一步的，第一半导体层121自衬底110依次包括成核层1211、缓冲层1212以及沟道层1213，第二半导体层122包括势垒层。成核层1211影响上方异质结材料的晶体质量、表面形貌以及电学性质等参数。成核层1221随着不同的衬底材料110而变化，主要起到匹配衬底材料和异质结结构中的半导体材料层的作用。应当理解，也可以不形成成核层1221，而直接在衬底110上形成缓冲层1212和沟道层1213。缓冲层1212起到粘合接下来需要生长的半导体材料层的作用，同时可以保护衬底材料110不被一些金属离子侵入，该缓冲层22可以为AlGaN、GaN或AlGaInN等III族氮化物材料。沟道层1213夹于缓冲层1212和势垒层之间，沟道层1213和位于其上方的的势垒层一起形成异质结结构，界面处形成了二维电子气沟道123，沟道层1213提供了二维电子气运动的沟道，势垒层起到势垒的作用。

上述半导体器件100的制备方法通过控制栅板152的第一部分1521的长度大于第二部分1522的长度，可以使半导体器件100满足高频应用要求的同时降低寄生电容，提升器件的抗击穿能力和功率增益。进一步的，上述半导体器件应用于高频时，所需的工作电压较低，电流崩塌在低工作电压环境下不显著，从而使栅板152的第二部分1522较小也已经可以抑制栅漏之间的电流崩塌，同时也降低了该第二部分1522引入的寄生电容。并且，通过使栅板152的第一部分1521的长度大于第二部分1522的长度，有助于适当增加栅板152长度，降低栅极电阻，从而提高器件的功率增益截止频率，提升器件在高频下的功率附加效率。

在示例性实施方式中，步骤S3具体包括：

S310、在半导体层120远离衬底110的一侧制作位于源极130和漏极140之间的介质层160；

S320、在介质层160上形成用于制作栅极150的栅槽161；

S330、使栅极150的材料填充栅槽161形成栅脚151，并使栅极150的材料在栅槽161相对的两侧分别形成栅板152的第一部分1521和第二部分1522，以及与栅脚151连接的第三部分1523。

其中介质层160的材料前文所述的相同，此处不再赘述。介质层160由钝化材料形成，可用于改善栅源和栅漏之间的电流崩塌效应，提升器件的抗击穿性能。

进一步的，上述制备方法还包括：

S4、在介质层160远离半导体层120的一侧制作场板170，场板170至少部分与栅极150重叠，且场板170在半导体层120所在平面的投影与栅极150在半导体层120所在平面的投影的重叠部分的长度至少大于第二部分1522在半导体层120所在平面的投影长度的二分之一。

通过引入场板170可以进一步降低耗尽区的曲面结电场，提升抗击穿能力；同时，当本申请应用于较低工作频率时，栅漏之间的电流崩塌效应较为显著，从而增设场板170可以更加有效地抑制电流崩塌，此外，第一部分1521的长度L1设置的较长也能对栅源之间电场进行优化，从而可共同保证器件的工作可靠性。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。