测试输入/输出速度转换及相关设备及方法与流程

测试输入/输出速度转换及相关设备及方法
1.优先权主张
2.本技术案主张2020年11月20日申请的题为“测试输入/输出速度转换及相关设备及方法(test input/output speed conversion and related apparatuses and methods)”的序列号为16/953,828的美国专利申请案的申请日权益。
技术领域
3.本公开大体上涉及测试输入/输出速度转换，且更明确来说，涉及用于依第一速度操作的内置自测(bist)电路的第一速度信号与第二速度信号之间的转换。


背景技术：

4.p1500标准是由电气及电子工程师协会(the institute of electrical and electronics engineers)指定的测试操作标准。p1500测试接口是嵌入式核心与系统芯片之间的测试接口，其可用于测试核心互操作性。p1500指定传送关于核心及可扩展包装器的测试知识的核心测试语言(ctl)。p1500未指定如何测试核心本身。确切来说，p1500指定围绕核心的测试包装器及其到一或多个测试访问机制(tam)的接口。


技术实现要素：

5.在一些实施例中，一种设备包含用于集成电路装置的核心电路系统的内置自测(bist)电路及胶连电路。所述bist电路包含测试接口、一或多个输入及一或多个输出。所述bist电路经配置以依第一速度操作。所述胶连电路经配置以与所述bist电路的所述测试接口、所述一或多个输入及所述一或多个输出介接。所述胶连电路经配置以在依第二速度操作的第二速度测试接口信号及第二速度输入/输出信号与依所述第一速度操作的第一速度测试接口信号及第一速度输入/输出信号之间转换。所述第二速度不同于所述第一速度。
6.在一些实施例中，一种设备包含用于集成电路装置的核心电路系统的内置自测(bist)电路。所述bist电路包含测试接口、一或多个输入及一或多个输出。所述设备还包含电连接到所述bist电路的所述测试接口、所述一或多个输入及所述一或多个输出的胶连电路。所述胶连电路经配置以在依第二速度操作的第二速度测试接口信号及第二速度输入/输出信号与依第一速度操作的第一速度测试接口信号及第一速度输入/输出信号之间转换。所述第二速度不同于所述第一速度。所述设备进一步包含经配置以将依所述第一速度操作的第一速度时钟信号提供到所述胶连电路的时钟产生器。
7.在一些实施例中，一种与内置自测(bist)电路介接的方法包含将第一速度包装器时钟信号提供到所述bist电路。所述第一速度包装器时钟信号依第一速度操作。所述方法还包含响应于依第二速度操作的第二速度测试接口信号将依所述第一速度操作的第一速度测试接口信号提供到所述bist电路的测试接口。所述第二速度不同于所述第一速度。所述方法进一步包含响应于依所述第二速度操作的一或多个第二速度输入信号将依所述第一速度操作的一或多个第一速度输入信号提供到所述bist电路的一或多个输入。所述方法
还包含响应于从所述bist电路的一或多个输出接收的依所述第一速度操作的一或多个第一速度输出信号提供依所述第二速度操作的一或多个第二速度输出信号。
8.在一些实施例中，一种设备包含电路及胶连电路。所述电路包含一或多个输入及一或多个输出。所述电路经配置以依第一速度操作。所述一或多个输入经配置以接收一或多个第一速度输入信号。所述一或多个输出经配置以提供一或多个第一速度输出信号。所述胶连电路经配置以与所述电路的所述一或多个输入及所述一或多个输出介接。所述胶连电路经配置以在依第二速度操作的一或多个第二速度输入信号与依所述第一速度操作的所述一或多个第一速度输入信号之间转换。所述胶连电路进一步经配置以在依所述第二速度操作的一或多个第二速度输出信号与依所述第一速度操作的所述一或多个第一速度输出信号之间转换。所述第二速度不同于所述第一速度。
附图说明
9.虽然本公开以特别指出且明确主张特定实施例的权利要求书结束，但本公开的范围内的实施例的各个特征及优点可更易于从结合附图阅读的以下描述确定，其中：
10.图1是根据一些实施例的测试包装器的框图；
11.图2是说明根据一些实施例的与bist电路介接的方法的流程图；
12.图3是根据一些实施例的测试包装器的框图，其是图1的测试包装器的实例且介接于高速信号与低速p1500 bist电路之间；
13.图4是图3的测试包装器的信号的实例的信号时序图；
14.图5是根据一些实施例的测试包装器的框图，其是图1的测试包装器的实例且介接于低速信号与高速p1500 bist电路之间；
15.图6是图5的测试包装器的信号的实例的信号时序图；
16.图7是图5的测试包装器的信号的其它实例的信号时序图；
17.图8是根据一些实施例的高带宽存储器 (hbm )系统的框图；
18.图9是根据一些实施例的集成电路装置的框图；及
19.图10是根据一些实施例的计算系统的框图。
具体实施方式
20.在以下详细描述中，参考形成本公开的一部分且其中通过说明展示其中可实践本公开的实施例的特定实例的附图。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践本公开。然而，可利用本文中实现的其它实施例，且可在不背离本公开的范围的情况下做出结构、材料及过程变化。
21.本文中呈现的说明不意味着任何特定方法、系统、装置或结构的实际视图，而是仅为用于描述本公开的实施例的理想化表示。在一些例子中，为了方便读者，各个图式中的类似结构或组件可保持相同或类似编号；然而，编号的类似性不一定意味着结构或组件的大小、组合物、配置或任何其它性质相同。
22.以下描述可包含有助于使所属领域的一般技术人员能够实践所公开的实施例的实例。术语“示范性”、“通过实例”及“例如”的使用意味着相关描述是解释性的，且尽管本公开的范围希望涵盖实例及合法等效物，但此类术语的使用不希望将实施例或本公开的范围
限制于指定组件、步骤、特征、功能或类似物。
23.应易于理解，本文中大体上描述且图中说明的实施例的组件可依各种不同配置布置及设计。因此，各个实施例的以下描述不希望限制本公开的范围，而是仅表示各个实施例。虽然实施例的各个方面可呈现于图式中，但图式不一定按比例绘制，除非明确指示。
24.此外，所展示及描述的特定实施方案仅为实例且不应被解释为实施本公开的唯一方式，除非本文中另外指定。元件、电路及功能可以框图形式展示以免以不必要细节混淆本公开。相反地，所展示及描述的特定实施方案仅是示范性的且不应被解释为实施本公开的唯一方式，除非本文中另外指定。另外，块定义及各个块之间的逻辑分割是特定实施方案的示范。所属领域的一般技术人员将易于明白，本公开可由许多其它分割解决方案实践。在大多数情况下，已省略关于时序考虑及类似物的细节，其中此类细节不是获得本公开的完整理解所必要的且在相关领域的一般技术人员的能力范围内。
25.所属领域的一般技术人员将理解，信息及信号可使用各种不同技术及技艺中的任何者表示。为了清楚呈现及描述，一些图式可将信号说明为单个信号。所属领域的一般技术人员应理解，信号可表示信号总线，其中总线可具有各种位宽度且本公开可经实施于包含单个数据信号的任何数目个数据信号上。
26.结合本文中公开的实施例描述的各个说明性逻辑块、模块及电路可用经设计以执行本文描述的功能的通用处理器、专用处理器、数字信号处理器(dsp)、集成电路(ic)、专用集成电路(asic)、场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合实施或执行。通用处理器(本文中也可称为主机处理器或简称为主机)可为微处理器，但在替代例中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可被实施为计算装置的组合(例如dsp与微处理器的组合)、多个微处理器、结合dsp核心的一或多个微处理器或任何其它此配置。包含处理器的通用计算机被视作专用计算机，同时通用计算机经配置以执行与本公开的实施例相关的计算指令(例如软件代码)。
27.实施例可从描绘为流程图(flowchart/flow diagram)、结构图或框图的过程方面描述。尽管流程图可将操作动作描述为循序过程，但这些动作中的许多可依另一序列、并行或基本上同时执行。另外，可重新布置动作的顺序。过程可对应于方法、线程、功能、程序、子例程、子程序、其它结构或其组合。此外，本文中公开的方法可经实施于硬件、软件或两者。如果实施于软件中，那么功能可经存储或传输为计算机可读媒体上的一或多个指令或代码。计算机可读媒体包含计算机存储媒体及通信媒体两者，其包含促进计算机程序从一个地方传送到另一地方的任何媒体。
28.本文中使用例如“第一”、“第二”等的标示的元件的任何参考不限制所述元件的数量或顺序，除非明确声明此限制。确切来说，这些标示可在本文中用作区分两个或多于两个元件或元件的例子的便捷方法。因此，第一及第二元件的参考不意味着其中仅可采用两个元件或第一元件必须依某方式在第二元件之前。另外，除非另外声明，否则一组元件可包含一或多个元件。
29.如本文中使用，关于给定参数、性质或条件的术语“基本上”意味着且包含所属领域的一般技术人员所理解的在小变化程度内(例如(举例来说)在可接受制造公差内)满足给定参数、性质或条件的程度。通过实例，取决于基本上满足的特定参数、性质或条件，参
数、性质或条件可满足至少90％、满足至少95％或甚至满足至少99％。
30.如本文中使用，术语“速度”在用于描述信号时指代信号的频率。因此，“第一速度信号”可指代具有第一频率的信号，且“第二速度信号”可指代具有第二频率的信号。
31.所属领域中已知标准低速p1500块及较新高速p1500块。通过非限制性实例，高速p1500块可依高达800兆赫(800mhz)(例如在高带宽存储器2(hbm2)存储器装置中)到1.6千兆赫(ghz)(例如在高带宽存储器3(hbm3)存储器装置中)操作，且低速p1500块可依低至100mhz的速度操作。仅低速输入/输出可用于标准低速p1500块。然而，此低速输入-输出具有比较新高速p1500块的高速输入/输出相对更长的运行时间。因此，需要包含标准低速p1500块的系统来检查例如单元保持时间的存储器参数以避免p1500任务模式交织情况中的数据损失。
32.较新高速p1500块避免与标准低速p1500块的慢速输入/输出相关联的这些缺点，因为较新高速p1500块接受与相对较短运行时间相关联的高速输入/输出。然而，这些较新高速p1500块在存储器(例如动态随机存取存储器(dram))侧及控制器侧两者上强加相对较高设计复杂性以仅在相关联较短运行时间方面证明使用较新高速p1500块有理。
33.本文中提出经配置以在bist电路的第一速度输入/输出与第二速度输入/输出信号之间转换的胶连电路。胶连电路因此可用于在标准低速p1500块的高速输入/输出信号与低速输入/输出之间转换以提供与高速输入/输出的较短运行时间相关联的优点，同时避免与较新高速p1500块相关联的相对较高设计复杂性。胶连电路因此还可用于在较新高速p1500块的低速输入/输出信号与高速输入/输出之间转换以使较新高速p1500块能够与系统介接，所述系统原本仅能够与标准低速p1500块介接，因为系统仅可利用低速输入/输出信号来代替高速输入/输出信号。
34.在一些实施例中，一种设备包含胶连电路及用于集成电路装置的核心电路系统的bist电路。所述bist电路包含测试接口、一或多个输入及一或多个输出。所述bist电路经配置以依第一速度操作。所述胶连电路经配置以与所述bist电路的所述测试接口、所述一或多个输入及所述一或多个输出介接。所述胶连电路经配置以在依第二速度操作的第二速度测试接口信号及第二速度输入/输出信号与依所述第一速度操作的第一速度测试接口信号及第一速度输入/输出信号之间转换。所述第二速度不同于所述第一速度。
35.在一些实施例中，一种设备包含bist电路、胶连电路及时钟产生器。所述bist电路用于集成电路装置的核心电路系统。所述bist电路包含测试接口、一或多个输入及一或多个输出。所述胶连电路经电连接到所述bist电路的所述测试接口、所述一或多个输入及所述一或多个输出。所述胶连电路经配置以在依第二速度操作的第二速度测试接口信号及第二速度输入/输出信号与依所述第一速度操作的第一速度测试接口信号及第一速度输入/输出信号之间转换。所述第二速度不同于所述第一速度。所述时钟产生器经配置以将依所述第一速度操作的第一速度时钟信号提供到所述胶连电路。
36.在一些实施例中，一种与bist电路介接的方法包含将第一速度包装器时钟信号提供到所述bist电路。所述第一速度包装器时钟信号依第一速度操作。所述方法还包含响应于依第二速度操作的第二速度测试接口信号将依所述第一速度操作的第一速度测试接口信号提供到所述bist电路的测试接口。所述第二速度不同于所述第一速度。所述方法进一步包含响应于依所述第二速度操作的一或多个第二速度输入信号将依所述第一速度操作
的一或多个第一速度输入信号提供到所述bist电路的一或多个输入。所述方法还包含响应于从所述bist电路的一或多个输出接收的依所述第一速度操作的一或多个第一速度输出信号提供依所述第二速度操作的一或多个第二速度输出信号。
37.在一些实施例中，一种设备包含电路及胶连电路。所述电路包含一或多个输入及一或多个输出。所述电路经配置以依第一速度操作。所述一或多个输入经配置以接收一或多个第一速度输入信号。所述一或多个输出经配置以提供一或多个第一速度输出信号。所述胶连电路经配置以与所述电路的所述一或多个输入及所述一或多个输出介接。所述胶连电路经配置以在依第二速度操作的一或多个第二速度输入信号与依所述第一速度操作的所述一或多个第一速度输入信号之间转换。所述胶连电路进一步经配置以在依所述第二速度操作的一或多个第二速度输出信号与依所述第一速度操作的所述一或多个第一速度输出信号之间转换。所述第二速度不同于所述第一速度。
38.图1是根据一些实施例的测试包装器100的框图。测试包装器100可经配置以测试集成电路装置的核心电路系统。因此，集成电路装置可包含测试包装器100及核心电路系统。测试包装器100包含bist电路102、目标块104、胶连电路106及任选地时钟产生器108。bist电路102包含测试接口116、一或多个输入112及一或多个输出114。bist电路经配置以依第一速度操作。
39.胶连电路106经电连接到且经配置以与bist电路102的测试接口116、一或多个输入112及一或多个输出114介接。胶连电路106经配置以在依第二速度操作的第二速度信号与依第一速度操作的第一速度信号之间转换。通过非限制性实例，胶连电路106可经配置以在第二速度测试接口信号134(例如第二速度捕获信号124、第二速度移位信号126及第二速度更新信号128)与第一速度测试接口信号148(例如第一速度捕获信号138、第一速度移位信号140及第一速度更新信号142)之间转换、在第二速度输入/输出信号(例如一或多个第二速度输入信号130及一或多个第二速度输出信号132)与第一速度输入/输出信号(例如一或多个第一速度输入信号144及一或多个第一速度输出信号146)之间转换、在第二速度选择信号122与第一速度选择信号136之间转换及在第二速度包装器时钟信号118与第一速度包装器时钟信号120之间转换。
40.第二速度不同于第一速度。因此，胶连电路106包含经配置以将相对较慢并行信号串行化以产生相对较快串行信号及将相对较快串行信号解串以产生相对较慢并行信号的串行器/解串器110。
41.在一些实施例中，第一速度慢于第二速度。在一些此类实施例中，串行器/解串器110包含电连接到一或多个输入112的解串器(未展示)。解串器可经配置以响应于一或多个第二速度输入信号130(例如第二速度串行输入信号)将一或多个第一速度输入信号144(例如第一速度并行输入信号)提供到一或多个输入112。举例来说，解串器可经配置以将一或多个第二速度输入信号130(例如第二速度串行输入信号)转换成一或多个第一速度输入信号144(例如第一速度并行输入信号)。胶连电路106经配置以将第一速度并行输入信号提供到bist电路102的一或多个输入112。在此类实施例中，串行器/解串器110还包含电连接到一或多个输出114的串行器(未展示)。串行器可经配置以响应于从一或多个输出114接收的一或多个第一速度输出信号146(例如第一速度并行输出信号)提供一或多个第二速度输出信号132(例如第二速度串行输出信号)。举例来说，串行器可经配置以将从bist电路102的
一或多个输出114接收的一或多个第一速度输出信号146(例如第一速度并行输出信号)转换成一或多个第二速度输出信号132(例如第二速度串行输出信号)。
42.在一些实施例中，第一速度快于第二速度。在一些此类实施例中，串行器/解串器110包含电连接到一或多个输入112的串行器(未展示)。串行器可经配置以响应于一或多个第二速度输入信号130(例如第二速度并行输入信号)将一或多个第一速度输入信号144(例如第一速度串行输入信号)提供到一或多个输入112。举例来说，串行器可经配置以将一或多个第二速度输入信号130(例如第二速度并行输入信号)转换成一或多个第一速度输入信号144(例如第一速度串行输入信号)。胶连电路106经配置以将第一速度串行输入信号提供到bist电路102的一或多个输入112。在此类实施例中，胶连电路106还包含电连接到一或多个输出114的解串器(未展示)。解串器可经配置以响应于从一或多个输出114接收的一或多个第一速度输出信号146(例如第一速度串行输出信号)提供一或多个第二速度输出信号132(例如第二速度并行输出信号)。举例来说，解串器可经配置以将从bist电路102的一或多个输出114接收的一或多个第一速度输出信号146(例如第一速度串行输出信号)转换成一或多个第二速度输出信号132(例如第二速度并行输出信号)。
43.胶连电路106经配置以将经配置以依第一速度操作的第一速度包装器时钟信号120提供到bist电路102及目标块104。因此，bist电路102及目标块104经配置以依第一速度操作。胶连电路106还经配置以接收依第二速度操作的第二速度包装器时钟信号118。
44.在其中测试包装器100包含时钟产生器108的实施例中，时钟产生器经配置以将依第一速度操作的第一速度时钟信号150提供到胶连电路106。通过非限制性实例，时钟产生器108可经配置以响应于参考时钟信号(未展示)(例如外部时钟信号、内部时钟信号等)提供第一速度时钟信号150。胶连电路106可经配置以在第二速度信号与第一速度信号之间转换时使用第一速度时钟信号150。然而，在一些实施例中，测试包装器100可不包含时钟产生器108，在所述情况中，胶连电路106可从测试包装器100外部(例如从集成电路装置外部、从核心电路系统等)接收第一速度时钟信号150。
45.测试包装器100经配置以启用集成电路装置的核心电路系统的测试。通过非限制性实例，核心电路系统可包含用于高带宽存储器装置(hbm装置)的逻辑裸片的电路系统。还通过非限制性实例，bist电路102可包含p1500 bist电路。作为另一非限制性实例，bist电路102可包含p1500包装器控制块。作为另一非限制性实例，bist电路102可包含另一串行接口bist电路，例如联合测试行动小组(jtag)(ieee1194.1)bist。
46.图2是说明根据一些实施例的与bist电路(例如图1的bist电路102)介接的方法200的流程图。在操作202中，方法200将第一速度包装器时钟信号提供到bist电路，第一速度包装器时钟信号依第一速度操作。
47.在操作204中，方法200响应于依第二速度操作的第二速度测试接口信号将依第一速度操作的第一速度测试接口信号提供到bist电路的测试接口，第二速度不同于第一速度。在一些实施例中，提供第一速度测试接口信号包含响应于第二速度选择、捕获、移位及更新包装器信号提供第一速度选择、捕获、移位及更新包装器信号。
48.在操作206中，方法200响应于依第二速度操作的一或多个第二速度输入信号将依第一速度操作的一或多个第一速度输入信号提供到bist电路的一或多个输入。在一些实施例中，响应于一或多个第二速度输入信号提供一或多个第一速度输入信号包含响应于第二
速度串行输入信号提供第一速度并行输入信号。在一些实施例中，响应于一或多个第二速度输入信号提供一或多个第一速度输入信号包含响应于第二速度并行输入信号提供第一速度串行输入信号。
49.在操作208中，方法200响应于从bist电路的一或多个输出接收的依第一速度操作的一或多个第一速度输出信号提供依第二速度操作的一或多个第二速度输出信号。在一些实施例中，响应于一或多个第一速度输出信号提供一或多个第二速度输出信号包含响应于第一速度并行输出信号提供第二速度串行输出信号。在一些实施例中，响应于一或多个第一速度输出信号提供一或多个第二速度输出信号包含响应于第一速度串行输出信号提供第二速度并行输出信号。
50.图3是根据一些实施例的测试包装器300的框图，其是图1的测试包装器100的实例且介接于高速信号与低速p1500 bist电路302(例如p1500包装器控制块)之间。测试包装器300包含p1500 bist电路302、目标块304、胶连电路306及时钟产生器308，其类似于上文参考图1论述的bist电路102、目标块104、胶连电路106及时钟产生器108。然而，p1500 bist电路302经配置以低速操作。换句话说，p1500 bist电路302可用于低速p1500接口。
51.胶连电路306经配置以在高速p1500信号(其与低速p1500 bist电路302不兼容)与低速p1500信号(其与p1500 bist电路302兼容)之间转换。胶连电路306经配置以接收高速包装器时钟信号312且将低速包装器时钟信号314提供到p1500 bist电路302。胶连电路306还经配置以接收高速包装器选择信号316、将高速包装器选择信号316转换成低速包装器选择信号330及将低速包装器选择信号330提供到p1500 bist电路302。胶连电路306进一步经配置以接收高速测试接口信号328(例如高速包装器捕获信号318、高速包装器移位信号320及高速包装器更新信号322)、将高速测试接口信号328转换成低速测试接口信号338(例如低速包装器捕获信号332、低速包装器移位信号334及低速包装器更新信号336)及将低速测试接口信号338提供到p1500 bist电路302。p1500bist电路302经配置以将低速测试接口信号338提供到目标块304。
52.胶连电路306还经配置以接收高速串行包装器输入信号324、(使用解串器310)将高速串行包装器输入信号324转换成低速并行包装器输入信号348及将低速并行包装器输入信号348提供到p1500 bist电路302。通过非限制性实例，解串器310可包含经配置以存储从高速串行包装器输入信号324取得的个别数据位以在低速并行包装器输入信号348中单独提供数据位的寄存器342。胶连电路306进一步经配置以从p1500 bist电路302及目标块304接收低速并行包装器输出信号350、(使用串行器344)将低速并行包装器输出信号350转换成高速串行包装器输出信号326及提供高速串行包装器输出信号326。
53.时钟产生器308可为测试包装器300的任选元件，如先前参考图1的时钟产生器108论述。然而，在其中测试包装器300包含时钟产生器308的实施例中，时钟产生器308可经配置以接收高速包装器时钟信号312、内部参考时钟信号358、外部参考时钟信号360或其组合及作为响应，产生内部低速时钟信号356。通过非限制性实例，时钟产生器308可包含经配置以响应于高速包装器时钟信号312、内部参考时钟信号358或外部参考时钟信号360产生内部低速时钟信号356的时钟分频器。在一些实施例(例如其中测试包装器300不包含时钟产生器308的实施例)中，可提供外部低速时钟信号354。胶连电路306经配置以接收低速时钟信号340，其包含内部低速时钟信号356(例如，在其中测试包装器300包含时钟产生器308的
实施例中)或包含外部低速时钟信号354(例如，在其中测试包装器300不包含时钟产生器308的实施例中)。在一些实施例中，时钟产生器308包含经配置以在高速包装器时钟信号312、内部参考时钟信号358及外部参考时钟信号360之间作出选择的参考时钟选择器。
54.如先前论述，胶连电路306在高速信号与低速信号之间转换，低速信号(例如低速包装器时钟信号314、低速包装器选择信号330、低速包装器捕获信号332、低速包装器移位信号334、低速包装器更新信号336及低速并行包装器输入信号348)。这些低速信号可由低速时钟信号340门控。
55.在一些实施例中，胶连电路306可经配置以响应于模式选择信号346选择性操作于速度转换操作模式或旁通操作模式中。在速度转换操作模式中，胶连电路306可如上文论述那样操作以在高速信号与低速信号之间转换以实现高速信号与低速p1500 bist电路302介接。然而，在旁通操作模式中，高速信号可仅传递到p1500 bist电路302及从p1500 bist电路302传递，而无高速与低速信号之间的转换。
56.胶连电路306及p1500 bist电路302经配置以接收包装器复位信号352。响应于包装器复位信号352的断言，胶连电路306及p1500 bist电路302经配置以复位。
57.应注意，在一些实施例中，胶连电路306可经配置以除提供高速串行包装器输出信号326之外还提供从p1500 bist电路302接收的低速并行包装器输出信号350。
58.图4是图3的测试包装器300的信号400的实例的信号时序图。同时参考图3及图4，信号400包含高速包装器时钟信号312、模式选择信号346、高速测试接口信号328(高速包装器移位信号320、高速包装器更新信号322及高速包装器捕获信号318)、高速串行包装器输入信号324、高速串行包装器输出信号326、低速包装器时钟信号314、低速测试接口信号338(低速包装器移位信号334、低速包装器更新信号336及低速包装器捕获信号332)、低速并行包装器输入信号348及低速并行包装器输出信号350。
59.如图4中说明，高速包装器时钟信号312依比低速包装器时钟信号314更高的频率振荡。因此，低速测试接口信号338的命令脉冲具有比高速测试接口信号328的命令脉冲更长的时间宽度。通过非限制性实例，低速包装器移位信号334的低速移位命令脉冲416具有比高速包装器移位信号320的其对应高速移位命令脉冲402更长的时间宽度。作为另一非限制性实例，低速包装器更新信号336的低速更新命令脉冲418具有比高速包装器更新信号322的对应高速更新命令脉冲404更长的时间宽度。作为另一非限制性实例，低速包装器捕获信号332的低速捕获命令脉冲420具有比高速包装器捕获信号318的对应高速捕获命令脉冲406更长的时间宽度。
60.图4还说明对应于高速串行包装器输入信号324的高速串行输入数据414的低速并行包装器输入信号348的低速并行输入数据422。图4进一步说明低速并行包装器输出信号350的第一低速并行输出数据424、第二低速并行输出数据426及第三低速并行输出数据428，其分别对应于高速串行包装器输出信号326的第一高速串行输出数据408、第二高速串行输出数据410及第三高速串行输出数据412。
61.图5是根据一些实施例的测试包装器500的框图，其是图1的测试包装器100的实例且介接于低速信号与高速p1500 bist电路502(例如高速p1500包装器控制块)之间。测试包装器500包含类似于图1的bist电路102、目标块104、胶连电路106及时钟产生器108的p1500 bist电路502、目标块504、胶连电路506及任选地时钟产生器508。然而，p1500 bist电路502
经配置以高速操作。换句话说，p1500 bist电路502可用于高速p1500接口。
62.胶连电路506经配置以在低速p1500信号(其与高速p1500 bist电路502不兼容)与高速p1500信号(其与p1500 bist电路502兼容)之间转换。胶连电路506经配置以接收低速包装器时钟信号512且将高速包装器时钟信号514提供到p1500 bist电路502。胶连电路506还经配置以接收低速包装器选择信号516、将低速包装器选择信号516转换成高速包装器选择信号530及将高速包装器选择信号530提供到p1500 bist电路502。胶连电路506进一步经配置以接收低速测试接口信号528(例如低速包装器捕获信号518、低速包装器移位信号520及低速包装器更新信号522)、将低速测试接口信号528转换成高速测试接口信号538(例如高速包装器捕获信号532、高速包装器移位信号534及高速包装器更新信号536)及将高速测试接口信号538提供到p1500 bist电路502。p1500bist电路502经配置以将高速测试接口信号538(sft/capir(dr))提供到目标块504。
63.胶连电路506还经配置以接收低速并行包装器输入信号524、(使用串行器510)将低速并行包装器输入信号524转换成高速串行包装器输入信号560及将高速串行包装器输入信号560提供到p1500 bist电路502。胶连电路506进一步经配置以从p1500 bist电路502及目标块504接收高速串行包装器输出信号526、(使用解串器544)将高速串行包装器输出信号526转换成低速并行包装器输出信号546及提供低速并行包装器输出信号546。通过非限制性实例，解串器544可包含经配置以存储高速串行包装器输出信号526的个别数据位以将位分离到低速并行包装器输出信号546的并行通道中的寄存器542。包含低速并行包装器输入信号524及低速并行包装器输出信号546的双向低速并行输入/输出信号562因此可通过胶连电路506交换。
64.时钟产生器508可为测试包装器500的任选元件，如先前参考图1的时钟产生器108论述。然而，在其中测试包装器500包含时钟产生器508的实施例中，时钟产生器508可经配置以接收低速包装器时钟信号512、内部参考时钟信号556、外部参考时钟信号558或其组合且作为响应，产生内部高速时钟信号554。通过非限制性实例，时钟产生器508可包含经配置以响应于低速包装器时钟信号512、内部参考时钟信号556或外部参考时钟信号558产生内部高速时钟信号554的时钟计数器。在一些实施例(例如其中测试包装器500不包含时钟产生器508的实施例)中，可提供外部高速时钟信号552。胶连电路506经配置以接收高速时钟信号540，其包含内部高速时钟信号554(例如，在其中测试包装器500包含时钟产生器508的实施例中)或包含外部高速时钟信号552(例如，在其中测试包装器500不包含时钟产生器508的实施例中)。在一些实施例中，时钟产生器508包含经配置以在低速包装器时钟信号512、内部参考时钟信号556及外部参考时钟信号558之间作出选择的参考时钟选择器。
65.如先前论述，胶连电路506在低速信号与高速信号(例如高速包装器时钟信号514、高速包装器选择信号530、高速包装器捕获信号532、高速包装器移位信号534、高速包装器更新信号536及高速串行包装器输入信号560)之间转换。这些高速信号可由高速时钟信号540门控。
66.胶连电路506可经配置以将高速启用信号564及命令停用信号566提供到p1500bist电路502。p1500 bist电路502可经配置以响应于由胶连电路506提供的高速启用信号564选择性操作于低速操作模式及高速操作模式中的一者中。通过非限制性实例，p1500 bist电路502可经配置以在高速启用信号564经断言到逻辑电平高电压电势时操作
于高速操作模式中及在高速启用信号564经取消断言到逻辑电平低电压电势时操作于低速操作模式中。p1500 bist电路502可经配置以响应于命令停用信号566的断言切断信号用于更快操作。
67.类似于图3的胶连电路306及p1500 bist电路302，胶连电路506及p1500 bist电路502经配置以接收包装器复位信号550且响应于包装器复位信号550的断言而复位。
68.在一些实施例中，胶连电路506可经配置以响应于模式选择信号548选择性操作于速度转换操作模式或旁通操作模式中。在速度转换操作模式中，胶连电路506可如上文论述那样操作以在低速信号与高速信号之间转换以实现低速信号与高速p1500 bist电路502介接。然而，在旁通操作模式中，高速信号可仅传递到p1500 bist电路502及从p1500 bist电路302传递，而无低速与高速信号之间的转换。
69.图6是图5的测试包装器500的信号600的实例的信号时序图。同时参考图5及图6，信号600包含低速包装器时钟信号312、低速测试接口信号528(低速包装器移位信号520、低速包装器更新信号522及低速包装器捕获信号518)、高速启用信号564、低速并行输入/输出信号562、高速包装器时钟信号514、高速测试接口信号538(高速包装器移位信号534、高速包装器更新信号536及高速包装器捕获信号532)、高速串行包装器输入信号560、高速串行包装器输出信号526及低速并行包装器输出信号546。
70.如图6中说明，低速包装器时钟信号512依比高速包装器时钟信号514更低的频率振荡。因此，低速测试接口信号528的命令脉冲具有比高速测试接口信号538的命令脉冲更长的时间宽度。通过非限制性实例，低速包装器移位信号520的低速移位命令脉冲602具有比高速包装器移位信号534的其对应高速移位命令脉冲616更长的时间宽度。作为另一非限制性实例，低速包装器更新信号522的低速更新命令脉冲604具有比高速包装器更新信号536的对应高速更新命令脉冲618更长的时间宽度。作为另一非限制性实例，低速包装器捕获信号518的低速捕获命令脉冲606具有比高速包装器捕获信号532的对应高速捕获命令脉冲620更长的时间宽度。
71.图6还说明对应于低速并行输入/输出信号562的低速并行输入数据608的高速串行包装器输入信号560的高速串行输入数据622。图6进一步说明高速串行包装器输出信号526的第一高速串行输出数据624、第二高速串行输出数据626及第三高速串行输出数据628，其分别对应于低速并行输入/输出信号562及低速并行包装器输出信号546的第一低速并行输出数据610、第二低速并行输出数据612及第三低速并行输出数据614。
72.图7是图5的测试包装器500的信号700的其它实例的信号时序图。同时参考图5及图7，信号700包含低速包装器时钟信号512、低速测试接口信号528(低速包装器移位信号520、低速包装器更新信号522及低速包装器捕获信号518)、命令停用信号566、低速并行输入/输出信号562、高速包装器时钟信号514、高速测试接口信号538(高速包装器移位信号534、高速包装器更新信号536及高速包装器捕获信号532)、高速串行包装器输入信号560、高速串行包装器输出信号526及低速并行包装器输出信号546。
73.类似于图6中说明的低速包装器移位信号520的命令脉冲，图7中说明的低速包装器移位信号520具有比高速测试接口信号538的命令脉冲更长的时间宽度。通过非限制性实例，低速包装器移位信号520的低速移位命令脉冲702具有比高速包装器移位信号534的其对应高速移位命令脉冲716更长的时间宽度。作为另一非限制性实例，低速包装器更新信号
522的低速更新命令脉冲704具有比高速包装器更新信号536的对应高速更新命令脉冲718更长的时间宽度。作为另一非限制性实例，低速包装器捕获信号518的低速捕获命令脉冲706具有比高速包装器捕获信号532的对应高速捕获命令脉冲720更长的时间宽度。
74.图7还说明对应于低速并行输入/输出信号562的低速并行输入数据708的高速串行包装器输入信号560的高速串行输入数据722。图7进一步说明高速串行包装器输出信号526的第一高速串行输出数据724、第二高速串行输出数据726及第三高速串行输出数据728，其分别对应于低速并行输入/输出信号562及低速并行包装器输出信号546的第一低速并行输出数据710、第二低速并行输出数据712及第三低速并行输出数据714。
75.图8是根据一些实施例的hbm 系统800的框图。hbm 系统800包含hbm 804及可操作地耦合到hbm 804的处理单元806(例如中央处理单元(cpu)、图形处理单元(gpu)、加速处理单元(apu)等)。hbm 804包含动态随机存取存储器裸片、dram裸片808及逻辑裸片802。逻辑裸片802包含控制电路810及近存储器控制器nmc 812。处理单元806包含远存储器控制器fmc 814。
76.nmc 812及fmc 814经配置以用作存储器控制器主控。fmc 814包含hbm外存储器控制器，且nmc 812包含经定位于hbm 804的逻辑裸片802上的hbm上存储器控制器。通过非限制性实例，逻辑裸片802可对应于作为hbm 804的3d堆叠存储器的底层，而dram裸片808可对应于hbm 804的上层中的一者。逻辑裸片802可使用nmc 812控制dram裸片808，nmc 812可由控制电路810指示以控制dram裸片808。应注意，nmc 812及fmc 814中的任一者或两者可由通用存储器控制器表示。
77.逻辑裸片802包含p1500测试包装器820，其包含可操作地耦合到p1500控制电路818的p1500接口816。p1500测试包装器820经配置以测试逻辑裸片802。举例来说，p1500接口816可包含根据本文中公开的实施例的胶连电路(例如图1的胶连电路106、图3的胶连电路306、图5的胶连电路506)，且p1500控制电路818可包含根据本文中公开的实施例的p1500 bist电路(例如图1的bist电路102、图3的p1500 bist电路302、图5的p1500 bist电路502)。
78.图9是根据一些实施例的集成电路装置900的框图。集成电路装置900包含核心电路系统902(例如hbm的逻辑裸片)及经配置以测试核心电路系统902的测试包装器100。
79.图10是根据一些实施例的计算系统1000的框图。计算系统1000包含可操作地耦合到一或多个存储器装置1002、一或多个非易失性数据存储装置1010、一或多个输入装置1006及一或多个输出装置1008的一或多个处理器1004。在一些实施例中，计算系统1000包含个人计算机(pc)，例如桌上型计算机、膝上型计算机、平板计算机、移动计算机(例如智能电话、个人数字助理(pda)等)、网络服务器或其它计算机装置。
80.在一些实施例中，一或多个处理器1004可包含中央处理单元(cpu)或经配置以控制计算系统1000的其它处理器。在一些实施例中，一或多个存储器装置1002包含随机存取存储器(ram)，例如易失性数据存储装置(例如动态ram(dram)、静态ram(sram)等)。在一些实施例中，一或多个非易失性数据存储装置1010包含硬驱动、固态驱动、快闪存储器、可擦除可编程只读存储器(eprom)、其它非易失性数据存储装置或其任何组合。在一些实施例中，一或多个输入装置1006包含键盘1014、指向装置1018(例如鼠标、跟踪垫等)、麦克风1012、小键盘1016、扫描仪1020、相机1028、其它输入装置或其任何组合。在一些实施例中，输出装置1008包含电子显示器1022、扬声器1026、打印机1024、其它输出装置或其任何组
合。
81.在一些实施例中，一或多个存储器装置1002包含根据本文中公开的实施例的测试包装器(例如图1的测试包装器100、图3的测试包装器300、图5的测试包装器500)。通过非限制性实例，一或多个存储器装置1002可包含经配置以依第一速度操作的bist电路(例如图1的bist电路102、图3的p1500 bist电路302、图5的p1500 bist电路502)。一或多个存储器装置1002还可包含经配置以在依不同于第一速度的第二速度操作的第二速度信号与bist电路的操作兼容的第一速度信号之间转换的胶连电路(例如图1的胶连电路106、图3的胶连电路306、图5的胶连电路506)。
82.如本公开中使用，术语“模块”或“组件”可指代经配置以执行模块或组件的动作及/或可经存储于计算系统的通用硬件(例如计算机可读媒体、处理装置等)上及/或由所述通用硬件执行的软件对象或软件例程的特定硬件实施方案。在一些实施例中，本公开中描述的不同组件、模块、引擎及服务可经实施为在计算系统上执行的对象或过程(例如，作为单独线程)。虽然本公开中描述的一些系统及方法通常被描述为实施于软件(存储于通用硬件上及/或由通用硬件执行)中，但特定硬件实施方案或软件与特定软件实施方案的组合也是可能的且可被考虑。
83.如本公开中使用，关于多个元件的术语“组合”可包含所有元件的组合或一些元件的各种不同子组合中的任何者。举例来说，短语“a、b、c、d或其组合”可指代：a、b、c或d中的任一者；a、b、c及d中的每一者的组合；及a、b、c或d的任何子组合，例如a、b及c；a、b及d；a、c及d；b、c及d；a及b；a及c；a及d；b及c；b及d；或c及d。
84.本公开中且尤其所附权利要求书(例如所附权利要求书的主体)中使用的术语通常希望为“开放”术语(例如，术语“包含(including)”应被解译为“包含(但不限于)”，术语“具有”应被解译为“至少具有”，术语“包含(includes)”应被解译为“包含(但不限于)”，等等)。
85.另外，如果想要特定数目个所引入的权利要求叙述，那么此意图要明确叙述于权利要求中，且如果没有此叙述，那么不存在此意图。举例来说，为了辅助理解，所附权利要求书可含有使用引入性短语“至少一个”及“一或多个”来引入权利要求叙述。然而，此类短语的使用不应被解释为暗含由不定冠词“一(a/an)”引入权利要求叙述将含有此引入权利要求叙述的任何特定权利要求限制为仅含有一个此叙述的实施例，即使同一权利要求包含引入性短语“一或多个”或“至少一个”及例如“一”的不定冠词(例如，“一”应被解译为意味着“至少一个”或“一或多个”)；这同样适用于用于引入权利要求叙述的定冠词的使用。
86.另外，即使明确叙述了特定数目个引入权利要求叙述，但所属领域的技术人员应认识到，此叙述应被解译为意味着至少叙述数目(例如，没有其它修饰语的“两个叙述”的裸叙述意味着至少两个叙述或两个或多于两个叙述)。此外，在其中使用类似于“a、b及c中的至少一者等”或“a、b及c中的一或多者等”的惯例的那些例子中，此构造一般希望包含仅a、仅b、仅c、a及b同时、a及c同时、b及c同时或a、b及c同时等。
87.此外，无论在说明书、权利要求书或图式中，呈现两个或多于两个替代项的任何析取词或短语应被理解为考虑包含项中的一者、项中的任一者或两个项的可能性。举例来说，短语“a或b”应被理解为包含“a”或“b”或“a及b”的可能性。
88.虽然本文中已关于所说明的特定实施例描述本公开，但所属领域的一般技术人员
应认识到且了解，本发明不限于此。确切来说，可在不背离所附权利要求书及其合法等效物主张的本发明的范围的情况下对所说明及描述的实施例做出许多添加、删除及修改。另外，来自一个实施例的特征可与另一实施例的特征组合，同时仍涵盖于发明者考虑的本发明的范围内。