沉积和氧化硅内衬以用于形成隔离区域的制作方法

1.本公开总体涉及半导体器件，具体地，涉及沉积和氧化硅内衬以用于形成隔离区域。


背景技术：

2.晶体管是集成电路中的基本构成元件。在集成电路的发展道路上，形成了鳍式场效应晶体管(finfet)来代替平面晶体管。在形成finfet时，通过形成延伸到半导体衬底中的隔离区域，并且使隔离区域凹陷以形成半导体鳍，来形成半导体鳍。在半导体鳍上形成虚设栅极，然后形成源极/漏极区域。然后去除虚设栅极堆叠，以在栅极间隔件之间形成沟槽。然后在沟槽中形成替换栅极。


技术实现要素：

3.根据本公开的一个实施例，提供了一种方法，包括：蚀刻半导体衬底以形成沟槽和半导体条带，其中，半导体条带的侧壁暴露于所述沟槽；
4.沉积延伸到沟槽中的含硅层，其中，含硅层在半导体条带的侧壁上延伸；用电介质材料填充沟槽，其中，电介质材料位于含硅层的侧壁上；氧化含硅层以形成第一内衬，其中，第一内衬包括氧化的硅，并且其中，第一内衬和电介质材料形成隔离区域的一些部分；以及使隔离区域凹陷，其中，半导体条带中突出高于隔离区域的顶表面的部分形成半导体鳍。
5.根据本公开的另一实施例，提供了一种方法，包括：蚀刻半导体衬底以形成半导体条带和沟槽，其中，半导体条带位于沟槽的一侧并且具有平行于沟槽的第二纵向方向的第一纵向方向，其中，半导体条带包括硅和锗，并且半导体条带的侧壁被显露；沉积第一内衬，第一内衬延伸到沟槽中并与半导体条带的所述侧壁接触，其中，第一内衬包括氧化硅；在第一内衬上沉积第二内衬，其中，第二内衬包括硅，第二内衬从半导体衬底的顶表面延伸到沟槽的底部；沉积电介质材料以填充沟槽，其中，第二内衬的一部分位于电介质材料下面；使电介质材料固化以形成氧化物层；以及将第二内衬转换为第三内衬。
6.根据本公开的又一实施例，提供了一种方法，包括：将含硅内衬沉积到半导体衬底中的沟槽中；将含硅内衬氧化成第一氧化的硅内衬，使得第一氧化的硅内衬的体积与含硅内衬的体积之比大于0且不大于2.25；将电介质材料沉积到沟槽中，其中，第一氧化的硅内衬包括位于电介质材料下面的第一部分，并且电介质材料和第一氧化的硅内衬形成隔离区域；使隔离区域凹陷，其中，半导体衬底中位于经凹陷的绝缘区域之间部分形成突出的半导体鳍；形成在隔离区域之上延伸的栅极电介质；以及在栅极电介质之上形成栅极电极。
附图说明
7.当结合附图阅读时，根据以下详细描述可以最好地理解本公开的各方面。注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了讨论的清楚起见，各种特征的尺寸可以任意增大或减小。
8.图1-3a、图3b、图4、图5a、图5b、图5c、图6-15、图16a和图16b示出了根据一些实施例的形成隔离区域和finfet的中间级的截面图和透视图。
9.图17示出了根据一些实施例的用于形成finfet的工艺流程。
具体实施方式
10.下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征之上或上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
11.此外，本文中可能使用了空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
12.根据一些实施例，提供了隔离区域、基于隔离区域的鳍式场效应晶体管(finfet)及其形成方法。根据一些实施例，示出了形成隔离区域和finfet的中间阶段。讨论了一些实施例的一些变型。在各种视图和说明性实施例中，使用相似的参考标号来指定相似的元件。根据本公开的一些实施例，形成了硅内衬，然后在退火工艺中将其氧化成氧化硅内衬。当硅内衬被氧化成氧化硅内衬时，体积增大。由于氧化，在所得finfet的沟道中产生有益的应变。因此，通过引入浅沟槽隔离(sti)氧化物内衬可以实现sige沟道保护、额外的拉伸应变和电荷俘获减少。
13.图1-4、图5a、图5b、图6-15、图16a和图16b示出了根据本公开的一些实施例的形成隔离区域(替代地称为sti区域)和finfet的中间级的透视图和截面图。相应的工艺也示意性地反映在如图17所示的工艺流程200中。
14.图1示出了初始结构的透视图。初始结构包括晶片10，晶片10还包括衬底20。衬底20可以由硅、硅锗、碳掺杂的硅或其多层形成。根据本公开的一些实施例，所示区域是p型器件区域，其中将形成诸如p型finfet之类的p型晶体管。衬底20可以包括衬底(部分)20-1和位于衬底20-1之上的外延半导体层20-2。衬底20-1可以是体衬底或绝缘体上半导体衬底。根据一些实施例，硅衬底20-1可不含锗，或可以包括硅锗，该硅锗具有的锗百分比(例如，低于约10％)低于外延半导体层20-2中的锗百分比。外延半导体层20-2可以外延生长在衬底20-1(其可以是硅衬底)的顶部以形成衬底20。在如图17所示的工艺流程200中，相应的工艺被示出为工艺202。根据本公开的一些实施例，外延半导体层20-2由硅锗(sige)或锗(其中不含硅)形成，或包含硅锗或锗。外延半导体层20-2中的锗原子百分比高于衬底部分20-1中的锗原子百分比。根据本公开的一些实施例，外延半导体层20-2中的原子百分比在约30％到100％之间的范围内。外延半导体层20-2也可以由sip、sic、sipc、sigeb或iii-v化合物半导体(例如inp、gaas、alas、inas、inalas、ingaas等)形成。
15.根据本公开的替代实施例，在同一晶片上提供n型器件，在其中要形成n型晶体管，例如n型finfet。n型器件区域中的衬底可以包括硅衬底(例如，与20-1相同)，并且可以不存在形成在硅衬底上的外延层20-2。
16.硬掩模层22形成在半导体衬底20之上。在如图17所示的工艺流程200中，相应的工艺被示为工艺204。根据一些实施例，硬掩模层22包括硬掩模(子)层22a和位于硬掩模层22a之上的硬掩模(子)层22b。硬掩模层22a可以是由氧化硅形成的薄膜，并且有时被称为衬垫氧化物层。根据本公开的一些实施例，通过沉积工艺形成衬垫氧化物层22a，该沉积工艺可以包括化学气相沉积(cvd)、原子层沉积(ald)等。根据替代实施例，通过热氧化工艺形成衬垫氧化物层22a，其中半导体衬底20的顶表面层被氧化。衬垫氧化物层22a充当半导体衬底20和硬掩模层22b之间的粘合层。硬掩模层22a还可以充当用于蚀刻硬掩模层22b的蚀刻停止层。根据本公开的一些实施例，硬掩模层22b例如由氮化硅形成。形成方法可以包括低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)等。硬掩模层22b在随后的光刻工艺期间用作硬掩模。
17.根据替代实施例，硬掩模层22由与衬底20接触的同质材料形成。例如，同质材料可以包括氮化硅等材料，例如sicn、sioc等。根据又一替代实施例，硬掩模层22包括硅层22c、位于硅层22c之上的衬垫氧化物层22a、以及位于衬垫氧化物层22a之上的硬掩模层22b。可以通过沉积(例如，使用cvd、ald等)形成硅层22c。硅层22c可以是晶体硅层。
18.参考图2，硬掩模层22被图案化，例如，通过使用图案化的光致抗蚀剂(未示出)作为蚀刻掩模来蚀刻硬掩模层22，使得下层半导体衬底20被暴露。然后使用图案化的硬掩模层22作为蚀刻掩模来蚀刻暴露的半导体衬底20，从而形成沟槽26。在如图17所示的工艺流程200中，相应的工艺被示为工艺206。在下文中，相邻沟槽26之间的半导体衬底20的部分被称为半导体条带30。沟槽26的一些部分可以具有彼此平行的条带形状(当在晶片10的顶视图中观察时)，并且沟槽26彼此位置靠近。根据本公开的一些实施例，沟槽26的纵横比(深宽比)大于约7，并且可以大于约10。尽管示出了一个半导体条带30，但是多个半导体条带30可以被形成为彼此平行，其中沟槽26将多个半导体条带30彼此隔开。根据形成外延半导体层20-2的一些实施例，沟槽26的底部低于衬底部分20-1和外延半导体层20-2之间的界面23。
19.参考图3a，根据本公开的一些实施例形成氧化物层32。在如图17所示的工艺流程200中，相应的工艺被示出为工艺208。在整个说明书中，氧化物层32被替代地称为氧化硅内衬。根据一些实施例，通过共形沉积工艺(例如ald工艺、cvd工艺等)形成氧化物层32。因此，氧化物层32具有水平部分和竖直部分，其中水平部分的厚度t1和竖直部分的厚度t1’彼此相等或基本上彼此相等。例如，比率(t1
’‑
t1)/t1的绝对值可以小于约0.2或小于约0.1。当使用ald时，诸如二氯硅烷(dcs、sih2cl2)、硅烷(sih4)、二硅烷(si2h6)、六甲基二硅烷(hmds)等前驱物可被脉送(pulse)并随后被吹扫，接着脉送并吹扫诸如o2、o3之类的另一工艺气体，以便沉积氧化硅层的原子层。这两种类型的气体被交替地脉送并吹扫，以增加氧化物层的厚度到期望值。氧化物层32的厚度足够厚以允许氧化物层32成为用于保护半导体条带30不被氧化的有效阻挡部，使得随后沉积的硅层34的氧化更容易控制。另一方面，氧化物层32不能太厚。否则，由随后沉积的硅层34的氧化而产生的应变不能被有效施加在半导体条带30上。根据一些实施例，氧化物层32的厚度t1和t1’在约和约之间的范围内。ald工艺可以是例如在约250℃到450℃的范围内的温度下执行的热ald工艺。当使用cvd时，可以使
用诸如硅烷、二硅烷、hmds、dcs、o2、o3等前驱物。根据本公开的一些实施例，通过使用氧化硅层而非氮化硅层作为阻挡部，不使用具有高陷阱密度(density of traps；dit)且易于俘获电荷(这导致更高的泄漏电流)的氮化硅，而使用具有较低dit和较高带隙的氧化硅层。
20.进一步参考图3a，根据本公开的一些实施例，硅层34沉积在氧化物层32上。在整个说明书中，硅层34被替代地称为硅内衬。在如图17所示的工艺流程200中，相应的工艺被示为工艺210。可以通过共形沉积工艺(例如cvd工艺或ald工艺)来执行沉积。当使用ald时，诸如dcs、硅烷、二硅烷、hmds等前驱物可以被脉送并吹扫，接着脉送并吹扫另一工艺气体，例如h2。这两种类型的气体被交替地脉送并吹扫以增加硅层的厚度到期望值。ald工艺可以为热ald工艺，其例如在约350℃至约500℃的范围内的温度下执行。当使用cvd时，可以使用诸如硅烷、二硅烷、hmds、dcs、h2等前驱物。
21.硅层34可以不含或基本上不含其他元素，例如锗、碳等。例如，硅层34中硅的原子百分比可以高于约95％或高于约99％。硅层34可以被形成为非晶硅层或多晶硅层，这可以例如通过调整沉积工艺中的温度和生长速率来实现。
22.硅层34具有水平部分和竖直部分，其中水平部分的厚度t2和竖直部分的厚度t2’彼此相等或基本上彼此相等。例如，比率(t2
’‑
t2)/t2的绝对值可以小于约0.2或小于约0.1。硅层34的厚度t2和t2’可以大于约0.5nm，以便在硅层34的随后氧化中可产生足够的应变。另一方面，厚度t2和t2’不应太高，以避免引入太大的应变。根据一些实施例，硅层34的厚度可以在约0.5nm与约2nm之间的范围内。应认识到，最佳厚度t2和t2’与相邻半导体条带30的间距有关，如将在后面的段落中讨论的。在整个说明书中，氧化物层32和硅层34被统称为内衬33。
23.当采用图3a中的实施例时，其中氧化物层32是在硅层34的沉积之前被沉积的，则氧化硅硬掩模层22a可以被省略或与外延半导体材料20-2隔开。例如，硬掩模层22可以由诸如氮化硅之类的同质材料形成，或者可以具有以下结构，该结构包括接触外延半导体材料20-2的硅层22c(图1)、位于硅层22c之上的衬垫氧化物层22a和位于衬垫氧化物层22a之上的硬掩模层22b。如果衬垫氧化物层与外延半导体材料20-2的材料(例如sige)直接接触，则在衬垫氧化物层和外延半导体材料20-2之间的界面处，尤其是在界面连接氧化硅层32的位置处，可能存在严重的氧化。
24.图3b示出了根据一些替代实施例的内衬的沉积。在这些实施例中，代替在沉积硅层34之前沉积氧化物层32，硅层34直接沉积在硬掩模层22、半导体衬底20和半导体条带30上。因此，硅层34与半导体条带30的侧壁和半导体衬底20的暴露顶表面实体接触。
25.可以使用ald、cvd等沉积硅层34，因此形成为共形层。因此，水平部分的水平厚度t2(图3a)和竖直部分的厚度t2’彼此相等或基本相等，例如，比率(t2
’‑
t2)/t2的绝对值小于约0.2或小于约0.1。硅层34的厚度t2和t2’可以大于约0.5nm，并且可以在约0.5nm和约2nm之间的范围内，使得可以通过硅层34的后续氧化来施加期望的应变。
26.然后沉积电介质材料40以填充沟槽26的剩余部分，从而形成图4所示的结构。在如图17所示的工艺流程200中，相应的工艺被示出为工艺212。电介质材料40的形成方法可以选自于可流动化学气相沉积(fcvd)、旋涂、cvd、ald、高密度等离子体化学气相沉积(hdpcvd)、低压cvd(lpcvd)等。
27.根据使用fcvd的一些实施例，使用含硅和含氮的前驱物(例如，三硅胺(tsa)、二硅
胺(dsa)等)，因此所得电介质材料40被沉积为可流动的。根据本公开的替代实施例，使用烷基氨基硅烷(alkylamino silane)基前驱物形成可流动电介质材料40。在沉积期间，等离子体被导通以激活气体前驱物，以用于形成可流动氧化物。沉积电介质材料40直到其顶表面高于硬掩模层22的顶表面。
28.参考图5a，在沉积电介质材料40之后，执行退火(固化)工艺43，其将可流动电介质材料40转换为固体电介质材料，并且将硅层34氧化。在如图17所示的工艺流程200中，相应的工艺被示为工艺214。固体化的电介质材料也被称为电介质材料40。根据本公开的一些实施例，退火工艺在含氧环境中执行。退火温度可高于约200℃，例如在约550℃至约700℃之间的温度范围内。退火工艺的持续时间可在约1小时至约3小时之间的范围内。在退火工艺期间，将含氧工艺气体导入放置晶片10的工艺室内。含氧工艺气体可包括氧(o2)、臭氧(o3)或其组合。还可以使用水蒸汽(h2o)，它也提供氧。退火工艺可在烘箱(oven)中执行，其中压力为一个大气压。根据其他实施例，退火工艺在真空室中执行，其中含氧工艺气体被传导。例如，含氧工艺气体的流速可在约100sccm至约1000sccm之间的范围内。作为含氧工艺气体的结果，电介质材料40被固化和固体化。所得电介质材料40可以是诸如氧化硅之类的氧化物。
29.在选择温度和持续时间(例如，如上所述)的情况下执行退火工艺，使得硅层34被氧化并转化为氧化硅层(内衬)38，如图5a所示。作为结果，氧化硅层38包括在电介质材料40正下方并且与电介质材料40实体接触的水平部分，以及在电介质材料40的侧壁上的侧壁部分。根据形成氧化硅层32的一些实施例(如图5a所示)，氧化硅层38在氧化硅层32和电介质材料40之间并且与它们接触。氧化硅层32和38在下文中统称为氧化硅内衬(层)41。根据未形成氧化硅层32的替代实施例(如图5c所示)，氧化硅层38与半导体衬底20和半导体条带30接触。
30.应认识到，根据材料和组成(元素，以及元素的百分比)，氧化硅层38可能与氧化硅层32和电介质材料40可区分，也可能不可区分。例如，除了硅和氧之外，电介质材料40可以包括也可以不包括诸如碳、氢、氮等其他元素。此外，氧化硅层32和氧化硅层38的密度可以低于、等于或高于电介质材料40的密度。可以通过例如使用x射线光电子能谱(xps)确定这些层/材料中的元素和元素的相应原子百分比来实现氧化硅层32和38与电介质材料40之间的区分。
31.根据一些实施例，当硅层34厚，但退火温度不够高，和/或退火持续时间不足以氧化整个硅层34时，硅层34的底部部分可能保持未被氧化。剩余部分被称为部分34a，如图5b所示。根据如图5b所示的一些实施例，由于硅层34的顶部部分比下部部分更早接收到氧，因此靠近晶片10的顶部表面的顶部部分可能被氧化，而下部部分则不被氧化，使得未被氧化的部分34a具有如图5b所示的轮廓。未被氧化的硅部分34a可在形成相应半导体晶片时通过随后的热预算(thermal budget)被氧化(此后整个未被氧化的硅部分34a被氧化成氧化硅层38)，或可留在最终结构中，例如，在如图15、16a和16b所示的finfet 96中。
32.可以执行诸如化学机械抛光(cmp)工艺或机械研磨工艺之类的平坦化工艺以使电介质材料40的顶表面齐平。在平坦化工艺中，硬掩模22可用作停止层。平坦化工艺之后的剩余电介质材料40和电介质层32和38被统称为隔离区域42，其也被称为浅沟槽隔离(sti)区域42。线43示出了平坦化后隔离区域42的对应顶表面。
33.根据一些实施例，硅层34的氧化在平坦化工艺之前被实现，因此硅层34的氧化和电介质材料40的完全固体化是在同一退火工艺中执行的。根据替代的实施例，在平坦化工艺之前执行电介质材料40的固体化。在这种情况下，电介质材料40可以被部分固体化到可以执行cmp工艺的程度。cmp工艺可去除电介质材料40的顶部部分，使得例如更容易将剩余的电介质材料40完全转化为氧化硅，并且更容易以较少的热预算将硅层34氧化为氧化硅层38。根据这些实施例，在部分固体化中，硅层34可以保持不被氧化，或者可以在硅层34的一些部分(例如，如图5b所示的底部部分34a)保留的情况下被部分氧化。在cmp工艺之后执行的退火工艺可以完全固体化电介质材料40，并且将硅层34完全氧化成氧化硅层38。
34.根据使用例如cvd、pecvd等由非流动材料形成电介质材料40的一些实施例，退火工艺可以在平坦化工艺之前或之后执行。
35.根据一些实施例，通过硅层34的沉积和氧化，对相应finfet 96的沟道的应变被改进。当硅被氧化以形成氧化硅时，氧化硅的体积是硅体积的2.25倍。因此，膨胀的体积导致y方向上朝向半导体条带30的挤压(图5a)。由于半导体条带30的体积是固定的，所以当被挤压时，在半导体条带30中沿y方向产生拉伸应力。由此改进了所得finfet 96(图15)的性能。在硅晶圆上执行的实验结果表明，通过采用本公开的实施例，拉伸应力可以提高0.3％。应认识到，为了产生应变，需要在沉积电介质材料40之后执行氧化工艺。否则，膨胀朝向自由空间，并且不产生应变或产生非常小的应变。此外，所产生的应变与硅层34的厚度和相邻半导体条带30的间距p1(图16b)两者有关，并且硅层34越厚和/或间距p1越小，所产生的应变越大。例如，当硅层32的厚度在约0.5nm到约1.5nm之间时，间距p1小于约25nm或小于约20nm以能够导致显著的应变改进。
36.接下来，如图6所示，在蚀刻工艺中使隔离区域42凹陷。在如图17所示的工艺流程200中，相应的工艺被示为工艺216。半导体条带30中高于剩余隔离区域42的顶表面的部分被称为突出(半导体)鳍44。根据本公开的一些实施例，隔离区域42的顶表面比外延层20-2(如果形成的话)和下方的衬底部分20-1之间的界面23更高。电介质区域的凹陷可以使用干法蚀刻工艺来执行。例如，hf3和nh3可用作蚀刻气体。根据本公开的替代实施例，使用湿法蚀刻工艺来执行电介质区域的凹陷。例如，蚀刻化合物可以包括稀释的hf溶液。
37.在以上所示的实施例中，半导体鳍可以通过任何合适的方法形成。例如，可以使用一种或多种光刻工艺(包括双重图案化或多重图案化工艺)来图案化半导体鳍。通常，双图案化或多图案化工艺将光刻和自对准工艺结合起来，允许图案被创建为具有例如比以其他方式使用单个直接光刻工艺获得的间距更小的间距。例如，在一个实施例中，在衬底之上形成牺牲层并且使用光刻工艺对牺牲层进行图案化。使用自对准工艺沿着图案牺牲层形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或芯轴来形成对鳍进行图案化。
38.参考图7，虚设栅极堆叠46被形成为与突出鳍44交叉。在如图17所示的工艺流程200中，相应的工艺被示为工艺218。虚设栅极堆叠46可以包括虚设栅极电介质48和位于虚设栅极电介质48之上的虚设栅极电极50。虚设栅极电介质48可以由氧化硅或其他电介质材料形成。例如，可以使用多晶硅或非晶硅形成虚设栅极电极50，并且还可以使用其他材料。每个虚设栅极堆叠46还可以包括位于虚设栅极电极50之上的一个(或多个)硬掩模层52。硬掩模层52可以由氮化硅、氧化硅、碳氮化硅或其多层形成。虚设栅极堆栈46可以与单个或多个突出的鳍44和/或sti区域42交叉。虚设栅极堆叠46还具有垂直于突出的鳍44的纵向方向
的纵向方向。虚设栅极堆栈46的形成包括沉积虚设栅极电介质层、在虚设栅极电介质层之上沉积栅极电极层、沉积硬掩模层以及对堆叠层进行图案化以形成虚设栅极堆栈46。
39.接下来，参考图8，栅极间隔件54形成在虚设栅极堆叠46的侧壁上。在如图17所示的工艺流程200中，相应的工艺被示为工艺220。栅极间隔件54的形成可以包括沉积毯覆电介质层(blanket dielectric layer)，并且执行各向异性蚀刻工艺以去除电介质层的水平部分，从而使栅极间隔件54留在虚设栅极堆叠46的侧壁上。根据本公开的一些实施例，栅极间隔件54由诸如sio2、sioc、siocn等的含氧电介质材料(氧化物)形成。根据本公开的一些实施例，栅极间隔件54还可以包括非氧化物电介质材料，例如氮化硅。
40.随后，执行蚀刻工艺(下文中称为鳍凹陷)以蚀刻突出的鳍44中未被虚设栅极堆46和栅极间隔件54覆盖的部分，从而形成图9所示的结构。在如图17所示的工艺流程200中，相应的工艺被示为工艺222。突出的鳍44的凹陷可以通过各向异性蚀刻工艺来执行，因此突出的鳍44位于虚设栅极堆46和栅极间隔件54正下方的部分受到保护，并且不被蚀刻。根据一些实施例，凹陷的半导体条带30的顶表面可以低于sti区域42的顶表面42a。因此，在sti区域42之间形成凹槽60。凹槽60位于虚设栅极堆叠46的相对侧。
41.接下来，通过从凹槽60选择性地生长半导体材料来形成外延区域(源极/漏极区域)62，从而形成图10中的结构。在如图17所示的工艺流程200中，相应的工艺被示为工艺224。根据本公开的一些实施例，外延区域62包括硅锗、硅或硅碳。根据所得finfet是p型finfet还是n型finfet，p型或n型杂质可以随外延的进行而被原位掺杂。例如，当所得finfet是p型finfet时，可以生长硅锗硼(sigeb)、geb等。相反，当所得finfet是n型finfet时，可以生长硅磷(sip)、硅碳磷(sicp)等。根据本公开的替代实施例，外延区域62由iii-v化合物半导体形成，诸如gaas、inp、gan、ingaas、inalas、gasb、alsb、alas、alp、gap、其组合或其多层。在外延区域62完全填充凹槽60之后，外延区域62开始水平扩展，并且可以形成小平面。
42.在外延步骤之后，外延区域62可以被进一步注入p型或n型杂质以形成源极区域和漏极区域，源极区域和漏极区域也使用附图标记62表示。根据本公开的替代实施例，当外延区域62在外延期间原位掺杂p型或n型杂质时，跳过注入工艺。
43.根据本公开的一些替代实施例，不是使突出的鳍44凹陷并重新生长源极/漏极区域62，而是形成包覆源极/漏极区域。根据这些实施例，如图9所示的突出的鳍44不被凹陷，并且外延区域(未示出)生长在突出的鳍44上。所生长的外延区域的材料可以类似于如图11所示的外延半导体材料62的材料，这取决于所得finfet是p型还是n型finfet。因此，源极/漏极区域62包括突出的鳍44和外延区域。可以(也可以不)执行注入工艺以注入n型杂质或p型杂质。
44.图11示出了在形成接触蚀刻停止层(cesl)66和层间电介质(ild)68之后的结构的透视图。在如图17所示的工艺流程200中，相应的工艺被示为工艺226。cesl 66可以由氮化硅、碳氮化硅等形成。例如，可以通过共形沉积工艺(例如ald或cvd)形成cesl 66。ild 68可以包括使用例如fcvd、旋涂、cvd或其它沉积方法形成的电介质材料。ild 68还可以由含氧电介质材料形成，该电介质材料可以为基于氧化硅的材料，例如氧化硅、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)等。执行诸如cmp工艺或机械研磨工艺之类的平坦化工艺，以使ild 68、虚设栅极堆叠46和栅极间隔件54的顶表面彼此齐
平。在形成ild 68时，可以采用退火工艺。
45.接下来，在一个或多个蚀刻工艺中蚀刻虚设栅极堆叠46(其包括硬掩模层52、虚设栅极电极50和虚设栅极电介质48)，从而在栅极间隔件54的相对部分之间形成沟槽70，如图12所示。可以使用例如干法蚀刻工艺来执行蚀刻工艺。蚀刻气体是基于要蚀刻的材料来选择的。例如，当硬掩模36包括氮化硅时，蚀刻气体可以包括含氟工艺气体，例如cf4/o2/n2、nf3/o2、sf6或sf6/o2等。可以使用c2f6，cf4，so2，hbr、cl2和o2的混合物，或hbr、cl2、o2和cf2的混合物等来蚀刻虚设栅极电极50。可以使用nf3和nh3的混合物或hf和nh3的混合物蚀刻虚设栅极电介质48。如果在虚设栅极堆叠46的侧壁上形成硅层22c(图1)，则硅层也被去除。
46.接下来，参考图13，形成(替换)栅极堆叠72，其包括栅极电介质74和栅极电极76。在如图17所示的工艺流程200中，相应的工艺被示为工艺228。栅极堆叠72的形成包括形成/沉积多个层，然后执行诸如cmp工艺或机械研磨工艺之类的平坦化工艺。栅极电介质74延伸到沟槽70(图13)中。根据本公开的一些实施例，栅极电介质74包括界面层(il)78(图16a和16b)作为其下部。il 78形成在突出的鳍44的暴露表面上。il 78可以包括诸如氧化硅层之类的氧化物层，其通过突出鳍44的热氧化、化学氧化工艺或沉积工艺形成。栅极电介质74还可以包括位于il 78之上的高k电介质层80(图16a和16b)。高k电介质层80可以包括高k电介质材料，例如hfo2、zro2、hfzro
x
、hfsio
x
、hfsion、zrsio
x
、hfzrsio
x
、al2o3、hfalo
x
、hfaln、zralo
x
、la2o3、tio2、yb2o3、氮化硅等。高k电介质材料的介电常数(k值)高于3.9，并且可以高于约7.0。高k电介质层80被形成为共形层，并且在突出的鳍44的侧壁和栅极间隔件54的侧壁上延伸。根据本公开的一些实施例，使用ald或cvd形成高k电介质层80。
47.如图13所示，栅极电极76形成在栅极电介质74的顶部上，并且填充由去除的虚设栅极堆叠留下的沟槽的剩余部分。栅极电极76中的子层未单独地示出，而实际上，这些子层由于它们组成的不同而彼此可区分。可以使用诸如ald或cvd之类的共形沉积方法来执行至少下部子层的沉积，使得栅极电极76中子层的竖直部分的厚度和水平部分的厚度基本上彼此相等。
48.栅极电极76中的子层可以包括但不限于氮化钛硅(tsn)层、氮化钽(tan)层、氮化钛(tin)层、含钛和含铝的层(例如tial或tialc)、附加tin和/或tan层以及填充金属。这些层中的一些限定了相应finfet的功函数。此外，p型finfet的金属层和n型finfet的金属层可以彼此不同，使得金属层的功函数适合于相应的p型或n型finfet。填充金属可以包括铝、铜、钴等。
49.接下来，如图14所示，形成硬掩模82。在如图17所示的工艺流程200中，相应的工艺被示为工艺230。根据本公开的一些实施例，硬掩模82的形成包括：通过蚀刻使替换栅极堆叠72凹陷以形成凹槽，将电介质材料填充到凹槽中，以及执行平坦化工艺以去除电介质材料的多余部分。电介质材料的剩余部分是硬掩模82。根据本公开的一些实施例，硬掩模82由氮化硅、氮氧化硅、碳氧化硅、碳氮氧化硅等形成。
50.图15示出了用于形成接触插塞86的后续步骤，其包括通过蚀刻到ild68和cesl 66中来形成接触开口以显露源极/漏极区域62。硅化物区域84和源极/漏极接触插塞86随后形成在接触开口中。在如图17所示的工艺流程200中，相应的工艺被示为工艺232。氧化硅层32和38的顶部边缘可以与硅化物区域84接触或与源极/漏极接触插塞86接触，这取决于硅化物区域84延伸的位置。替代地，氧化硅层32和38的顶部边缘可以与源极/漏极区域62接触。
51.在随后的工艺中，如图16a和16b所示，形成蚀刻停止层88，随后形成ild 90。图16a显示了从图15中包含线a-a的同一平面获得的截面图。根据本公开的一些实施例，蚀刻停止层88由sin、sicn、sic、siocn或另一电介质材料形成。形成方法可以包括pecvd、ald、cvd等。ild90的材料可以从用于形成ild 68的相同候选材料(和方法)中选择，并且ild 68和90可以由相同或不同的电介质材料形成。根据本公开的一些实施例，ild 90使用pecvd、fcvd、ald、旋涂涂层等形成，并且可以包括氧化硅(sio2)。
52.蚀刻ild 90和蚀刻停止层88以形成开口。可以使用例如反应离子蚀刻(rie)来执行蚀刻。栅极接触插塞92和源极/漏极接触插塞94形成在开口中，以分别电连接到栅极电极76和源极/漏极接触插塞86。由此形成finfet 96。
53.图16b示出了从另一平面获得的finfet 96的截面图，该平面与图16a中包含线b-b的平面相同。图16b示出了相对于其他特征的氧化硅层32和38。根据替代实施例，硅层34的底部部分可存在于氧化硅层32和38之间，如图5b所示。
54.本公开的实施例具有一些有利的特征。在隔离区域的形成中，通过沉积硅内衬，然后将硅内衬氧化成氧化硅内衬，可以改进有益的应变，并且所得晶体管的性能被改进。
55.根据本公开的一些实施例，一种方法包括：蚀刻半导体衬底以形成沟槽和半导体条带。所述半导体条带的侧壁暴露于所述沟槽。所述方法还包括：沉积延伸到所述沟槽中的含硅层，其中，所述含硅层在所述半导体条带的侧壁上延伸；用电介质材料填充所述沟槽，其中，所述电介质材料位于所述含硅层的侧壁上；以及氧化所述含硅层以形成第一内衬。所述第一内衬包括氧化的硅。所述第一内衬和所述电介质材料形成隔离区域的部分。所述隔离区域凹陷，使得所述半导体条带中突出高于所述隔离区域的顶表面的一部分形成半导体鳍。在实施例中，所述方法还包括：在所述含硅层被沉积之前，沉积与所述半导体条带的所述侧壁接触的氧化硅层。在实施例中，所述氧化硅层与所述含硅层接触。在实施例中，所述电介质材料作为可流动材料被沉积，并且所述方法还包括固体化所述可流动材料，并且其中，可流动材料通过氧化含硅层的步骤被固体化。在实施例中，所述含硅层被完全氧化成氧化硅。在实施例中，所述含硅层具有大于约0.5nm的厚度。在实施例中，所述含硅层是使用原子层沉积来沉积的。
56.根据本公开的一些实施例，一种方法包括：蚀刻半导体衬底以形成半导体条带和沟槽，其中，所述半导体条位于所述沟槽的一侧并且具有平行于所述沟槽的第二纵向方向的第一纵向方向，其中，所述半导体条带包括硅和锗，并且所述半导体条带的侧壁被显露；沉积延伸到所述沟槽中并与所述半导体条带的所述侧壁接触的第一内衬，其中，所述第一内衬包括氧化硅；在所述第一内衬上沉积第二内衬，其中，所述第二内衬包括硅，所述第二内衬从所述半导体衬底的顶表面延伸到所述沟槽的底部；沉积电介质材料以填充所述沟槽，其中，所述第二内衬的一部分位于所述电介质材料下方；使所述电介质材料固化以形成氧化物层；以及将所述第二内衬转换为第三内衬。在实施例中，第一内衬具有在约和约之间的范围内的厚度。在实施例中，所述第二内衬具有大于约0.5nm的厚度。在实施例中，所述第二内衬包括非晶硅。在实施例中，使所述电介质材料固化以及转换所述第二内衬是通过相同的退火工艺来执行的。在实施例中，所述方法还包括：使所述第一内衬、所述第二内衬和所述氧化物层凹陷；以及形成在经凹陷的第一内衬、第二内衬和氧化物层之上延伸的栅极堆叠。在实施例中，所述第二内衬完全转化为氧化硅。
57.根据本公开的一些实施例，一种方法包括：将含硅内衬沉积到半导体衬底中的沟槽中；将所述含硅内衬氧化成第一氧化的硅内衬，使得所述第一氧化的硅内衬的体积与所述含硅内衬的体积之比大于0且不大于2.25；将电介质材料沉积到所述沟槽中，其中，所述第一氧化硅内衬包括位于所述电介质材料下面的第一部分，并且所述电介质材料和所述第一氧化硅内衬形成隔离区域；使所述隔离区域凹陷，其中，所述半导体衬底中位于经凹陷的绝缘区域之间部分形成突出的半导体鳍；形成在所述隔离区域之上延伸的栅极电介质；以及在栅极电介质之上形成栅极电极。在实施例中，所述含硅内衬包括晶体硅。在实施例中，所述方法还包括：在所述含硅内衬被沉积之前，沉积延伸到所述沟槽中的氧化硅层，其中，所述含硅内衬包括非晶硅。在实施例中，氧化所述含硅内衬是使用从包括氧气(o2)、水蒸汽及其组合的组中选择的工艺气体来执行的。在实施例中，所述含硅内衬在所述电介质材料被沉积之后被氧化。
58.以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
59.示例1.一种方法，包括：
60.蚀刻半导体衬底以形成沟槽和半导体条带，其中，所述半导体条带的侧壁暴露于所述沟槽；
61.沉积延伸到所述沟槽中的含硅层，其中，所述含硅层在所述半导体条带的侧壁上延伸；
62.用电介质材料填充所述沟槽，其中，所述电介质材料位于所述含硅层的侧壁上；
63.氧化所述含硅层以形成第一内衬，其中，所述第一内衬包括氧化的硅，并且其中，所述第一内衬和所述电介质材料形成隔离区域的一些部分；以及
64.使所述隔离区域凹陷，其中，所述半导体条带中突出高于所述隔离区域的顶表面的部分形成半导体鳍。
65.示例2.根据示例1所述的方法，还包括：在所述含硅层被沉积之前，沉积与所述半导体条带的所述侧壁接触的氧化硅层。
66.示例3.根据示例2所述的方法，其中，所述氧化硅层与所述含硅层接触。
67.示例4.根据示例1所述的方法，其中，所述含硅层在所述电介质材料被沉积之后被氧化。
68.示例5.根据示例1所述的方法，其中，所述电介质材料作为可流动材料被沉积，并且所述可流动材料通过氧化所述含硅层的步骤被固体化。
69.示例6.根据示例1所述的方法，其中，所述含硅层被完全氧化成氧化硅。
70.示例7.根据示例1所述的方法，其中，所述含硅层具有大于约0.5nm的厚度。
71.示例8.根据示例1所述的方法，其中，所述含硅层是使用原子层沉积来沉积的。
72.示例9.一种方法，包括：
73.蚀刻半导体衬底以形成半导体条带和沟槽，其中，所述半导体条带位于所述沟槽的一侧并且具有平行于所述沟槽的第二纵向方向的第一纵向方向，其中，所述半导体条带
包括硅和锗，并且所述半导体条带的侧壁被显露；
74.沉积第一内衬，所述第一内衬延伸到所述沟槽中并与所述半导体条带的所述侧壁接触，其中，所述第一内衬包括氧化硅；
75.在所述第一内衬上沉积第二内衬，其中，所述第二内衬包括硅，所述第二内衬从所述半导体衬底的顶表面延伸到所述沟槽的底部；
76.沉积电介质材料以填充所述沟槽，其中，所述第二内衬的一部分位于所述电介质材料下面；
77.使所述电介质材料固化以形成氧化物层；以及
78.将所述第二内衬转换为第三内衬。
79.示例10.根据示例9所述的方法，其中，所述第一内衬具有在约至约之间的范围内的厚度。
80.示例11.根据示例9所述的方法，其中，所述第二内衬具有大于约0.5nm的厚度。
81.示例12.根据示例9所述的方法，其中，所述第二内衬包括非晶硅或多晶硅。
82.示例13.根据示例9所述的方法，其中，使所述电介质材料固化以及转换所述第二内衬是通过同一退火工艺来执行的。
83.示例14.根据示例9所述的方法，还包括：
84.使所述第一内衬、所述第二内衬和所述氧化物层凹陷；以及
85.形成在经凹陷的第一内衬、第二内衬和氧化物层之上延伸的栅极堆叠。
86.示例15.根据示例9所述的方法，其中，所述第二内衬完全转化为氧化硅。
87.示例16.一种方法，包括：
88.将含硅内衬沉积到半导体衬底中的沟槽中；
89.将所述含硅内衬氧化成第一氧化的硅内衬，使得所述第一氧化的硅内衬的体积与所述含硅内衬的体积之比大于0且不大于2.25；
90.将电介质材料沉积到所述沟槽中，其中，所述第一氧化的硅内衬包括位于所述电介质材料下面的第一部分，并且所述电介质材料和所述第一氧化的硅内衬形成隔离区域；
91.使所述隔离区域凹陷，其中，所述半导体衬底中位于经凹陷的绝缘区域之间部分形成突出的半导体鳍；
92.形成在所述隔离区域之上延伸的栅极电介质；以及
93.在所述栅极电介质之上形成栅极电极。
94.示例17.根据示例16所述的方法，其中，所述含硅内衬包括晶体硅。
95.示例18.根据示例16所述的方法，还包括：在所述含硅内衬被沉积之前，沉积延伸到所述沟槽中的氧化硅层，其中，所述含硅内衬包括非晶硅。
96.示例19.根据示例16所述的方法，其中，氧化所述含硅内衬是使用从由氧气(o2)、水蒸汽及其组合构成的组中选择的工艺气体来执行的。
97.示例20.根据示例16所述的方法，其中，所述含硅内衬在所述电介质材料被沉积之后被氧化。