一种改进结构抗单粒子翻转触发器电路及触发器

1.本发明涉及电路技术领域，尤其涉及一种改进结构抗单粒子翻转触发器电路及触发器。


背景技术：

2.数字电路芯片在辐射环境中，外部入射的带电粒子会引起电离辐射。在粒子的运动轨迹周围产生一定数目的电子-空穴对。当沿粒子入射方向所沉淀的电子空穴对足够多时，由耗尽层收集到的电子空穴对所引起的电流会导致漏极电平的翻转，形成单粒子翻转。
3.发生在组合逻辑单元的电平，随单粒子翻转结束而恢复。当粒子翻转发生在时序逻辑单元(例如触发器等)或存储阵列中时，由于其内部中反馈结构的存在，翻转被锁定，电平无法恢复，导致电路电平发生改变。


技术实现要素：

4.本技术实施例通过提供一种改进结构抗单粒子翻转触发器电路及触发器，解决了现有技术在辐射环境当粒子入射电路时电平发生翻转且无法恢复的技术问题。
5.一方面，本技术通过本技术的一实施例提供一种触发器电路，所述触发器电路包括：逻辑输入电路、第一主级门控电路、第二主级门控电路、第三主级门控电路、第四主级门控电路、第一从级门控电路、第二从级门控电路、第三从级门控电路、第四从级门控电路、主级锁存器、从级锁存器及至少一个反相器，其中：
6.所述逻辑输入电路、所述第一主级门控电路及所述第一从级门控电路依次连接，所述逻辑输入电路、所述第三主级门控电路及所述第三从级门控电路依次连接，所述逻辑输入电路、所述至少一个反相器中的第一反相器、所述第二主级门控电路及所述第二从级门控电路依次连接，所述逻辑输入电路、所述至少一个反相器中的第一反相器、所述第四主级门控电路及所述第四从级门控电路依次连接，所述第一主级门控电路、所述第二主级门控电路、所述第三主级门控电路及所述第四主级门控电路各自的输出端与所述主级锁存器连接，所述第一从级门控电路、所述第二从级门控电路、所述第三从级门控电路及所述第四从级门控电路各自的输出端与所述从级锁存器连接；
7.所述主级锁存器和所述从级锁存器中均包括相互呈互锁状态的多个互锁通路，所述互锁通路用于防止所述触发器电路在辐射环境当粒子入射时反馈结构的电平翻转且被锁定(无法恢复)，导致所述触发器电路的输出电平发生改变。
8.可选地，所述逻辑输入电路、所述第一主级门控电路、所述主级锁存器、所述第一从级门控电路及所述从级锁存器形成第一传输通道，所述逻辑输入电路、所述第三主级门控电路、所述主级锁存器、所述第三从级门控电路及所述从级锁存器形成第三传输通道，所述第一传输通道与所述第三传输通道各自对应的信号传输相同；
9.所述逻辑输入电路、所述第一反相器、所述第二主级门控电路、所述主级锁存器、所述第二从级门控电路及所述从级锁存器形成第二传输通道，所述逻辑输入电路、所述第
一反相器、所述第四主级门控电路、所述主级锁存器、所述第四从级门控电路及所述从级锁存器形成第四传输通道，所述第二传输通道与所述第四传输通道各自对应的信号传输相同；其中：
10.所述逻辑输入电路，用于提供输入信号；
11.所述第一传输通道、所述第二传输通道、所述第三传输通道及所述第四传输通道，均用于根据输入的时钟信号对所述输入信号进行信号传输。
12.可选地，
13.当所述时钟信号为低电平信号时，分别打开所述第一主级门控电路、所述第二主级门控电路、所述第三主级门控电路及所述第四主级门控电路，并分别关闭所述第一从级门控电路、所述第二从级门控电路、所述第三从级门控电路及所述第四从级门控电路，所述第一传输通道、所述第二传输通道、所述第三传输通道及所述第四传输通道分别用于对所述输入信号进行信号传输，并输出前一传输时间所传输的结果信号。
14.可选地，
15.当所述时钟信号为由低电平转换为高电平信号——即时钟上升沿时，分别打开所述第一从级门控电路、所述第二从级门控电路、所述第三从级门控电路及所述第四从级门控电路，并分别关闭所述第一主级门控电路、所述第二主级门控电路、所述第三主级门控电路及所述第四主级门控电路，所述第一传输通道、所述第二传输通道、所述第三传输通道及所述第四传输通道分别用于对所述输入信号进行信号传输，并输出所述信号传输后的结果信号。
16.可选地，所述第一传输通道和所述第三传输通道各自对应的结果信号相同，所述第二传输通道和所述第四传输通道各自对应的结果信号相同，所述第一传输通道和所述第二传输通道各自对应的结果信号相反。
17.可选地，所述至少一个反相器还包括第二反相器和第三反相器，所述第二反相器与所述第一从级门控电路的输出端连接，所述第三反相器与所述第二从级门控电路的输出端连接。
18.可选地，所述主级锁存器和所述从级锁存器中包括相互呈互锁状态的四个互锁通路，每个所述互锁通路中包括四个串联的晶体管。
19.可选地，所述门控电路包括四个串联的晶体管。
20.可选地，所述门控电路包括第一晶体管、第二晶体管、第三晶体管及第四晶体管，所述第一晶体管与所述第二晶体管串联，所述第三晶体管与所述第四晶体管并联，所述串联后的一互连端再与所述并联后的一连接端连接。
21.另一方面，本技术通过本技术的一实施例提供一种触发器，所述触发器包括如上所述的触发器电路。
22.本技术实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：本技术提供一种触发器电路，包括存在电路连接关系的逻辑输入电路、第一主级门控电路、第二主级门控电路、第三主级门控电路、第四主级门控电路、第一从级门控电路、第二从级门控电路、第三从级门控电路、第四从级门控电路、主级锁存器、从级锁存器及至少一个反相器。其中所述主级锁存器和所述从级锁存器用于对电路进行单粒子翻转加固，防止单粒子效应导致电路输出电平发生改变，即抗单粒子翻转。从而有效解决了现有技术在辐射环境
当粒子入射电路时电平发生翻转且无法恢复的技术问题。
附图说明
23.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
24.图1是现有技术提供的一种gdice加固触发器电路的结构示意图。
25.图2是现有技术提供的一种gdice加固触发器电路中锁存器的结构示意图。
26.图3是本技术实施例提供的一种触发器电路的结构示意图。
27.图4是本技术实施例提供的一种触发器电路的工作原理图。
28.图5(a)-图5(c)是本技术实施例提供的几种门控电路的结构示意图。
29.图6是本技术实施例提供的一种锁存器加固结构的结构示意图。
30.图7(a)-图7(d)是本技术实施例提供的几种触发器的逻辑输入结构示意图。
31.附图标记：
32.11-逻辑输入电路；131-第一主级门控电路；132-第二主级门控电路；133-第三主级门控电路；134-第四主级门控电路；141-第一从级门控电路；142-第二从级门控电路；143-第三从级门控电路；144-第四从级门控电路；151-主级锁存器；152-从级锁存器；12-反相器；15-锁存结构；13-门控电路；1-第一晶体管；2-第二晶体管；3-第三晶体管；4-第四晶体管。
具体实施方式
33.申请人在提出本技术的过程中还发现：由于触发器是数字电路中使用最多的时序器件。本技术主要针对触发器进行单粒子翻转效应的加固设计。
34.目前，传统的触发器加固方案有保护门双重互锁结构(guard-gates dice，gdice)，通过在电路中增加传输通道和存储节点，并采用互锁结构实现。dice相当于一个四节点存储单元，输入信号(也可称为数据)由其中两点写入，另外两点电平由反馈形成，最终形成四点互锁结构。gdice结构在dice结构互锁的基础上，对每个存储节点增加一对保护门结构。当两输入不同时，输出高阻，因此当某一节点的相邻两点中若有一点发生翻转，其输出保持不变。
35.请参见图1是现有技术提供的一种gdice加固触发器电路的结构示意图。如图1所示的触发器电路100中包括：主、从两级锁存结构15。两级锁存结构均相同，均为图2所示gdice锁存器，通过对门控电路的分时控制来实现时钟信号分别在高/低电平阶段的锁存。图示中，c和cn分别连接时钟信号ck电路的同相(c)和反向(cn)端。锁存器作为触发器电路中具备存储记忆功能的结构，为触发器单粒子翻转加固设计的核心。
36.请一并参见图2是现有技术提供的一种gdice加固触发器电路中锁存器的结构示意图。如图2所示的锁存器中包括互锁的16个晶体管及两路时钟开关，分别如图所述的cn和c标志对应的电路开关。
37.传统gdice加固触发器电路的工作原理为：首先将数据复制为两路，分别由时钟信
号控制传递到锁存器的两个输入节点，经由主级加固锁存器反馈环传递到两个主级输出节点，再分别由时钟信号控制传递到从级锁存器，经由从级加固锁存器反馈环传递到输出。
38.由此可见，传统加固方式由于增加了互锁结构造成数据传输速度变慢。
39.为解决上述问题，本技术实施例通过提供一种触发器电路，总体思路如下：所述触发器电路包括逻辑输入电路、第一主级门控电路、第二主级门控电路、第三主级门控电路、第四主级门控电路、第一从级门控电路、第二从级门控电路、第三从级门控电路、第四从级门控电路、主级锁存器、从级锁存器及至少一个反相器，其中：
40.所述逻辑输入电路、所述第一主级门控电路及所述第一从级门控电路依次连接，所述逻辑输入电路、所述第三主级门控电路及所述第三从级门控电路依次连接，所述逻辑输入电路、所述至少一个反相器中的第一反相器、所述第二主级门控电路及所述第二从级门控电路依次连接，所述逻辑输入电路、所述至少一个反相器中的第一反相器、所述第四主级门控电路及所述第四从级门控电路依次连接，所述第一主级门控电路、所述第二主级门控电路、所述第三主级门控电路及所述第四主级门控电路各自的输出端与所述主级锁存器连接，所述第一从级门控电路、所述第二从级门控电路、所述第三从级门控电路及所述第四从级门控电路各自的输出端与所述从级锁存器连接；
41.所述主级锁存器和所述从级锁存器中均包括相互呈互锁状态的多个互锁通路，所述互锁通路用于防止所述触发器电路中粒子翻转时，导致所述触发器电路的输出电平发生改变。
42.为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。
43.首先说明，本文中出现的术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
44.请参见图3，是本技术实施例提供的一种触发器电路的结构示意图。如图3所示的触发器电路300中包括：逻辑输入电路11、第一主级门控电路131、第二主级门控电路132、第三主级门控电路133、第四主级门控电路134、第一从级门控电路141、第二从级门控电路142、第三从级门控电路143、第四从级门控电路144、主级锁存器151、从级锁存器152及至少一个反相器12，其中：
45.所述逻辑输入电路11、所述第一主级门控电路131及所述第一从级门控电路141依次连接，所述逻辑输入电路11、所述第三主级门控电路133及所述第三从级门控电路143依次连接，所述逻辑输入电路11、所述至少一个反相器中的第一反相器121、所述第二主级门控电路132及所述第二从级门控电路142依次连接，所述逻辑输入电路11、所述至少一个反相器中的第一反相器121、所述第四主级门控电路134及所述第四从级门控电路144依次连接，所述第一主级门控电路131、所述第二主级门控电路132、所述第三主级门控电路134及所述第四主级门控电路134各自的输出端与所述主级锁存器151连接，所述第一从级门控电路141、所述第二从级门控电路142、所述第三从级门控电路143及所述第四从级门控电路144各自的输出端与所述从级锁存器152连接。
46.如图所示，所述逻辑输入电路11、所述第一主级门控电路131、所述主级锁存器151、所述第一从级门控电路141及所述从级锁存器152形成第一传输通道，也称为第一传输
通路，图示为传输通道a1。所述逻辑输入电路11、所述第三主级门控电路133、所述主级锁存器151、所述第三从级门控电路143及所述从级锁存器152形成第三传输通道，也称为第三传输通路，图示为传输通道a2。其中，所述第一传输通道与所述第三传输通道各自对应的信号传输相同，换言之这两个传输通道各自传输的信号完全相同。
47.所述逻辑输入电路11、所述第一反相器121、所述第二主级门控电路132、所述主级锁存器151、所述第二从级门控电路142及所述从级锁存器152形成第二传输通道，也称为第二传输通路，图示为传输通道b1。所述逻辑输入电路11、所述第一反相器121、所述第四主级门控电路134、所述主级锁存器151、所述第四从级门控电路144及所述从级锁存器152形成第四传输通道，也称为第四传输通路，图示为传输通道b2。其中，所述第二传输通道与所述第四传输通道各自对应的信号传输相同，即这两个传输通道各自传输的信号完全相同。
48.其中，图示中的c和cn端分别连接时钟信号，cn表示输入的时钟信号对应的反向信号，具体可参考图1所示的时钟信号电路ck，这里不再赘述。所述逻辑输入电路，用于提供输入信号；所述第一传输通道、所述第二传输通道、所述第三传输通道及所述第四传输通道，均用于根据输入的时钟信号对所述输入信号进行信号传输。
49.本发明图3所示的加固触发器电路为传统gdice加固触发器电路的改进电路，其仍由主、从两级锁存器组成。以主级锁存器为例，首先将输入信号(也称为数据)处理为两路反相数据“1”和“0”，再通过复制得到四路数据“1010”，四路数据分别由时钟信号控制传递到锁存器的四个节点inout1、inout2、inout3和inout4(即图示中151的各输入/输出端)，并分时控制传递到从级锁存器。从级锁存器的传递方式与主级相同，这里不再赘述。
50.在实际应用中，以gdice加固的边沿型(上升沿)d触发器为例，请参见图4示出一种改进结构gdice触发器电路的工作原理图。图示分为如下两个工作阶段：
51.阶段一：当输入的时钟信号为低电平信号(图示中虚线为起点、实线为终点)时，打开所述第一主级门控电路131、所述第二主级门控电路132、第三主级门控电路133和所述第四主级门控电路134，此时所述主级锁存器151处于数据信号传输状态，输入信号(也可称为数据)分别通过第一传输通道和第三传输通道(图示为传输通道a1和a2)传入主级输出端inout31和inout33，输入信号(也可称为数据)分别通过第二传输通道和第四传输通道(图示为传输通道b1和b2)传入主级输出端inout32和inout34。同时，输入信号传入主级锁存器151(即主级gdice)中。与此同时，所述第一从级门控电路141、所述第二从级门控电路142、所述第三从级门控电路143和所述第四从级门控电路144关闭，从级锁存器152(即从级gdice)为数据信号锁存状态(四路互锁)，从级输出端inout41、inout42、inout43及inout44维持上一阶段/前一时刻输出的结果信号。
52.阶段二：当输入的时钟信号为由低电平转换为高电平信号——即时钟上升沿(图示中实线)时，打开所述第一从级门控电路141、所述第二从级门控电路142、所述第三从级门控电路143和所述第四从级门控电路144，从级锁存器152处于数据信号传输状态，主级输出端inout31和inout33各自输出的结果信号分别从第一传输通道和第三传输通道(图示为传输通道a1和a2)两个通道传入从级输出端inout41和inout43，并传入从级锁存器152(即从级gdice)中。主级输出端inout32和inout34各自输出的结果信号分别从第二传输通道和第四传输通道(图示为传输通道b1和b2)两个通道传入从级输出端inout42和inout44，并传入从级锁存器152(即从级gdice)中。此时，所述第一主级门控电路131、所述第二主级门控
电路132、所述第三主级门控电路133和所述第四主级门控电路134关闭，主级锁存器151(即主级gdice)处于数据信号锁存状态(四路互锁)，主级输出端inout31、inout32、inout33及inout34维持上一阶段/前一时刻输出的结果信号。
53.需要说明的是，上述两个阶段完成一次电路从输入端到输出端的数据信号传递过程。其中，第一传输通道和第三传输通道(即传输通道a1和a2)传递的数据信号完全一致。第二传输通道和第四传输通道(即传输通道b1和b2)传递的数据信号完全一致。这两组传输通道的工作原理一致，仅为输出的结果信号电平相反。其中，图示中的“反”是指电平相反。
54.在可选实施例中，所述主级门控电路、从级门控电路的控制端反向(c、cn交换)即可变换为下降沿d触发器。
55.在可选实施例中，所述至少一个反向器12中还包括第二反向器122和第三反向器123。其中，所述第二反相器122的一端与所述第一从级门控电路141的输出端连接，所述第二反相器122的另一端为整个所述触发器电路的一输出端qn。所述第三反向器123的一端与所述第二从级门控电路142的输出端连接，所述第三反相器123的另一端为整个所述触发器电路的另一输出端q。
56.在可选实施例中，请参见图5(a)-图5(c)示出几种可能的门控电路的结构示意图。请参见图5(a)是一种门控电路的符号图。在一具体实施例中，本技术实施例中涉及的所述门控电路包括四个串联的晶体管，例如mos管，具体如图5(b)所示。其中in表示所述门控电路的输入端，out表示所述门控电路的输出端。oen和oe接一对相位相反的时钟信号，oen接时钟信号的反向信号(也可表示为cn)，oe接时钟信号的同向信号(也可表示为c)；或者oen接时钟信号的同向信号(c)，oe接时钟信号的反向信号(cn)。
57.在另一具体实施例中，本技术涉及的所述门控电路包括4个晶体管，分别为第一晶体管1、第二晶体管2、第三晶体管3和第四晶体管4。其中，所述第一晶体管1与所述第二晶体管2串联后，再与由所述第三晶体管3和所述第四晶体管4并联后形成的组合器件进行串联。换言之，所述串联后的一互连端与所述并联后的一连接端连接，具体如图5(c)所示。
58.在可选实施例中，本技术涉及的锁存器(具体可为主级锁存器151或从级锁存器152)为具备加固结构的锁存器，用于防止整个触发器电路在辐射环境当粒子入射时反馈结构的电平翻转且被锁定(无法恢复)，导致所述触发器电路的输出电平发生改变。
59.在可选实施例中，所述锁存器(具体为锁存器中的加固结构)包括相互呈互锁状态的多个互锁通路。在实际应用中，该锁存器加固结构中通常包括相互呈互锁状态的四个互锁通路，每个所述互锁通路中包括四个串联互锁的晶体管。请参见图6示出本技术实施例提供的一种gdice锁存器加固结构的结构示意图。如图6所示的加固结构包括互锁的四个互锁通路，每条互锁通路中包括4个串联的晶体管，共16个晶体管，这16个晶体管采用图中所述的互锁拓扑结构进行互锁连接。相比于采用现有图2所示的传统gdice锁存器两输入、两输出结构而言，新型gdice锁存器内四个存储节点既是输入、也是输出，数据直接由触发器的四条通道同时传递，无需经过主级、从级锁存器的反馈结构，能加速数据信号的传输速度。
60.需要说明的是，本发明提供的触发器电路为改进后的gdice加固触发器电路，其原理与传统gdice结构类似，当反馈结构上某一节点受单粒子入射发生翻转时，相邻两个节点通过互锁功能在电离辐射结束后将此节点的电平恢复。且，本发明与传统gdice加固触发器相比，数据直接由四条通路/通道同时传递，无需经过主、从级锁存器的反馈环，能提高电路
速度。
61.本技术还提供一种触发器，所述触发器包括如上图3-图6所述实施例中的触发器电路。所述触发器包括但不限于边沿型d触发器、同步复位d触发器、d扫描触发器、同步复位扫描触发器、rs触发器、或其他类型的触发器等。
62.举例来说，请参见图7(a)-图7(d)示出几种可能的触发器的逻辑输入结构图。其中，图7(a)表示d触发器，图7(b)表示同步复位d触发器，图7(c)表示d扫描触发器，图7(d)表示同步复位扫描d触发器。
63.本技术同样适用于锁存器电路等其他时序电路的抗单粒子翻转。
64.本技术实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
65.本技术提供一种触发器电路，包括存在电路连接关系的逻辑输入电路、第一主级门控电路、第二主级门控电路、第三主级门控电路、第四主级门控电路、第一从级门控电路、第二从级门控电路、第三从级门控电路、第四从级门控电路、主级锁存器、从级锁存器及至少一个反相器。其中所述主级锁存器和所述从级锁存器用于对电路进行单粒子翻转加固，防止因单粒子翻转效应导致电路输出电平发生改变，即抗单粒子翻转。从而有效解决了现有技术在辐射环境当粒子入射电路时电平发生翻转且无法恢复的技术问题。
66.尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
67.显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。