测试结构及其制造方法，利用测试结构的半导体结构测试方法与流程

1.本发明实施例涉及一种测试结构及其制造方法，利用测试结构的测试方法，特别涉及一种利用测试结构的半导体结构测试方法，所述测试结构及所述测试结构的制造方法。


背景技术：

2.多晶硅是一种半导体材料，可用于制作半导体元件、集成电路及太阳能芯片等。其在结构上是由很多不同晶向的单晶所组成，并具有边界。而在实际应用上，以多晶硅作为金属氧化物半导体(mos)元件的栅极电极是相关技术领域的一个重大发展，而其原因在于其可靠度优于铝电极，例如其相较于铝电极，有较佳的电容最长崩溃时间。另外，多晶硅还可作为扩散源已形成浅结，并确保与单晶硅形成欧姆接触，且还可用来制作导体与高阻值的电阻。


技术实现要素：

3.本发明的一实施例涉及一种半导体结构测试方法，其包含：形成测试结构，其包含：提供第一衬底，其具有第一表面；将第一沟槽形成于所述第一衬底的所述第一表面；将多晶硅结构形成于所述第一沟槽；以及将第二沟槽形成于所述第一衬底的所述第一表面，在侧视角度上使所述多晶硅结构悬空于所述第二沟槽内；将静电力形成于所述测试结构的所述多晶硅结构；以及测量所述多晶硅结构的电容值。
4.本发明的一实施例涉及一种测试结构的制造方法，其包含：提供第一衬底，其具有第一表面以及相对于所述第一表面的第二表面；将第二衬底接合于所述第一衬底的所述第二表面；将第一沟槽形成于所述第一衬底的所述第一表面；将多晶硅沉积于所述第一沟槽内以形成多晶硅结构；以及将第二沟槽形成于所述第一表面，使所述多晶硅结构的一端与所述第一衬底相连接，另一端悬空于所述第二沟槽内。
5.本发明的一实施例涉及一种测试结构，位于晶片的测试块内，其包含：多晶硅结构，其包含：连接部，其底部与晶片相连接；中心部，其一端与所述连接部的顶部相连接；以及至少一悬空部，其与所述中心部相连接，在俯视角度是大体上垂直于所述中心部，并且对称于所述中心部。
附图说明
6.当结合附图阅读时，从以下详细描述最佳理解本揭露的方面。应注意，根据产业中的标准实践，各种结构未按比例绘制。事实上，为了清楚论述可任意增大或减小各种结构的尺寸。
7.图1a是根据本揭露的测试结构的一些实施例的俯视图。
8.图1b是根据本揭露的测试结构的一些实施例的剖视图。
9.图2a到图2h是根据本揭露的测试结构的制造方法的一些实施例的结构变化剖视图及俯视图。
10.图3a及图3b是根据本揭露的测试结构的一些实施例的剖视图。
11.图4a到图4c是根据本揭露的测试结构的一些实施例的剖视图。
12.图5a到图5c是根据本揭露的测试结构的一些实施例的剖视图及俯视图。
13.图6a到图6c是根据本揭露的测试结构的一些实施例的剖视图及俯视图。
14.图7是根据本揭露的测试结构的一些实施例的俯视图。
具体实施方式
15.以下揭露提供用于实施所提供的主题的不同构件的许多不同实施例或实例。下文描述元件及布置的特定实例以简化本揭露。当然，这些仅为实例且非旨在限制。举例来说，在以下描述中的第一构件形成于第二构件上方或上可包含其中所述第一构件及所述第二构件经形成为直接接触的实施例，且还可包含其中额外构件可形成在所述第一构件与所述第二构件之间使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各个实例中重复元件符号及/或字母。此重复出于简化及清楚的目的且本身不指示所论述的各个实施例及/或配置之间的关系。
16.此外，为便于描述，例如“在
…
下面”、“在
…
下方”、“下”、“在
…
上方”、“上”、“在
…
上”及类似者的空间相对术语可在本文中用于描述一个元件或构件与另一(些)元件或构件的关系，如图中图解说明。空间相对术语意图涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或按其它定向)且因此可同样解释本文中使用的空间相对描述词。
17.如本文中所使用，例如“第一”、“第二”及“第三”的术语描述各种元件、组件、区、层及/或区段，这些元件、组件、区、层及/或区段不应受这些术语限制。这些术语可仅用来区分一个元件、组件、区、层或区段与另一元件、组件、区、层或区段。除非由上下文清楚指示，否则例如“第一”、“第二”及“第三”的术语在本文中使用时并不暗示序列或顺序。
18.在一些半导体工艺中，多晶硅材料可以通过沉积而填充在沟槽(trench)内，作为半导体元件的主要结构。但部分沉积技术随着半导体尺寸的缩小，例如化学气相沉积(cvd)或物理气相沉积(pvd)等技术，可能会因为沟槽的开口过小或是深宽比过高，导致多晶硅在沟槽的开口处发生较快的沉积，因而在沟槽尚未被多晶硅确实填充前就被封闭。这样肇因于阶梯覆盖率(step coverage)不佳的情况，其所反映出的非理想多晶硅填充，会导致半导体元件的电性或是机械性能受到影响，甚至使得半导体元件失效。然而，这样的结构缺陷并不能在半导体元件的生产过程中被实时监测到。
19.有鉴于此，本揭露提供一种半导体结构的测试方法及其测试结构，及其测试结构的制造方法，使得多晶硅沉积于沟槽时，其内部是否存在接缝(seam)，得以被快速且精确地被测试出，从而得掌握半导体结构的生产质量。
20.参考图1a，其是沉积后的多晶硅结构的俯视图。如图所示，多晶硅结构40是沉积在第一衬底10的第一表面101。在一些实施例中，如图1b所示，其是图1a的线段aa'的剖面图，多晶硅结构40是沉积于第一衬底10在第一表面101的至少第一沟槽31当中。在一些实施例中，多晶硅结构40在第一沟槽31内，其与第一衬底10之间包含氧化层600。
21.如前所述，在一些情况下，多晶硅结构40在第一沟槽31内可能因第一沟槽31的异常形貌形成接缝或是空隙(void)，本揭露以下皆称接缝。这些接缝形成的原因可能有诸多因素。例如可能是第一沟槽31本身即呈现开口较窄、但底部较宽的锥形结构，使得多晶硅结构40在沉积于第一沟槽31内时，易于在沉积完成之前，就已经使得第一沟槽31的开口被封闭，导致多晶硅材料未能填满第一沟槽31。又或是在一些情况下，第一沟槽31的侧表面及/或底表面轮廓存在不均匀的特征，例如包含多孔表面(porous surface)。这会导致多晶硅材料在沉积时，在第一沟槽31内的中心处未能形成密合，从而未能填满第一沟槽31。
22.有鉴于由常规技艺制成的多晶硅结构40，在形成后不能及时由外观测试是否有前述接缝存在，进行后续工艺后造成整体元件合格率的降低。本揭露使用将静电力形成于多晶硅结构40的方式，通过及时测量多晶硅结构40的电容变化量，例如在晶片允收测试(wafer acceptance test，wat)阶段，或其它晶片电性测量阶段，判断多晶硅结构40内部是否存在接缝，以提高整体元件合格率。
23.本揭露在一些实施例中是先形成测试结构。参考图2a，其是先提供第一衬底10，此第一衬底10具有第一表面101以及相对于第一表面101的第二表面102。在一些实施例中，第一衬底10包含硅。
24.参考图2b，在一些实施例中，是通过干蚀刻或湿蚀刻等方法，在第一衬底10的第一表面101形成第一沟槽31。在一些实施例中，如图2c的俯视角度所示，第一沟槽31是属包含栅状的单一沟槽结构。在一些实施例中，包含栅状的第一沟槽31是沿着中心轴线cc'而在俯视角度为两侧对称。
25.参考图2d，在形成第一沟槽31后，在一些实施例中，接着得将氧化层602沉积形成于第一沟槽31的表面；在一些实施例中，氧化层602还覆盖第一表面101。氧化层602是包含氧化物，例如二氧化硅，其作为蚀刻停止层，可保护后续形成的多晶硅结构不被其它蚀刻工艺所破坏。
26.参考图2e，在将氧化层602形成于第一沟槽31后，在一些实施例中，接着得将多晶硅材料沉积于第一沟槽31，以形成多晶硅结构40。在此步骤中，多晶硅材料不仅是沉积于第一沟槽31内，其还进一步局部覆盖第一衬底10的第一表面101。惟这些高出第一表面101的多晶硅材料将在后续工艺被移除，如图2f所示，在一些实施例中，部分的多晶硅材料会经由图案化步骤而被移除，以暴露第一衬底10的第一表面101。在一些实施例中，可通过平坦化步骤，例如化学机械研磨法(cmp)而将高于第一表面101的多晶硅材料移除。在一些实施例中，部分的多晶硅结构40、部分的氧化层602以及部分的第一衬底10的第一表面101是在平坦化步骤中被移除，使得第一衬底10平坦化后的第一表面101'不同于平坦化前的第一表面101。
27.参考图2g，本揭露在一些实施例中进一步将多晶硅结构40制作为悬空结构。如图所示，在将部分的多晶硅结构40移除，以暴露第一衬底10的第一表面101'后，在一些实施例中，接着将第二沟槽32形成于第一衬底10的第一表面101，使多晶硅结构40在如图1所示的线段aa'的切面的剖视角度，除多晶硅结构40的一端是受第一衬底10支撑以外，其它部分是悬空于第二沟槽32内。又如图2h所示，多晶硅结构40在如图1所示的线段bb'的切面的剖视角度，除多晶硅结构40的一端是受第一衬底10支撑以外，另一端是悬空于第二沟槽32内。线段bb'所示的切面处即是多晶硅结构40的中心部，详细揭露请参考后续的图5b。
28.在一些实施例中，第二沟槽32是通过湿蚀刻的方法所形成，以移除位于多晶硅结构40下方的第一衬底10结构。在一些实施例中，包覆于多晶硅结构40的侧面与底面的氧化层602，得保护多晶硅结构40免于受湿蚀刻形成第二沟槽32所影响。在一些实施例中，第二沟槽32的深宽比约为30:1。
29.参考图3a，在一些实施例中，第一衬底10在低于多晶硅结构40之处可进一步包含氧化层601，用以控制第二沟槽32在蚀刻步骤中所形成的深度。在一些实施例中，如图3b所示，氧化层601可具有经图案化的结构特征，而在垂直方向上交错于多晶硅结构40，即，多晶硅结构40的投影下方可不包含氧化层601，使得第二沟槽32在不同区域可具有不同的深度。
30.参考图4a，在一些实施例中，氧化层601可由第二衬底20所提供。例如，第二衬底20具有第三表面203以及相对于第三表面203的第四表面204，第二衬底20是以第三表面203接合于第一衬底10的第二表面102，而氧化层601是在将第一衬底10与第二衬底20接合之前，形成于第二衬底20的第三表面203。参考图4b，在一些实施例中，第三表面203具有多个图案化空穴203a，其并不被氧化层601所覆盖。在一些实施例中，图案化空穴203a是垂直对齐于部分的多晶硅结构40，以利于多晶硅结构40悬空于第二沟槽之内。参考图4c，在一些实施例中，图案化空穴203a是在蚀刻形成第二沟槽32的步骤中，因部分的第一衬底10被蚀刻移除，从而被集成为第二沟槽32的一部分。换句话说，蚀刻形成第二沟槽32的步骤是蚀刻贯穿第一衬底10，而暴露位于第二衬底20的第三表面203的图案化空穴203a。在一些实施例中，氧化层601与氧化层602的材料相同。
31.通过上述步骤，第二沟槽32是使多晶硅结构40除了连接部401之外(如后述的图5b所示)，其它结构皆悬空于第二沟槽32内。在一些实施例中，参考图5a以及图5b，其中图5b是将图5a中的多晶硅结构40独立出表示；如图所示，多晶硅结构40是包含连接部401，其被第一衬底10所支撑；中心部402，其一端与连接部401相连接，另一端悬空于第二沟槽32；以及至少一悬空部403，其与中心部402相连接，在俯视角度是大体上垂直于中心部402，并且在中心部402的两侧为对称。
32.参考图5b以及图5c，其中图5c是局部放大自图4c的区域5c，在一些实施例中，连接部401的底面401a与三个侧面401b都经由所述表面覆盖的氧化层602而与第一衬底10相接触，因此多晶硅结构40的重量不仅是通过连接部401而由第一衬底10所支撑，第一衬底10还限制了多晶硅结构40的形变方向。即，当多晶硅结构40产生形变时，例如其结构产生膨胀，其会往相反于连接部401的方向d进行位移。换句话说，多晶硅结构40的连接部401是固定端，而与连接部401相反的方向则为自由端。
33.如前所述，在一些实施例中，用于形成多晶硅结构40的第一沟槽31包含栅状结构，因此，沉积于第一沟槽31内的多晶硅结构40也包含栅状结构，且其是以中心部402为两侧对称。在一些实施例中，中心部402与悬空部403皆是悬空于第二沟槽32内，因此得相对于连接部401，在受作用力影响时产生位移。
34.在本揭露中，包含多晶硅结构40的测试结构可与第一衬底10上的其它区域(例如元件区)的半导体元件同步制作完成，或是以相同的条件参数进行制作；换句话说，包含多晶硅结构40的测试结构形成过程中的沉积步骤，是得大体上等同于其它区域的半导体元件的多晶硅材料沉积步骤、沉积条件、以及几何结构，从而可通过测试包含多晶硅结构40的测试结构内部是否具有接缝，推断第一衬底10上的其它区域的半导体元件的多晶硅沉积结构
内部是否具有接缝，作为是否进行后续工艺的参考。
35.而在测试多晶硅结构40是否具有接缝的方法上，本揭露在一些实施例中是通过对多晶硅结构40周边的硅板施加电压的方式产生静电力，并测量多晶硅结构40在静电力的影响下，是否有因内部存在接缝而产生结构形变，导致多晶硅结构40的电容量增加，进而判断包含多晶硅结构40的测试结构以及第一衬底10上的其它区域的半导体元件的多晶硅沉积结构内部是否具有接缝。
36.在本揭露的一些实施例中，参考图6a，是包含蚀刻第一衬底10的第一表面101，以形成多个第一鳍部501以及多个第二鳍部502，其中，第一鳍部501以及第二鳍部502在俯视角度为平行。在一些实施例中，第一鳍部501以及第二鳍部502的形成是与第二沟槽32的形成为同一步骤，即通过图案化步骤，经蚀刻移除部分的第一衬底10，未被移除的部分第一衬底10可形成多个第一鳍部501以及多个第二鳍部502直立于第二沟槽32之内。
37.在一些实施例中，多晶硅结构40的任意两个相邻的悬空部403之间，皆至少包含一个第一鳍部501以及一个第二鳍部502。在一些实施例中，第一鳍部501、第二鳍部502以及多晶硅结构40的悬空部403在俯视角度皆互为平行。在一些实施例中，多晶硅结构40的任一悬空部403与其两侧相邻的第一鳍部501以及第二鳍部502的间距相同。在一些实施例中，参考图6b，其是图6a的线段ee'的剖面图，第一鳍部501以及第二鳍部502的高度h1皆约为150～200微米(μm)，其宽度w1皆约为5微米。
38.除了第一鳍部501以及第二鳍部502，在一些实施例中，经蚀刻部分的第一衬底10，可同时形成第三鳍部503，此第三鳍部503是相邻于多晶硅结构40的悬空部403，并远离多晶硅结构40的连接部401。在一些实施例中，第三鳍部503具有长度l1大于多晶硅结构40的任一悬空部403的长度l2。
39.本揭露的半导体结构的测试方法，在形成包含悬空部的多晶硅结构的测试结构后，是通过将电压施加于第一鳍部501以及第二鳍部502而将静电力产生于多晶硅结构。在一些实施例中，静电力是来自于对第一鳍部501或第二鳍部502提供电压，并且使第一鳍部501以及第二鳍部502具有不同电位，例如对第一鳍部501施加约50伏特(v)的直流电压，以及将第二鳍部502接地；或是将第一鳍部501接地，以及对第二鳍部502施加电压。在一些实施例中，第三鳍部503是与第一鳍部501被施加相同的电压；在另一些实施例中，第三鳍部503是与第二鳍部502被施加相同的电压。
40.通过将电压施加于第一鳍部501或第二鳍部502，并将其中的另一者接地，多晶硅结构40的任一悬空部403将会相邻于具有不同电位的鳍部之间。此时鳍部所产生的电场可对介于鳍部之间的悬空部403产生静电力，而如果多晶硅结构40的内部具有接缝，那么悬空部403会受到静电力而产生位移。在一些实施例中，为了达到力平衡，具有接缝的多晶硅结构40会产生形变，即为了使来自悬空部403两侧向的拉力达到平衡，多晶硅结构40在悬空部403内的接缝会变宽，使得悬空部403的宽度w2增加。如前所述，多晶硅结构40包含作为固定端的连接部401以及与连接部401为相反方向的自由端，因此当悬空部403的宽度增加时，多晶硅结构40会向自由端的方向表现位移。在一些实施例中，多晶硅结构40包含多个悬空部403，而在悬空部403内部存在接缝的情况下，任一悬空部403都会受两侧鳍部所产生电场的影响，导致为了平衡静电力而产生形变，并且向自由端的方向累积总位移量。
41.举例来说，在任一悬空部皆会因为内部接缝变宽而产生约0.04微米到约0.06微米
的形变时，如图6c所示，在第一悬空部403a、第二悬空部403b以及第三悬空部403c内部皆存在接缝的情况下，当将电压施加于第一鳍部501或第二鳍部502时(第三鳍部503与其中的一者被施加相同的电压)，第一悬空部403a得在本揭露将静电力提供于测试结构的多晶硅结构的步骤中，在第一悬空部403a的中心点存在约0.05微米的位移，位移方向为相反于连接部401的方向；而第二悬空部403b本身还可产生约0.05微米的位移，并实际在第二悬空部403b的中心点存在约0.10微米的累积位移；而第三悬空部403c本身还可产生约0.05微米的位移，并实际在第三悬空部403c的中心点存在约0.15微米的累积位移，依此类推。换句话说，在提供静电力的步骤中，越远离连接部401的悬空部可以因本身的形变，以及来自较邻近于连接部401的悬空部的推挤，而呈现出越大的位移量。
42.然而，为了能够快速且便利地判断多晶硅结构内部是否具有接缝，除了检测多晶硅结构低于微米级的位移量为测试指标，本揭露实施例进一步提出测量多晶硅结构受到静电力作用后的电容值作为是否存在接缝的判断依据。本揭露在一些实施例中是在提供静电力的步骤前，先行取得多晶硅结构40的参考电容值c0，而后再将参考电容值c0与受到静电力作用后的多晶硅结构的电容值c1进行比较，由此取得电容变化值cv。由于悬空部403的宽度增加会同步导致多晶硅结构40电容量增加，因此当电容变化值cv非为零，或是在一些实施例中，电容变化值cv为正值时，即代表多晶硅结构40内部存在接缝，因此在受到静电力影响后产生形变，方才使得导致电容产生了变化。相反地，如果电容变化值cv为零，那么表示多晶硅结构40内部并没有接缝，因此其悬空部403并不会为了实现力平衡而有形变产生，从而多晶硅结构40在被提供静电力之前以及之后，电容量并不会变化，或仅在测量误差值范围中变化。
43.本揭露的半导体结构的测试方法可通过通常的电容测量技术，快速、便利且直接地从电容变化量判断多晶硅材料被填充于沟槽时的沉积质量。在一些实施例中，此测试方法可通过将测试结构制造于晶片上，而得以判断晶片上的其它半导体元件的多晶硅材料是否有在沉积于沟槽中时产生接缝。基于成本的考量，半导体产业是致力于提高晶片上可放置的半导体元件的密度与数量，因此在本揭露一些实施例中，用于测试接缝而制造的包含多晶硅结构的测试结构是设置于非元件区域。参考图7，在一些实施例中，测试结构是设置于测试块701内。在一些实施例中，测试块是位于晶片70的切割道702(scribe line)，而切割道702是位于相邻元件区域703之间。在一些实施例中，测试结构是集成于工艺控制监测(process control monitor，pcm)结构当中，即与其它测试过程所需要的测试单元集成于测试块701内，有效地在如晶片可接受度测试(wat)的阶段，测试晶片上的半导体元件的电阻、电压等关于半导体元件是否能正常运作的电性参数，借此判断出工艺的质量。
44.本揭露在一些实施例中是与半导体元件的多晶硅材料的沟槽填充步骤同步制作完成，或是采用相同的参数条件复制半导体元件的实际填充质量，以通过针对测试结构的电容变化量反推半导体元件相对应的多晶硅结构是否存在接缝。因此，本揭露的测试方法可在测试结构制造完成后就进行测试，不须等待晶片上的半导体元件完成所有结构的制作后再行测试，从而允许在工艺的早期，提前、快速且精确地获知工艺的质量，对于控制合格率提供较大的灵活性。
45.在一个示范性方面中，提供一种半导体结构测试方法。其包含以下步骤：形成测试结构，其包含：提供第一衬底，其具有第一表面；将第一沟槽形成于所述第一衬底的所述第
一表面；将多晶硅结构形成于所述第一沟槽；以及将第二沟槽形成于所述第一衬底的所述第一表面，在侧视角度上使所述多晶硅结构悬空于所述第二沟槽内；将静电力形成于所述测试结构的所述多晶硅结构；以及测量所述多晶硅结构的电容值。
46.在另一示范性方面中，提供一种半导体结构的测试结构的制造方法。其包含以下步骤：提供第一衬底，其具有第一表面以及相对于所述第一表面的第二表面；将第二衬底接合于所述第一衬底的所述第二表面；将第一沟槽形成于所述第一衬底的所述第一表面；将多晶硅沉积于所述第一沟槽内以形成多晶硅结构；以及将第二沟槽形成于所述第一表面，使所述多晶硅结构的一端与所述第一衬底相连接，另一端悬空于所述第二沟槽内。
47.在又一示范性方面中，提供一种半导体结构的测试结构，位于晶片的测试块内，其包含：多晶硅结构，其包含：连接部，其底部与晶片相连接；中心部，其一端与所述连接部的顶部相连接；以及至少一悬空部，其与所述中心部相连接，在俯视角度是大体上垂直于所述中心部，并且对称于所述中心部。
48.前述内容概述数项实施例的结构，使得所属领域的技术人员可更佳地理解本揭露的方面。所属领域的技术人员应了解，他们可容易地使用本揭露作为用于设计或修改其它工艺及结构的基础以实行本文中介绍的实施例的相同目的及/或实现相同优点。所属领域的技术人员还应了解，这些等效构造不背离本揭露的精神及范围，且他们可在不背离本揭露的精神及范围的情况下在本文中作出各种改变、置换及更改。
49.符号说明
50.5c：区域
51.10：第一衬底
52.20：第二衬底
53.31：第一沟槽
54.32：第二沟槽
55.40：多晶硅结构
56.70：晶片
57.101：第一表面
58.102：第二表面
59.203：第三表面
60.203a：图案化空穴
61.204：第四表面
62.401：连接部
63.401a：底面
64.401b：侧面
65.402：中心部
66.403：悬空部
67.403a：第一悬空部
68.403b：第二悬空部
69.403c：第三悬空部
70.501：第一鳍部
71.502：第二鳍部
72.503：第三鳍部
73.600：氧化层
74.601：氧化层
75.602：氧化层
76.701：测试块
77.702：切割道
78.703：元件区域
79.aa'：线段
80.bb'：线段
81.cc'：中心轴线
82.d：方向
83.ee'：线段
84.l1：长度
85.l2：长度
86.w1：宽度。