半导体结构与其形成方法与流程

1.本发明实施例涉及半导体结构，尤其涉及导入夹层内连线层于中段工艺结构与后段工艺结构之间的结构与方法。


背景技术：

2.半导体集成电路产业已经历指数成长。集成电路材料与设计的技术进展，使每一代的集成电路比前一代具有更小且更复杂的电路。在集成电路演进中，功能密度(比如单位芯片面积的内连线装置数目)通常随着几何尺寸(比如采用的制作工艺所能产生的最小构件或线路)缩小而增加。尺寸缩小的工艺通常有利于增加产能并降低相关成本。尺寸缩小亦会增加制造与处理集成电路的复杂度。
3.已导入多栅极装置如鳍状场效晶体管与全绕式栅极晶体管，以增加栅极-通道耦合、减少关闭状态电流、并减少短通道效应而改善栅极控制。多栅极装置的三维结构可大幅减少尺寸，同时维持栅极控制并减缓短通道效应。然而就算导入多栅极装置，大幅减少集成电路尺寸的作法仍造成紧密排列的栅极结构与源极/漏极接点、紧密排列的接点通孔、与对应的金属线路。虽然现存的内连线结构通常适用于预期目的，但仍无法符合所有方面的需求。


技术实现要素：

4.例示性的半导体结构包括第一源极/漏极接点；第二源极/漏极接点，与第一源极/漏极接点隔有第一栅极结构；蚀刻停止层，位于第一源极/漏极接点与第二源极/漏极接点上；导电结构，位于蚀刻停止层中并直接接触第一源极/漏极接点与第二源极/漏极接点；介电层，位于蚀刻停止层上；以及接点通孔，延伸穿过介电层并电性连接至导电结构。
5.另一例示性的半导体结构包括第一金属接点，位于第一源极/漏极结构上；第一栅极结构，与第一金属接点相邻；蚀刻停止层，位于第一金属接点与第一栅极结构上；金属结构，延伸穿过蚀刻停止层并电性连接至第一金属接点；层间介电层，位于蚀刻停止层上；以及接点通孔，延伸穿过层间介电层以耦接至金属结构。金属结构直接位于第一栅极结构的至少一部分上。
6.例示性的半导体结构的形成方法包括形成第一源极/漏极接点于第一源极/漏极结构上，并形成第二源极/漏极接点于第二源极/漏极结构上；沉积蚀刻停止层于第一源极/漏极接点与第二源极/漏极接点上；图案化蚀刻停止层以形成导电结构开口而露出第一源极/漏极接点与第二源极/漏极接点；形成导电结构于导电结构开口中；形成介电层于导电结构与蚀刻停止层上；以及形成接点通孔以延伸穿过介电层而耦接至导电结构。
附图说明
7.图1为本发明一或多个实施例中，例示性的内连线结构的形成方法的流程图。
8.图2为本发明多种实施例中，对例示性工件进行图1的方法中的多种阶段的三维透
视图。
9.图3至图18为本发明一或多个实施例中，对工件的第一装置区进行图1的方法中的多种阶段的沿着图2所示的剖线a-a’的部分剖视图。
10.图19为本发明多种实施例中，半导体装置的第一装置区的部分布局图。
11.图20为本发明多种实施例中，第一装置区沿着图2及图19中的剖线a-a’的部分剖视图。
12.图21为本发明多种实施例中，半导体装置的第二装置区的部分布局图。
13.图22为本发明多种实施例中，第二装置区沿着图21中的剖线b-b’的部分剖视图。
14.图23为本发明多种实施例中，半导体装置的第三装置区的部分布局图。
15.图24为本发明多种实施例中，第三装置区沿着图23中的剖线c-c’的部分剖视图。
16.附图标记如下：
17.a-a’,c-c’:剖线
18.t,t1,t2,t3:厚度
19.w1,w2,w3,w4,w5:宽度
20.12,14,16,18,20,22,24,26,28,30,32,34,36:步骤
21.100:方法
22.200:工件
23.202:基板
24.204:隔离结构
25.210:鳍状物
26.212:虚置栅极结构
27.214:栅极间隔物
28.216:源极/漏极结构
29.220:第一接点蚀刻停止层
30.224:底部层间介电层
31.226:第一硬掩模层
32.228,228a,228b,228c:功能栅极结构
33.232:凹陷
34.234:盖层
35.236:自对准盖层
36.238:第一层间介电层
37.240:第二硬掩模层
38.242,256,266,266a,266b,266c,267,268:开口
39.244:源极/漏极接点开口
40.248:硅化物层
41.250,250a,250b,250c:源极/漏极接点
42.252:第二接点蚀刻停止层
43.254:第二层间介电层
44.255:掩模单元
45.257:锥形开口
46.257a:第一锥形部分
47.257b:第二锥形部分
48.258,269:阻挡层
49.260:金属填充层
50.262:金属结构
51.262a:第一部分
52.262b:第二部分
53.264:第三层间介电层
54.270:金属填充层
55.272,274,276:接点通孔
56.280:结构
57.282:金属线路
具体实施方式
58.下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
59.可以理解的是，下述内容提供的不同实施例或例子可实施本发明实施例的不同结构。特定构件与排列的实施例用以简化本公开而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本发明的多种实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。此外，可由不同比例任意示出多种结构，使附图简化清楚。
60.此外，空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。举例来说，若将附图中的装置翻转，则下方或之下的元件将转为上方或之上的元件。元件亦可转动90
°
或其他角度，因此方向性用语仅用以说明图示中的方向。
61.此外，当数值或数值范围的描述有“约”、“近似”、或类似用语时，旨在涵盖合理范围内的数值，如本技术领域中技术人员考虑到制造过程中产生的固有变化。举例来说，基于与制造具有与数值相关的已知制造容许范围，数值或范围涵盖包括所述数目的合理范围，例如在所述数目的 /-10％以内。举例来说，材料层的厚度为约5nm且本技术领域中技术人员已知沉积材料层的制造容许范围为15％时，其包含的尺寸范围为4.25nm至5.75nm。此外，本发明的多种实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
62.制造集成电路的工艺流程通常分成三种：前段工艺、中段工艺、与后段工艺。前段工艺通常关于制作集成电路装置如晶体管的工艺。举例来说，前段工艺可包含形成隔离结构、栅极结构、以及源极与漏极结构(通常视作源极/漏极结构)。中段工艺可包含制作接点
至集成电路装置的导电结构(或导电区)的工艺，比如制作接点至栅极结构及/或源极/漏极结构的工艺。中段工艺时制作的揭点可视作装置级接点、金属接点及/或局部内连线。后段工艺通常包含制作多层内连线结构的工艺，以内连线前段工艺与中段工艺所制作的结构(此处可分别视作前段工艺结构或中段工艺结构)，使集成电路装置的操作可行。通常多层内连线结构中的每一层(亦可视作内连线层)包含至少一导电结构位于绝缘层中，比如金属线路与通孔位于介电层中，其中通孔连接金属线路至不同内连线层中的导电结构。内连线层的金属线路与通孔可视作后段工艺结构或全体的内连线。
63.如上所述，大幅缩小集成电路尺寸会造成紧密排列的晶体管，其会造成紧密排列的中段工艺结构(如源极/漏极接点)与紧密排列的后段工艺结构(如接点通孔与金属线路)。制作紧密排列的中段工艺结构与后段工艺结构的挑战，会进一步限制晶体管密度增加。为了解决这些限制，一些方法减少后段工艺结构(如金属线路)的间距，或减少后段工艺结构(如金属线路)的数目。然而追求前者可能会造成图案化与填隙的挑战，且追求后者可能会限制设计弹性。
64.本发明实施例提供结构与方法，以导入夹层内连线层于中段工艺结构与后段工艺结构之间。额外的夹层内连线层可减少后段工艺结构(如金属线路)，并减少后段工艺结构的密度。本发明实施例的结构可包含内连线层，其金属结构埋置于蚀刻停止层中并位于源极/漏极接点与接点通孔之间。在所述例子中，金属结构沿着一方向延伸以耦接两个源极/漏极接点，而蚀刻停止层的上表面与金属结构的上表面共平面。通过提供内连线层，有利于控制半导体结构的内连线结构中的金属线路数目。
65.本发明多种实施例将搭配附图详述如下。在此考虑下，方法100为本发明实施例中，形成内连线结构的方法100的流程图。方法100仅为举例，而非局限本发明实施例至方法100实际说明处。在方法100之前、之中、与之后可提供额外步骤，且方法的额外实施例可置换、省略、或调换一些所述步骤。此处未详述所有步骤以简化说明。方法100将搭配图2至图24说明如下。图2显示进行图1的方法中的多种阶段的例示性工件的三维透视图。图3至图24为实施例中，依据图1中的方法100的不同制作阶段的工件200的部分剖视图或部分布局图。为了避免疑问，图2至图24中的x、y及z方向彼此垂直，且在图2至图24中所指的方向一致。由于工件200之后可制作成半导体装置，其可依内容需求而视作半导体装置。在本发明实施例中，类似标号将用于标示类似结构，除非额外说明。
66.如图1及图2所示，方法100的步骤12提供工件200。工件200包括基板202与多种结构形成其上。在所述实施例中，基板202包括硅。在其他或额外实施例中，基板202可包含另一半导体元素(如锗)、半导体化合物(如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、半导体合金(如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷砷化镓铟)、或上述的组合。在一些实施方式中，基板202包括一或多种iii-v族材料、一或多种ii-vi族材料、或上述的组合。在一些实施方式中，基板202为绝缘层上半导体基板如绝缘层上硅基板、绝缘层上硅锗基板、或绝缘层上锗基板。绝缘层上半导体基板的制作方法可采用分离注入氧、晶片接合及/或其他合适方法。基板202可包含依据半导体装置如工件200的设计需求设置的多种掺杂区(未图示)，比如p型掺杂区、n型掺杂区、或上述的组合。p型掺杂区(比如p型井)包含p型掺质如硼、镓、其他p型掺质、或上述的组合。n型掺杂区(如n型井)包含n型掺质如磷、砷、其他n型掺质、或上述的组合。在一些实施方式中，基板202包括的掺杂区
由p型掺质与n型掺质的组合所形成。可进行离子注入工艺、扩散工艺及/或其他合适掺杂工艺，以形成多种掺杂区。
67.如图2所示，工件200包括多个鳍状物210位于基板202上。在一些实施例中，鳍状物210的形成方法可为图案化基板202的一部分。在一些实施例中，鳍状物210的形成方法可为图案化沉积于基板202上的一或多个外延层。形成隔离结构204于鳍状物210之间以分开相邻的鳍状物。在一些实施例中，隔离结构204可包含氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电层、上述的组合及/或其他合适材料。方法100将搭配鳍状场效晶体管说明。应理解本发明的实施例亦可用于平面晶体管装置与其他多栅极装置。举例来说，半导体装置如工件200可包含多桥通道晶体管，而主动区可包含多桥通道晶体管的至少一纳米结构。主动区可包含交错的硅层与硅锗层外延成长于基板202上，以形成层堆叠。接着图案化半导体层堆叠以形成纳米结构的鳍状堆叠。接着选择性移除鳍状堆叠的通道区中的硅锗层，可释放硅层成悬空的纳米结构以形成通道区。
68.工件200包括虚置栅极结构212位于鳍状物210的通道区上。在图2所示的实施例中，虚置栅极结构212包覆鳍状物210的通道区。虽然未图示，每一虚置栅极结构212可包含虚置栅极介电层，与虚置栅极位于虚置栅极介电层上。虚置介电层可包含氧化硅，而虚置栅极层可包含多晶硅。栅极间隔物214可衬垫虚置栅极结构212的侧壁。在一些实施例中，栅极间隔物214可包含碳氮化硅、碳氧化硅、碳氮氧化硅、或氮化硅。如图2所示，剖线a-a’可切穿虚置栅极结构212。
69.如图1及图3所示，方法100的步骤14形成源极/漏极结构216与底部层间介电层224。源极/漏极结构216的形成方法可包含多种工艺。举例来说，可进行非等向蚀刻工艺，使鳍状物210中的源极/漏极区凹陷以形成源极/漏极沟槽。在形成源极/漏极沟槽之后，可进行外延成长工艺以外延成长源极/漏极结构216于源极/漏极沟槽中。源极/漏极结构216的形成方法可为气相外延、超高真空化学气相沉积、低压化学气相沉积及/或等离子体辅助化学气相沉积、分子束外延、其他合适的外延工艺、或上述的组合。依据半导体装置如工件200的设计，源极/漏极结构216可为n型或p型。当源极/漏极结构216为n型时，其可包含掺杂n型掺质如磷或砷的硅。当源极/漏极结构216为p型时，其可包含掺杂p型掺质如硼或镓的硅锗。在一些实施方式中，可进行退火工艺以活化半导体装置如工件200的源极/漏极结构216中的掺质。
70.在形成源极/漏极结构216之后，可沉积第一接点蚀刻停止层220与底部层间介电层224于工件200上。第一接点蚀刻停止层220的沉积方法可采用原子层沉积、等离子体辅助原子层沉积、等离子体辅助化学气相沉积及/或其他合适的沉积工艺。底部层间介电层224包括的材料可为四乙氧基硅烷的氧化物、未掺杂的硅酸盐玻璃、或掺杂氧化硅如硼磷硅酸盐玻璃、氟硅酸盐玻璃、磷硅酸盐玻璃、硼硅酸盐玻璃及/或其他合适的介电材料。底部层间介电层224的沉积方法可为化学气相沉积工艺、可流动的化学气相沉积工艺、旋转涂布工艺、或其他合适的沉积技术。在图3所示的实施例中，工件200亦包括第一硬掩模层226形成于第一接点蚀刻停止层220与底部层间介电层224上。第一接点蚀刻停止层220与第一硬掩模层226可包含氮化硅层、氮氧化硅层及/或本技术领域已知的其他材料。在一实施例中，第一硬掩模层226与第一接点蚀刻停止层220的组成均为氮化硅层。
71.如图1及图3所示，方法100的步骤16将虚置栅极结构置换成功能栅极结构。采用化
学机械研磨工艺平坦化工件200，以露出虚置栅极结构212的上表面。在所述例子中，接着移除虚置栅极结构212并置换成功能栅极结构228a至228c。功能栅极结构228a置228c可一起视作功能栅极结构228。可进行蚀刻工艺以移除虚置栅极结构212，以形成栅极沟槽(未图示)。蚀刻工艺可包含一或多种蚀刻技术，比如湿蚀刻、干蚀刻、反应性离子蚀刻。形成功能栅极结构228的方法，一开始形成栅极介电层(未图示)于栅极沟槽中。栅极介电层可包含界面层与高介电常数的介电层。在一些实施例中，界面层可包含氧化硅。高介电常数的介电层的组成可为具有高介电常数的介电材料，比如介电常数大于氧化硅的介电常数(约3.9)。高介电常数的介电层所用的例示性高介电常数的介电材料包含氧化铪、氧化钛、氧化铪锆、氧化钽、氧化铪硅、氧化锆硅、氧化镧、氧化铝、氧化钇、氧化铪镧、氧化镧硅、氧化铝硅、氧化铪钽、氧化铪钛、钛酸钡锶、氮化硅、氮氧化硅、上述的组合、或其他合适材料。
72.接着形成栅极(未图示)于栅极介电层上。栅极可包含多层，比如功函数层、粘着/阻挡层及/或金属填充(或基体)层。功函数层可包含导电材料，其可调整以具有所需的功函数(如n型功函数或p型功函数)，比如n型功函数材料及/或p型功函数材料。p型功函数材料包括氮化钛、氮化钽、钌、钼、铝、氮化钨、锆硅化物、钼硅化物、钽硅化物、镍硅化物、其他p型功函数材料、或上述的组合。n型功函数材料包括钛、铝、银、锰、锆、钛铝、碳化钛铝、碳化钽、碳氮化钽、氮化钽硅、钽铝、碳化钽铝、氮化钛铝、其他n型功函数材料、或上述的组合。粘着/阻挡层的材料可促进相邻层状物(如功函数层与金属填充层)之间的粘着性，及/或阻挡及/或减少栅极层(如功函数层与金属填充层)之间的扩散。举例来说，粘着/阻挡层包含金属(如钨、铝、钽、钛、镍、铜、钴、其他合适金属、或上述的组合)、金属氧化物、金属氮化物(如氮化钛)、或上述的组合。金属填充层可包含合适的导电材料，比如铝、铜、钨、钌、钛、合适金属、或上述的组合。
73.如图1、图4及图5所示，方法100的步骤18回蚀刻功能栅极结构与栅极间隔物以形成凹陷。在此例中，进行蚀刻工艺以形成凹陷232于工件200上。在一些实施例中，蚀刻工艺具有选择性，其可蚀刻功能栅极结构228与栅极间隔物214，而实质上不蚀刻第一接点蚀刻停止层220。蚀刻工艺可包含干蚀刻、湿蚀刻、上述的组合、或其他合适工艺。在图5所示的实施例中，在凹陷232中进行功能栅极结构228的额外工艺，比如形成盖层234于功能栅极结构228的顶部。由于盖层234位于功能栅极结构228的上表面上，盖层234亦可视作栅极顶部盖层或栅极顶部的蚀刻停止层。盖层234的组成可为铝、钨、钴、钌、钛、合适金属、或上述的组合。
74.如图1、图6及图7所示，方法100的步骤20形成自对准盖层236于凹陷中。自对准盖层236的形成方法可包含沉积介电材料于工件200上，以填入凹陷232。介电材料的沉积方法可采用高密度等离子体化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或合适的沉积工艺。介电材料的组成可为氧化硅、氮化硅、硅、碳化硅、或上述的组合。可在沉积工艺之后可进行平坦化工艺如化学机械研磨工艺，以移除多余的介电材料如自对准盖层236与第一硬掩模层226，以露出底部层间介电层224。自对准盖层236的组成与底部层间介电层224的组成不同。
75.如图1、图8及图9所示，方法100的步骤22沉积第一层间介电层与第二硬掩模层于工件200上，并图案化第一层间介电层与第二硬掩模层以选择性露出底部层间介电层。如图8所示，沉积第一层间介电层238于工件200上。在一些实施例中，第一层间介电层238包括的
材料可为四乙氧基硅烷的氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅如硼磷硅酸盐玻璃、氟硅酸盐玻璃、磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂氟的氧化硅、掺杂碳的氧化硅、多孔氧化硅、多孔的掺杂碳的氧化硅、碳氮化硅、碳氮氧化硅、旋转涂布的硅为主的聚合物介电层及/或其他合适的介电材料。第一层间介电层238的沉积方法可为化学气相沉积、可流动的化学气相沉积、等离子体辅助化学气相沉积、或其他合适工艺。第二硬掩模层240沉积于第一层间介电层238上的方法可为化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或其他合适工艺。举例来说，第二硬掩模层240的材料可包含金属元素，且可包含氧化钛、氮化钛、钨化合物(如碳化钨)。如图9所示，以光刻工艺图案化第二硬掩模层240，以保留第二硬掩模层240的一部分于工件200上并形成开口242。例示性的光刻工艺包括旋转涂布光刻胶层(未图示)、软烘烤光刻胶层、对准光掩膜、曝光、曝光后烘烤、显影光刻胶层、冲洗、与干燥(如硬烘烤)。在图案化光刻胶层之后，采用图案化的光刻胶层作为蚀刻掩模并蚀刻第二硬掩模层240，以形成图案化的第二硬掩模层240。
76.如图1及图10所示，方法100的步骤24使露出的底部层间介电层凹陷，以形成源极/漏极接点开口。采用图案化的第二硬掩模层240作为蚀刻掩模，可对工件200进行一或多道蚀刻工艺，使开口242中露出的底部层间介电层224与第一层间介电层238凹陷，以形成源极/漏极接点开口244而露出源极/漏极结构216。在所述例子中，源极/漏极接点开口244露出三个源极/漏极结构216。蚀刻工艺可包含第一蚀刻工艺，其采用的蚀刻剂可蚀刻第一层间介电层238与底部层间介电层224，且实质上不蚀刻第一接点蚀刻停止层220与自对准盖层236的组成。蚀刻工艺亦可包含第二蚀刻工艺，其移除直接位于源极/漏极结构216上的第一接点蚀刻停止层220的底部。在一些实施方式中，可进行一或多道冲洗或清洁工艺，以清洁露出的源极/漏极结构216。在形成源极/漏极接点开口244之后，可移除图案化的第二硬掩模层240。
77.如图1及图11所示，方法100的步骤26形成硅化物层248与源极/漏极接点250a、250b及250c于每一源极/漏极接点开口244中。在一些例子中，硅化物层248可包含钛硅化物、钴硅化物、镍硅化物、钽硅化物、或钨硅化物。接着形成源极/漏极接点250a、250b及250c于硅化物层248上。源极/漏极接点250a、250b及250c可一起视作源极/漏极接点250。源极/漏极接点250的形成方法可为多个步骤。举例来说，可沉积阻挡层(未图示)于工件200的上表面上。阻挡层可包含金属或金属氮化物，比如氮化钛、氮化钴、氮化镍、或氮化钨。之后可沉积金属填充层(未图示)于阻挡层上。金属填充层可包含钨、钌、钴、镍、或铜。接着可进行化学机械研磨工艺以移除多余材料，定义源极/漏极接点250的最终形状，并提供平坦表面。
78.如图1、图12及图13所示，方法100的步骤28形成第二接点蚀刻停止层与第二层间介电层于工件上。第二接点蚀刻停止层252的组成可为氮化硅、氧化硅、硅、碳化硅、碳氮化硅及/或本技术领域已知的其他材料。第二接点蚀刻停止层252的组成与自对准盖层236的组成不同。具体而言，对蚀刻工艺而言，第二接点蚀刻停止层252的蚀刻速率与自对准盖层236的蚀刻速率不同。蚀刻速率的差异可用于检测蚀刻终点。第二接点蚀刻停止层252的沉积方法可采用等离子体辅助化学气相沉积、原子层沉积、等离子体辅助原子层沉积及/或其他合适的沉积工艺，且可具有沿着z方向的厚度t。考虑到之后形成的栅极接点通孔的开口268(如图17所示)，厚度t可介于约5nm至约15nm之间。第二层间介电层254的组成与形成方法，可与第一层间介电层238的组成与形成方法类似。第二层间介电层254的厚度可介于约
40nm至约80nm之间。
79.如图1、图12及图13所示，方法100的步骤30图案化第二层间介电层254与第二接点蚀刻停止层252以形成金属结构开口，其露出两个源极/漏极接点250b及250c。掩模单元255形成于工件200上。在一些实施例中，掩模单元255可包含硬掩模层及/或光刻胶层。图案化掩模单元255使其具有具开口256，其具有沿着x方向的宽度w1。接着进行蚀刻工艺以移除开口256中露出的第二接点蚀刻停止层252与第二层间介电层254。如上所述，由于第二接点蚀刻停止层252与自对准盖层236的蚀刻速率不同，可精准控制蚀刻停止于自对准盖层236的上表面。蚀刻工艺可包含非等向蚀刻工艺如非等向干蚀刻工艺。在进行非等向蚀刻工艺之后，可形成锥形开口257。因此由y方向来看，锥形开口257包括两个反锥形侧壁，其沿着锥形开口257的深度倾斜。锥形开口257包括第一锥形部分257a形成于第二层间介电层254中，以及第二锥形部分257b(亦可视作金属结构开口)形成于第二接点蚀刻停止层252中。通过提供第二层间介电层254与采用非等向蚀刻工艺，金属结构开口如第二锥形部分257b的宽度(如上表面的宽度w2或下表面的宽度w3)小于开口256的宽度w1。因此不需采用高解析度的光刻如极紫外线维影，即可缩小形成于金属结构开口如第二锥形部分257b中的金属结构262的尺寸。在一些实施例中，金属结构开口如第二锥形部分257b的上表面的宽度w2介于约20nm至约80nm之间。由y方向来看，金属结构开口如第二锥形部分257b露出功能栅极结构228b上的自对准盖层236、源极/漏极接点250b的至少一部分、与源极/漏极接点250c的至少一部分。在其他实施方式中，比如工件200中的其他装置区或其他工件，金属结构开口如第二锥形部分257b可露出其他装置结构。在其他例示性的实施例中，金属结构开口如第二锥形部分257b将搭配图20至图24详细说明。
80.如图1及图14至图16所示，方法100的步骤32形成金属结构于金属结构开口中。如图14所示，顺应性沉积阻挡层258，使其在工件200的上表面上具有大致一致的厚度，比如在图案化的第二接点蚀刻停止层252与图案化的第二层间介电层254的上表面与侧壁表面上具有实质上相同的厚度。阻挡层258的组成可为钨、钌、氮化钛、或氮化钽。如图15所示，沉积金属填充层260于阻挡层258上，且沉积方法可采用合适的沉积技术，比如原子层沉积工艺、物理气相沉积工艺、或化学气相沉积工艺。金属填充层260的组成可为钨、钌、钴、铜、钼、或上述的合金。在一实施例中，金属填充层260与源极/漏极接点250的金属填充层可由相同材料所组成。一些实施例考虑金属填隙能力与工艺整合，而金属填充层260与源极/漏极接点250的金属填充层可具有不同组成。在沉积金属填充层260之后，可进行化学机械研磨工艺以移除第二接点蚀刻停止层252上的材料，且可精准控制化学机械研磨工艺停止在第二接点蚀刻停止层252的上表面，以定义金属结构262的最终形状，如图16所示。在所述例子中，阻挡层258与金属填充层260的组合可视作金属结构262。在化学机械研磨工艺之后，金属结构262的上表面与第二接点蚀刻停止层252的上表面共平面。因此金属结构262的厚度(沿着z方向)实质上等于第二接点蚀刻停止层252的厚度t。因此金属结构262的厚度可介于5nm至约15nm之间。由于金属结构262形成于锥形的金属结构开口如第二锥形部分257b中，其将追随锥形的金属结构开口如第二锥形部分257b的形状并包含锥形侧壁。在图16所示的实施例中，金属结构262形成于两个相邻的源极/漏极接点250b及250c上并与其直接接触，而源极/漏极接点250b及250c隔有功能栅极结构228b。因此金属结构262亦形成于功能栅极结构228b上且直接接触功能栅极结构228b上的自对准盖层236，而功能栅极结构228b与金属结
构262隔有自对准盖层236。在其他实施方式中，金属结构262可设置为耦接两个或更多个源极/漏极接点(其隔有两个或更多的栅极结构与对应的相关源极/漏极接点)。举例来说，金属结构262可设置为耦接源极/漏极接点250a及250c(其隔有功能栅极结构228a至228b与源极/漏极接点250b)。在一些实施例中，金属结构262可设置为耦接源极/漏极接点250a、250b及250c(其彼此隔有功能栅极结构228a及228b)。
81.如图1、图17及图18所示，方法100的步骤34形成接点通孔以电性连接至金属结构262。第三层间介电层264形成于第二接点蚀刻停止层252与金属结构262上。第三层间介电层264的材料与形成方法可与第二层间介电层254的材料与形成方法类似。如图17所示，开口266a、266b及266c可分别露出源极/漏极接点250a、金属结构262、与盖层234的上表面。开口266可穿过第三层间介电层264以露出金属结构262的一部分上表面。开口267可穿过第三层间介电层264与第二接点蚀刻停止层252，以露出源极/漏极接点250a的一部分上表面。开口268可穿过第三层间介电层264、第二接点蚀刻停止层252、与自对准盖层236，以露出功能栅极结构228c上的盖层234的一部分上表面。可同时或由多个步骤形成开口266、267及268。如图18所示，可同时或以多个步骤形成接点通孔272、274及276(其可视作接点通孔272至276)以填入开口266、267及268。在图18所示的实施例中，每一接点通孔包括阻挡层269与金属填充层270。接点通孔272、274及276中的阻挡层269与金属填充层270的材料与形成方法，可分别与图14至图16所述的金属结构262中的阻挡层258与金属填充层260的材料与形成方法类似。接着进行化学机械研磨工艺，以移除多余材料并定义接点通孔272、274及276的最终形状。如图18所示，接点通孔272直接接触金属结构262，且具有沿着z方向的厚度t1。因此接点通孔272经由金属结构262电性连接至源极/漏极接点250b及250c。接点通孔274直接接触源极/漏极接点250a，且其厚度t2大于厚度t1。接点通孔276直接接触功能栅极结构228c上的盖层234，且其厚度t3大于厚度t2。在一些实施方式中，厚度t1介于约3nm至约20nm之间，厚度t2介于约10nm至约35nm之间，且厚度t3介于约15nm至约60nm之间。
82.如图1、图19及图20所示，方法100的步骤36进行后续工艺。这些后续工艺可包含形成后续结构于结构280中，以用于制作在整个半导体的基板202的装置(比如半导体装置如工件200)。举例来说，这些后续工艺可包含沉积金属间介电层、形成金属线路(如形成金属线路282于第三层间介电层264上)、形成电源轨及/或形成其他合适的半导体装置结构。图19显示形成金属线路282于第三层间介电层264上之后，半导体装置如工件200的第一装置区的部分布局图。在图19所示的实施例中，工件200包括第一种类的源极/漏极接点通孔(如接点通孔274)以直接耦接至源极/漏极接点(如源极/漏极接点250a)，以及第二种类的源极/漏极接点通孔(如接点通孔272)以经由金属结构262耦接至源极/漏极接点(如源极/漏极接点250b及250c)。为了在减少工件200中的结构280中的金属线路数目时维持设计弹性，第二种源极/漏极接点通孔的数目与第一种源极/漏极接点通孔的数目之间的比例可小于1:3。然而本技术领域中技术人员应理解，可依据电路结构与功能调整此比例。图20为半导体装置如工件200沿着图2及/或图19中的剖线a-a’的部分剖视图，其中剖线a-a’切穿功能栅极结构228与金属结构262。金属结构262与金属线路282隔有第三层间介电层264。
83.本发明的结构与相关方法可提供多种优点。举例来说，第二接点蚀刻停止层252与埋置其中的金属结构262，可提供夹层内连线层于中段工艺结构(如源极/漏极接点250b及250c)与后段工艺结构(如第三层间介电层264中的接点通孔)之间。因此通过形成金属结构
262于接点通孔272至276以及源极/漏极接点250b及250c之间，可减少第三层间介电层264上的金属线路。举例来说，假设第一芯片与第二芯片具有相同数目的晶体管且设计为符合相同功能，第一芯片采用的第一内连线结构具有额外的夹层内连线层，而第二芯片采用的第二内连线结构不包含额外的夹层内连线层，则第一芯片在第三层间介电层264上的金属线路数目小于第二芯片在第三层间介电层264上的金属线路数目，因为埋置于第二接点蚀刻停止层252中的金属结构262可连接一些装置结构。如此一来，第一芯片中的金属线路数目n1小于第二芯片中的金属线路数目n2。若数目n1增加到数目n2而不减少金属线路的间距，则第一芯片的晶体管密度可增加且大于第二芯片的晶体管密度。综上所述，提供内连线的其他方法有利于增加晶体管密度，而不会诱发上述可信度的问题(比如图案化问题及/或间隙填充问题)，亦不会限制设计弹性。
84.此外，随着集成电路装置的尺寸缩小，完美对准接点通孔与源极/漏极接点的挑战越来越大。当接点通孔与源极/漏极接点对不准，会增加接点电阻并造成效能问题。通过沿着多个装置结构的金属结构262(比如沿着源极/漏极接点250b及250c与自对准盖层236的金属结构262)，可解决接点通孔与源极/漏极接点对准的相关问题。在图18至图20所示的实施例中，金属结构262沿着x方向延伸并直接接触源极/漏极接点250b及250c，且源极/漏极接点250b及250c电性共用接点通孔272。对两个源极/漏极接点250b及250c而言，只需要一个接点通孔272。因此亦有利于降低接点通孔数目。综上所述，可有利于简化制作工艺，并有利于降低相关成本。
85.在图3至图20所示的上述实施例中，金属结构262沿着x方向延伸并直接接触两个平行且相邻的源极/漏极接点250b及250c(其隔有功能栅极结构228b)。为了符合不同的电路设计需求，金属结构262可设置为不同形状，并连接不同相对位置的源极/漏极接点。举例来说，图21显示半导体装置如工件200的第二装置区的部分布局图。金属结构262的俯视形状可为字母l。因此金属结构包括沿着x方向延伸的第一部分262a，与沿着y方向延伸的第二部分262b。第一部分262a直接接触源极/漏极接点250b，且第二部分262b直接接触源极/漏极接点250c。如图22所示，第一部分262a亦位于自对准盖层236上，并直接接触底部层间介电层224的至少一部分。第二部分262b亦可直接接触底部层间介电层224的至少一部分。因此源极/漏极结构216与金属结构262隔有底部层间介电层224与第一接点蚀刻停止层220。应理解的是，本技术领域中技术人员可调整金属结构的俯视形状，以连接不同相对位置的源极/漏极接点。
86.除了电性耦接两个或更多个源极/漏极接点，金属结构262可沿着相同方向延伸如对应的金属接点。以图23为例，源极/漏极接点250a经由接点通孔274电性耦接至金属线路282。举例来说，若由金属线路282传递的相同电子信号控制源极/漏极接点250b，且不直接形成分开的金属线路于源极/漏极接点250b上，而是连接至相同端点以提供相同的电子信号，则与源极/漏极接点250b沿着相同方向(如图23所示的y方向)延伸的金属结构262可用于伸长源极/漏极接点250b，并有利于源极/漏极接点250b与金属线路282之间的电性连接。在此实施方式中，金属结构262的宽度w5小于源极/漏极接点250b的宽度w4，以减少或实质上避免相邻的栅极接点通孔276与金属结构262之间的漏电流。举例来说，宽度w4与宽度w5之间的差异可介于约3nm至约8nm之间。图24显示工件沿着图23中的剖线c-c’的部分剖视图。由y方向来看，金属结构262直接接触底部层间介电层224的至少一部分，且源极/漏极结
构216与金属结构262隔有底部层间介电层224。因此通过提供金属结构，有利于减少源极/漏极接点上的金属线路数目。
87.本发明实施例提供许多不同实施例。此处公开半导体结构与其形成方法。例示性的半导体结构包括第一源极/漏极接点；第二源极/漏极接点，与第一源极/漏极接点隔有第一栅极结构；蚀刻停止层，位于第一源极/漏极接点与第二源极/漏极接点上；导电结构，位于蚀刻停止层中并直接接触第一源极/漏极接点与第二源极/漏极接点；介电层，位于蚀刻停止层上；以及接点通孔，延伸穿过介电层并电性连接至导电结构。
88.在一些实施例中，导电结构的上表面与蚀刻停止层的上表面共平面。在一些实施例中，半导体结构还包括：自对准盖层，位于第一栅极结构上，其中导电结构沿着一方向直接位于自对准盖层的一部分上。
89.在一些实施例中，导电结构包括沿着上述方向所见的l形。在一些实施例中，半导体结构还包括盖层位于第一栅极结构与自对准盖层之间。在一些实施例中，导电结构包括钴、钌、或钼。
90.在一些实施例中，半导体结构可还包括第三源极/漏极接点，与第二源极/漏极接点隔有第二栅极结构；以及另一接点通孔，延伸穿过介电层与蚀刻停止层以接触第三源极/漏极接点。在一些实施例中，半导体结构可还包括：栅极接点通孔，延伸穿过介电层与蚀刻停止层。栅极接点通孔电性连接至第一栅极结构。
91.另一例示性的半导体结构包括第一金属接点，位于第一源极/漏极结构上；第一栅极结构，与第一金属接点相邻；蚀刻停止层，位于第一金属接点与第一栅极结构上；金属结构，延伸穿过蚀刻停止层并电性连接至第一金属接点；层间介电层，位于蚀刻停止层上；以及接点通孔，延伸穿过层间介电层以耦接至金属结构。金属结构直接位于第一栅极结构的至少一部分上。在一些实施例中，半导体结构可还包括第二金属接点，位于第二源极/漏极结构上，其中金属结构直接接触第二金属接点。在一些实施例中，金属结构的俯视形状包括l形。
92.在一些实施例中，半导体结构可还包括：自对准盖层，位于第一栅极结构上。第一栅极结构位于第一金属接点与第二金属接点之间，且第一栅极结构与金属结构隔有自对准盖层。
93.在一些实施例中，蚀刻停止层的组成与自对准盖层的组成不同。在一些实施例中，半导体结构还包括底部介电层，位于第三源极/漏极结构上。第一金属接点延伸穿过底部介电层，且金属结构的一部分直接位于底部介电层上。
94.在一些实施例中，半导体结构可还包括栅极接点通孔，延伸穿过层间介电层与蚀刻停止层。栅极接点通孔电性连接至第一栅极结构。在一些实施例中，半导体结构可还包括：第三源极/漏极接点位于第三源极/漏极结构上；以及另一接点通孔，延伸穿过层间介电层与蚀刻停止层，以耦接至第三源极/漏极接点。
95.半导体结构的形成方法包括形成第一源极/漏极接点于第一源极/漏极结构上，并形成第二源极/漏极接点于第二源极/漏极结构上；沉积蚀刻停止层于第一源极/漏极接点与第二源极/漏极接点上；图案化蚀刻停止层以形成导电结构开口而露出第一源极/漏极接点与第二源极/漏极接点；形成导电结构于导电结构开口中；形成介电层于导电结构与蚀刻停止层上；以及形成接点通孔以延伸穿过介电层而耦接至导电结构。
96.在一些实施例中，形成导电结构的步骤包括：沉积导电材料于蚀刻停止层上，以填入导电结构开口；以及进行平坦化工艺，以移除多余的导电材料。进行平坦化工艺之后，导电结构的上表面与蚀刻停止层的上表面共平面。
97.在一些实施例中，图案化蚀刻停止层的步骤包括：在沉积蚀刻停止层之后，沉积层间介电层于蚀刻停止层上，以及图案化层间介电层与蚀刻停止层，以露出第一源极/漏极接点与第二源极/漏极接点。
98.在一些实施例中，上述方法还包括形成栅极结构于第一源极/漏极结构与第二源极/漏极结构之间；以及形成自对准盖层于栅极结构上。图案化蚀刻停止层的步骤可更露出自对准盖层的一部分，且栅极结构与导电结构隔有自对准盖层。
99.上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换、或更动。