一种GaN晶体管驱动电路的制作方法

技术特征：
1.一种gan晶体管驱动电路，用于一被驱动gan晶体管(q1)，其特征在于，所述gan晶体管驱动电路包括上下管电路和上下管控制电路，所述上下管电路包括上管(q5)和下管(q6)，所述上管和所述下管均为gan晶体管，所述上管的漏极与电源电压(vcc)相连，所述上管的栅极与数字输入(vin)相连，所述上管的源极与所述下管的漏极相连，并作为所述gan晶体管驱动电路的输出与所述被驱动gan晶体管的栅极相连；所述下管的栅极与所述上下管控制电路相连接；所述上下管控制电路利用电源电压(vcc)以及数字输入(vin)，对所述下管进行控制，从而使所述gan晶体管驱动电路的输出与数字输入(vin)同相，所述上下管控制电路包括晶体管，并且所包括的晶体管均为gan晶体管，在栅极被施加高于阈值电压的电压时导通。2.根据权利要求1所述的gan晶体管驱动电路，其特征在于，所述上下管电路还包括一gan二极管，所述gan二极管的正极与所述下管的栅极相连，负极与地相连。3.根据权利要求1所述的gan晶体管驱动电路，其特征在于，所述上下管控制电路包括第一晶体管(q3)、第二晶体管(q4)和第三晶体管(q2)，所述第一晶体管(q3)的漏极与所述第三晶体管(q2)的源极以及所述下管(q6)的栅极相连，所述第一晶体管(q3)的栅极与所述第二晶体管(q4)的源极相连，所述第一晶体管(q3)的源极接地；所述第二晶体管(q4)的漏极与所述数字输入(vin)相连，所述第二晶体管(q4)的栅极与所述电源电压vcc相连，所述第二晶体管(q4)的源极与所述第一晶体管(q3)的栅极相连；所述第三晶体管(q2)的漏极与所述母线电压(vd)相连，所述第三晶体管(q2)的栅极与所述下管(q6)的漏极相连，所述第三晶体管(q2)的源极与所述第一晶体管(q3)的漏极相连。4.根据权利要求1所述的gan晶体管驱动电路，其特征在于，在所述电源电压(vcc)和上下管电路(10)之间设有稳压电路。5.根据权利要求4所述的gan晶体管驱动电路，其特征在于，所述稳压电路包括gan晶体管(q7)、第一电阻(r1)、第二电阻(r2)、电容(c1)和二极管(d2)，所述gan晶体管(q7)的漏极与所述电源电压(vcc)相连，源极与电容(c1)的一端相连，电容(c1)的另一端与所述第二电阻(r2)的一端相连，所述第二电阻(r2)的另一端接地，所述电源电压(vcc)还与所述第一电阻(r1)的一端相连，所述第一电阻(r1)的另一端与所述gan晶体管(q7)的栅极以及二极管(d2)的正极相连，所述二极管(d2)的负极接地。6.根据权利要求1所述的gan晶体管驱动电路，其特征在于，所述gan晶体管驱动电路与所述被驱动gan晶体管集成在单个芯片上。7.根据权利要求3所述的gan晶体管驱动电路，其特征在于，所述第三晶体管(q2)为高压晶体管，第一晶体管(q3)、第二晶体管(q4)、上管(q5)和下管(q6)均为低压晶体管。8.根据权利要求7所述的gan晶体管驱动电路，其特征在于，所述第三晶体管(q2)、第一晶体管(q3)、上管(q5)和下管(q6)的栅宽相同，所述第二晶体管(q4)的栅宽为所述第三晶体管(q2)的栅宽的5-30％。

技术总结
本发明涉及一种GaN晶体管驱动电路。其用于一被驱动GaN晶体管，包括上下管电路和上下管控制电路，所述上下管电路包括上管和下管，所述上管和下管均为GaN晶体管，所述上管的漏极与电源电压VCC相连，栅极与数字输入VIN相连，源极与下管的漏极相连，并作为GaN晶体管驱动电路的输出与被驱动GaN晶体管的栅极相连；下管的栅极与上下管控制电路相连接；该上下管控制电路利用母线电压VD、电源电压VCC以及数字输入VIN，对所述下管进行控制，从而使所述GaN晶体管驱动电路的输出与数字输入VIN同相，所述上下管控制电路包括晶体管，并且所包括的晶体管均为GaN晶体管，在栅极被施加高于阈值电压的电压时导通。电压的电压时导通。电压的电压时导通。


技术研发人员：陈欣璐 黄兴
受保护的技术使用者：派恩杰半导体（杭州）有限公司
技术研发日：2020.11.17
技术公布日：2022/5/17