沟槽型晶体管及其形成方法与流程

1.本技术涉及半导体技术领域，具体涉及一种沟槽型晶体管及其形成方法。


背景技术：

2.sic沟槽mosfet(金属氧化物半导体场效应晶体管，metal-oxide-semiconductor field-effect transistor)通常需要工作在较高的工作电压下，使得栅介质层经常处于高电场的应用环境下，从而大大增加了栅介质层失效的概率。
3.虽然增加栅介质层的厚度可以显著提高栅介质层的可靠性，但如果将沟槽内的整个栅介质层加厚，会大大增加沟道的导通电阻，导致器件的导通电阻明显升高，从而使得器件性能降低。
4.为了兼顾器件的电参数性能与可靠性，现有技术中，通常只能选择折衷的栅介质层厚度来进行两者的平衡，但是改善有限。
5.如何能够实现对沟道区域的栅介质层以及栅极底部与衬底之间的介质层的厚度分别进行调整，是目前亟待解决的问题。


技术实现要素：

6.鉴于此，本技术提供一种沟槽型晶体管及其形成方法，以解决现有的无法分别调整栅介质层和隔离层厚度的问题。
7.本技术提供的一种沟槽型晶体管的形成方法，包括：提供基底；在所述基底内形成第一沟槽；在所述第一沟槽的内部表面形成栅介质材料层；刻所述第一沟槽底部的栅介质材料层至暴露出所述第一沟槽的底部的基底，形成位于所述第一沟槽侧壁的栅介质层；继续沿所述第一沟槽刻蚀所述基底，在所述第一沟槽底部形成所述第二沟槽；在所述第二沟槽的内壁表面形成隔离层；在所述第一沟槽和所述第二沟槽内填充栅极以及在所述栅极两侧的基底内形成源极。
8.可选的，所述第一沟槽的形成方法包括：在所述基底表面形成具有开口的掩膜层；沿所述开口刻蚀所述基底，形成所述第一沟槽；所述栅介质材料层还覆盖所述掩膜层表面；形成所述第二沟槽后，去除所述掩膜层。
9.可选的，所述隔离层的形成方法包括：形成覆盖所述第二沟槽内壁表面、所述栅介质层表面的隔离材料层；刻蚀所述隔离材料层，去除位于所述栅介质层表面的隔离材料层，形成仅位于所述第二沟槽内壁表面的所述隔离层。
10.可选的，所述栅介质层的厚度小于所述隔离层的厚度。
11.可选的，采用沉积工艺形成所述栅介质材料层。
12.可选的，所述栅介质层的材料包括氧化铪、氧化铝、氧化锆以及氧化镧中的至少一种。
13.可选的，采用沉积工艺形成所述隔离材料层。
14.可选的，所述基底表面处还形成有掺杂阱层和位于所述掺杂阱层内的源极掺杂
区。
15.可选的，所述掺杂阱层的深度小于等于所述第一沟槽的深度；所述源极掺杂区的深度小于所述掺杂阱的深度。
16.本技术还提供一种沟槽型晶体管，所述沟槽型晶体管采用上述任一项所述的形成方法所形成。
17.本技术上述沟槽型晶体管的形成方法，分别在第一沟槽侧壁形成栅介质层、以及在第二沟槽内壁形成隔离层，将栅介质层和隔离层的形成工艺分开进行，能够分别调整栅介质层和隔离层的厚度，同时满足低沟道电阻以及高耐压性能的要求，从而提高沟槽晶体管的性能。
18.进一步的，所述栅介质层和所述隔离层均通过沉积工艺形成，使得在材料选择，以及厚度调整上具有更高的灵活性。
附图说明
19.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
20.图1是本技术一实施例的沟槽型晶体管的形成方法的流程示意图；
21.图2至图11是本技术一实施例的沟槽型晶体管的形成过程的结构示意图。
具体实施方式
22.下面结合附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术一部分实施例，而非全部实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
23.请参考图1，为本技术一实施例的沟槽型晶体管的形成方法的流程示意图。
24.所述沟槽型晶体管的形成方法包括如下步骤：
25.步骤s1:提供基底。
26.步骤s2:在所述基底内形成第一沟槽。
27.步骤s3:在所述第一沟槽的内部表面形成栅介质材料层。
28.步骤s4:刻蚀所述第一沟槽底部的栅介质材料层至暴露出所述第一沟槽的底部的基底，形成位于所述第一沟槽侧壁的栅介质层。
29.步骤s5:继续沿所述第一沟槽刻蚀所述基底，在所述第一沟槽底部形成所述第二沟槽。
30.步骤s6:在所述第二沟槽的内壁表面形成隔离层。
31.步骤s7:在所述第一沟槽和所述第二沟槽内填充栅极。
32.上述沟槽型晶体管的形成方法中，首先形成第一沟槽、以及位于第一沟槽侧壁的栅介质层；随后通过继续刻蚀基底形成第二沟槽，并且在第二沟槽内壁形成隔离层。该形成方法中，栅介质层和隔离层单独分别形成，可以分别调整两者的厚度，可以分别形成符合要
求的栅介质层和隔离层，两者的厚度和材料选择更具有灵活性，同时满足低沟道导通电阻，高耐压性能的要求。
33.请参考图2至图11，为本发明一实施例的沟槽型晶体管的形成过程的结构示意图。
34.请参考图2，提供基底100。
35.所述基底100为半导体基底。该实施例中，所述基底100包括半导体衬底101和形成于所述半导体衬底101表面的外延层102。
36.该实施例中，所述半导体衬底101为sic衬底，所述外延层102为sic外延层。
37.在其他实施例中，所述半导体衬底101的材料还可以为单晶si、单晶ge、单晶gesi、gan等半导体材料，所述外延层102材料可以为其他材料的外延半导体层，例如si外延层、ge外延层、gesi外延层、gan外延层等。优选的，所述半导体衬底101和所述外延层102的材料相同，有利于形成高质量的外延层102，减少所述外延层102内的缺陷，提高后续形成的沟槽型晶体管的性能。
38.所述外延层102内，根据待形成器件要求，还可以形成有掺杂区域，例如n型或p型掺杂阱。所述掺杂区可以通过离子注入方式形成，也可以在形成外延层102的外延沉积工艺中，通过原位掺杂工艺形成。该实施例中，所述外延层102表面处形成有一定深度的掺杂阱层103，以及形成于所述掺杂阱层103内的源极掺杂区1031。在其他实施例中，所述掺杂阱层103和/或所述源极掺杂区1031还可以在后续工艺形成栅极之后再形成。该实施例中，待形成的沟槽晶体管为n型晶体管，所述掺杂阱层103为p型掺杂，所述源极掺杂区1031为n型掺杂。
39.请参考图3，在所述基底内形成第一沟槽110。
40.具体包括如下步骤：在所述外延层102表面形成具有开口201的掩膜层200，所述开口201定义出待形成的第一沟槽110的位置和尺寸；沿所述开口201刻蚀所述外延层102，形成第一沟槽110。所述第一沟槽110贯穿所述源极掺杂区1031(请参考图2)，所述源极掺杂区1031位于所述第一沟槽110外围部分作为待形成的沟槽型晶体管的源极502。
41.所述掩膜层200可以通过在外延层102表面形成掩膜层后，在所述掩膜层表面形成光刻胶层，对所述光刻胶层进行光刻形成图形化光刻胶层，再以所述图形化光刻胶层作为掩膜，刻蚀所述掩膜层，将光刻胶层的图形传递至所述掩膜层内形成所述开口201。
42.所述掩膜层200的材料可以包括氮化硅、氧化硅、碳化硅、氮氧化硅等常用的掩膜材料，可以为单层或多层复合结构。较佳的，所述掩膜层200可以选择硬质掩膜材料，以在后续的刻蚀过程中，维持较好的形貌，以将开口201的图形准确的传递至外延层102内，且在后续的刻蚀工艺中对第一沟槽110以外的区域起到良好的保护作用。
43.所述第一沟槽110具有第一深度，所述第一深度可以根据待形成器件的要求进行设定。在一些实施例中，所述第一深度可以根据待形成的沟槽晶体管的源极深度进行设定。该实施例中，所述第一深度大于所述源极502的深度。该实施例中，所述第一深度略大于所述外延层102表面处的掺杂阱层103的深度。
44.所述第一沟槽110的俯视图形可以为长条状，也可以为矩形、圆形或其他图形。
45.请参考图4，在所述第一沟槽110的内部表面形成栅介质材料层300。
46.采用沉积工艺形成所述栅介质材料层300。所述栅介质材料层300的材料为常用的栅氧材料，例如氧化硅，还可以是高k介电材料，例如可以包括氧化铪、氧化铝、氧化锆以及
氧化镧中的至少一种，可以为单层或多层结构。
47.所述沉积工艺可以为物理气相沉积工艺(pvd)、化学气相沉积工艺(cvd)或者原子层沉积工艺(ald)等。该实施例中，所述栅介质材料层300的材料为氧化铝，采用物理气相沉积工艺形成。
48.为了降低沟道电阻，所述栅介质材料层300的厚度可以尽可能低，在几十纳米的量级，例如可以为10nm～90nm。通过控制沉积工艺的沉积速率和时间，可以较为准确的控制形成的栅介质材料300的厚度。
49.由于沉积工艺的覆盖性，所述栅介质材料层300还覆盖所述掩膜层200的表面。
50.请参考图5，刻蚀所述第一沟槽110底部的栅介质材料层300至暴露出所述第一沟槽110的底部的基底，形成位于所述第一沟槽110侧壁的栅介质层301。
51.采用各向异性刻蚀工艺，刻蚀所述栅介质材料层300，主要刻蚀沿基底100表面方向沉积的栅介质材料层300，包括位于掩膜层200表面以及所述第一沟槽110底部表面的栅介质材料层300。具体的，采用干法刻蚀工艺，沿垂直于所述基底100表面方向刻蚀所述栅介质材料层300，至去除位于所述第一沟槽110底部的栅介质材料，形成覆盖第一沟槽110侧壁的栅介质层301。由于所述掩膜层200的存在，所述栅介质层301还覆盖所述掩膜层200的侧壁。该实施例中，所述栅介质材料层300的材料为氧化铝，刻蚀过程采用的刻蚀气体可以包括氯基气体。
52.请参考图6，继续沿所述第一沟槽110刻蚀所述基底100，在所述第一沟槽110底部形成所述第二沟槽120。
53.沿形成有所述栅介质层301的第一沟槽110向下刻蚀所述外延层102，形成位于所述第一沟槽110底部的具有第二深度的第二沟槽120。在刻蚀所述外延层102的过程中，选择对所述外延层102材料具有较高刻蚀选择性的刻蚀气体和工艺参数，通过选择性刻蚀工艺刻蚀所述外延层102，并尽量减少对所述栅介质层301的影响。
54.在刻蚀所述外延层102形成第二沟槽120的过程中，以所述掩膜层200及其侧壁的栅介质层301，共同作为刻蚀掩膜，使得形成的第二沟槽120的宽度小于所述第一沟槽110的宽度。
55.请参考图7，去除所述掩膜层200。
56.去除所述掩膜层200的同时，将所述掩膜层200的开口侧壁的部分栅介质层301也一并去除，仅保留位于所述第一沟槽110侧壁的栅介质层301a。
57.可以采用干法或湿法刻蚀工艺，或者化学机械研磨工艺中的任意一种或几种的组合，来去除所述掩膜层200。
58.请参考图8，形成覆盖所述第二沟槽100内壁表面、所述栅介质层301a表面的隔离材料层400。
59.采用沉积工艺形成所述隔离材料层400。所述隔离材料层400的材料为具有电学隔离性能的绝缘介电材料，例如氧化硅、氮氧化硅、氧化铪、氧化铝、以及氧化镧中的任一种，可以是单层结构，也可以为多层结构。由于沉积工艺的成膜效率较高，可以提高形成隔离材料层400的速率。
60.优选的，所述隔离材料层400的材料和所述栅介质层301a的材料不同，减少在后续刻蚀所述隔离材料层400的过程中对所述栅介质层301a的影响。
61.所述隔离材料层400的厚度可以根据最终形成器件的工作场景的电场强度进行设置，以满足可靠性要求。为了提高耐压性能，可以尽可能提高隔离材料层400的厚度。所述隔离材料层400的厚度大于所述栅介质层301a的厚度。在一些实施例中，所述隔离材料层400的厚度在几百纳米的量级，例如可以为100nm～900nm。该实施例中，所述隔离材料层400的材料为sio2。
62.请参考图9，刻蚀所述隔离材料层400，去除位于所述栅介质层301a表面的隔离材料层，形成仅位于所述第二沟槽120内壁表面的所述隔离层401。
63.可以采用各向异性刻蚀工艺，对所述隔离材料层400进行刻蚀。由于刻蚀工艺的刻蚀负载效应，对第二沟槽120内的隔离材料层的刻蚀速率会低于对所述基底100表面以及所述第一沟槽110内的隔离材料层400的刻蚀速率。通过控制所述各向异性刻蚀工艺的刻蚀参数，使得在去除所述基底100表面以及第一沟槽110侧壁的隔离材料后，依旧保留位于所述第二沟槽120内壁的部分隔离材料(底部的厚度会有一定程度的减小)，作为隔离层401。
64.在一个实施例中，可以采用垂直于基底100表面的方向对所述隔离材料层400进行刻蚀。在其他实施例中，可以采用一定的倾斜角度，朝向所述第一沟槽110的侧壁进行刻蚀，提高对所述第一沟槽110的侧壁上的隔离材料的刻蚀效率，尽可能减少对所述第二沟槽120内壁的隔离材料的刻蚀量。
65.最终，位于所述第二沟槽120内壁的隔离层401的厚度大于所述栅介质层301a的厚度，具有较高的耐压性能，可以在高工作电压的情况下，依旧能够保证后续在第一沟槽110和第二沟槽120内填充的栅极与底部的基底100之间的电学隔离。
66.在其他实施例中，还可以通过氧化工艺，直接在所述第二沟槽120的内壁表面形成氧化层，例如氧化硅，作为所述隔离层401。相比于沉积工艺，氧化工艺形成较厚的隔离层401所需的时间较长，且隔离层401的材料可选择性较低。
67.请参考图10，在所述第一沟槽110(请参考图9)和所述第二沟槽120(请参考图9)内填充栅极501以及在所述栅极501两侧的基底内形成源极502。
68.所述栅极501的形成方法包括：在所述第一沟槽110、第二沟槽120(请参考图9)内填充栅极材料，所述栅极材料还覆盖整个所述基底100表面；对所述栅极材料进行平坦化，去除位于所述基底表面上的栅极材料，基底100表面作为停止位，通过干法刻蚀工艺或者化学机械研磨(cmp)工艺去除位于所述基底100上的栅极材料，形成与所述基底100表面齐平的栅极501。所述栅极材料为导电材料，可以为半导体导电材料，例如多晶硅、掺杂多晶硅等；还可以为金属材料，例如钨、铜、铝、金或银等。
69.所述栅极501包括位于所述第一沟槽110内的第一栅极部5011，以及位于所述第二沟槽120内的第二栅极部5012。
70.在一些实施例中，根据形成的第一沟槽和第二沟槽的形状，所述栅极501的俯视图形为长条状，所述源极502可以位于所述栅极501的长度方向的两侧。在一些实施例中，所述栅极501的俯视图形为方形、圆形、多边形等，优选为正方形，所述源极502环绕所述栅极501设置。所述源极502与所述栅极501之间形成有栅介质层301a。通过控制源极掺杂区的深度，使得所述源极502的深度小于所述第一沟槽110的深度，即使得栅介质层301a的底部低于所述源极502。
71.在其他实施例中，还可以在形成所述栅极501之后，通过离子注入，在所述栅极501
两侧的基底100内形成源极502。
72.所述外延层102内的表面处形成有掺杂阱层103，所述掺杂阱层103可以在形成第一沟槽110(请参考图3)前就已经形成，也可以在形成栅极501之后形成。所述掺杂阱层103围绕于所述栅极501外侧。所述源极502形成于所述掺杂阱层103内，所述源极502的底部高于掺杂阱层103的底部。所述掺杂阱层103底部略高于所述栅介质层301a的底部，或者与所述栅介质层301a的底部齐平。该实施例中，所述源极502的掺杂类型为n型，所述掺杂阱103的掺杂类型为p型。
73.所述掺杂阱层103内，位于所述源极502底部，靠近所述栅介质层301a的区域为晶体管的沟道区域。沟道区域和栅极501之间的栅介质层301a的厚度较低，可以降低沟道电阻，降低导通电阻，提高器件电性能。
74.栅极501与基底100之间通过隔离层401隔离，所述隔离层401的厚度较大，具有较高的耐压能力，可以在高工作电压的情况下，依旧能够保证栅极501与底部的基底100之间的电学隔离。
75.如图10所示，在形成多个晶体管的情况下，还可以在相邻晶体管的源极502之间形成掺杂区503。所述掺杂区503与所述源极502采用不同的掺杂类型，与所述掺杂阱层103的掺杂类型一致。该实施例中，所述掺杂区503为p型掺杂。所述掺杂区503的掺杂浓度大于所述掺杂阱层103的掺杂浓度，导电性能大于所述掺杂阱层103的导电性能。所述栅极501两侧的所述源极502均通过所述掺杂区503电连接至所述掺杂阱层103，避免两侧的源极502与掺杂阱层103和外延层102之间形成的寄生三极管失效，进一步提高器件的可靠性。所述掺杂区503可以在图3所示的形成第一沟槽110之前就形成于所述基底100内。
76.本发明的实施例中，还包括在所述外延层底部形成漏极(图中未示出)，后续再通过对基底的背面进行减薄，使得所述漏极位于减薄后的基底背面。在其他实施例中，也可以根据实际情况合理设置所述漏极的位置。
77.请参考图11，还可以在所述基底100上形成连接所述源极502和栅极501的电学连接结构600。
78.在基底100表面形成图形化的层间介质层601，覆盖需隔离的区域，暴露出待连接的源极502、栅极501表面(图中未示出)；再在所述基底100表面形成导电材料层，所述导电材料层覆盖所述层间介质层601以及基底100的暴露表面；对所述导电材料层进行图形化，形成所述电学连接结构600。所述电学连接结构600与所述源极502和栅极501电连接关系，可以根据需要进行设计，在此不作限定。
79.本发明的实施例中，所述外延层102底部作为漏极(图中未示出)，在基底100正面(即形成有栅极的一侧)的所有工艺步骤均完成后，可以对基底的背面进行减薄，使得所述漏极位于减薄后的基底背面，然后再在背面沉积金属层，作为漏电极。在其他实施例中，也可以根据实际情况合理设置所述漏极的位置。
80.上述的沟槽型晶体管的形成方法，分别形成栅极与基底之间的栅介质层和隔离层，从而可以单独设置所述栅介质层和隔离层的厚度，使得栅介质层的厚度尽量薄，以降低沟道电阻，提高晶体管的电性能；使得所述隔离层的厚度尽量厚，以提高栅极与基底之间的隔离性能，提高耐压能力。
81.本技术的实施例还提供一种沟槽型晶体管。
82.请参考图10为本发明一实施例的沟槽型晶体管的结构示意图。
83.该实施例中，所述沟槽型晶体管包括：基底100；位于所述基底100内的沟槽，所述沟槽包括贯通的第一沟槽和第二沟槽，所述第二沟槽位于所述第一沟槽底部；覆盖所述第二沟槽内壁表面的隔离层401；覆盖所述第一沟槽侧壁的栅介质层301a；填充所述沟槽的栅极501，以及位于所述栅极501两侧的基底100内的源极502。
84.所述基底100为半导体基底。该实施例中，所述基底100包括半导体衬底101和形成于所述半导体衬底101表面的外延层102。
85.该实施例中，所述半导体衬底101为sic衬底，所述外延层102为sic外延层。在其他实施例中，所述半导体衬底101的材料还可以为单晶si、单晶ge、单晶gesi、gan等半导体材料，所述外延层102材料可以为外延半导体层，例如si外延层、ge外延层、gesi外延层、gan外延层等。优选的，所述半导体衬底101和所述外延层102的为同质材料，以提高所述外延层102的质量，减少所述外延层102内的缺陷，提高后续形成的沟槽型晶体管的质量。
86.所述外延层102内，根据待形成器件要求，还可以形成有掺杂区域，例如n型或p型掺杂阱。所述掺杂区可以通过离子注入方式形成，也可以在形成外延层102的外延沉积工艺中，通过原位掺杂工艺形成。所述外延层102表面处形成有一定深度的掺杂阱层103，该实施例中，所述掺杂阱层103为p型掺杂。
87.所述沟槽形成于所述外延层102内，使得位于所述沟槽内的栅极501埋入所述外延层102内。所述栅极501包括位于所述第一沟槽内的第一栅极部5011和位于所述第二沟槽内的第二栅极部5012，所述第二栅极部5012在基底100表面的投影位于所述第一栅极部501在基底100表面的投影区域内。所述第二栅极部5012的剖面宽度小于所述第一栅极部5011的剖面宽度。所述栅极501采用导电材料，可以为半导体导电材料，例如多晶硅、掺杂多晶硅等；还可以为金属材料，例如钨、铜、铝、金或银等。
88.所述栅介质层301a覆盖所述第一沟槽的侧壁，位于所述第一栅极部5011和所述基底100之间。所述隔离层401覆盖所述第二沟槽的内壁，位于所述第二栅极部5012与基底100之间。所述栅介质层301a和所述隔离层401均采用绝缘介电材料，两者材料可以相同，也可以不同。
89.该实施例中，所述栅介质层301a的厚度小于所述隔离层401的厚度，使得待形成的沟槽型晶体管具有较低的沟道电阻，又能够在沟道区域以外提供加厚的隔离层，可以承受更大的工作电压，提高器件在高压工作条件下的可靠性。在一些实施例中，为了降低沟道电阻，所述栅介质层301a的厚度可以尽可能低，在几十纳米的量级，例如可以为10nm～90nm。在另一些实施例中，所述隔离层401的厚度在几百纳米的量级，例如可以为100nm～900nm。
90.所述栅介质层301a可以为沉积层，通过沉积工艺形成，例如高k介电材料，包括氧化铪、氧化镧或氧化铝等。
91.所述隔离层401可以为沉积层，通过沉积工艺形成，例如氧化硅或氮氧化硅；还可以为高k介电材料，包括氧化铪、氧化镧或氧化铝等。在其他实施例中，所述隔离层401还可以为氧化层。
92.在一些实施例中，所述栅极501的俯视图形为长条状，所述源极502可以位于所述栅极501的长度方向的两侧；在一些实施例中，所述栅极501的俯视图形为方形、圆形、多边形等，优选为正方形，所述源极502环绕所述栅极501设置。在其他实施例中，所述栅极501的
形状以及所述源极502的具体位置可以根据需要进行合理设置。
93.所述源极502的深度小于所述第一沟槽的深度，使得所述栅介质层301a的底部低于所述源极502的底部。所述源极502形成于所述掺杂阱层103内，所述源极502的底部高于掺杂阱层103的底部。该实施例中，所述源极502的掺杂类型为n型，所述掺杂阱层103的掺杂类型为p型。
94.所述掺杂阱层103内，位于所述源极502底部，靠近所述栅介质层301a的区域为沟槽型晶体管的沟道区域。沟道区域和栅极501之间的栅介质层310a的厚度较低，可以降低沟道电阻，降低导通电阻，提高器件电性能。
95.栅极501底部与基底100之间通过隔离层401隔离，所述隔离层401的厚度较大，具有较高的耐压能力，可以在高工作电压的情况下，依旧能够保证栅极501与底部的基底100之间的电学隔离。
96.在形成多个晶体管的情况下，在相邻晶体管的源极502之间还可以形成有掺杂区503。所述掺杂区503与所述源极502采用不同的掺杂类型，与所述掺杂阱103的掺杂类型一致。该实施例中，所述掺杂区503为p型掺杂。通过所述掺杂区503的掺杂浓度大于所述掺杂阱103的掺杂浓度，导电性能大于所述掺杂阱103的导电性能。所述栅极501两侧的所述源极502均通过所述掺杂区503电连接至所述掺杂阱103，避免两侧的源极502与掺杂阱层103和外延层102之间形成的寄生三极管失效，进一步提高器件的可靠性。
97.所述沟槽型晶体管还包括形成于所述基底100背面的漏极(图中未示出)。
98.请参考图11，为申请另一实施例的沟槽型晶体管结构的示意图。
99.该实施例中，所述沟槽型晶体管结构还包括位于所述基底100上的图形化层间介质层601，覆盖需隔离的区域；以及，位于所述层间介质层601以及基底100的暴露表面的电学连接结构600。
100.所述电学连接结构电连接所述源极502和栅极501。具体的，所述电学连接结构600与所述源极502和栅极501电连接关系，可以根据需要进行设计，在此不作限定。
101.在一些实施例中，所述基底100的与所述源极所在侧相对的背面上，还可以形成有连接漏极的电学连接结构。
102.上述实施例的沟槽型晶体管，可以通过前述实施例的形成方法而形成，也可以通过其他未在本技术文件中记载的形成方法而形成。
103.以上所述仅为本技术的实施例，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。