半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体制程技术的发展，在存储装置方面己开发出存取速度较快的快闪存储器(flash memory)。快闪存储器又称为闪存，闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和读写等优点，因此成为非易失性存储器(nvm，non-volatile memory)的主流存储器。
3.根据结构的不同，闪存分为或非门闪存(nor flash memory)和与非门闪存(nand flash memory)。nor快闪采用内存随机读取技术，各单元之间是并联的，对存储单元进行统一编址(有独立地址线)，所以可以随机访问任意一个字。在nor快闪阵列中，当一字元线被选择时，和该字原先相连的m个nvm单元皆被启动(activated)。另一方面，和未被选择的多条字元线相连的其他nvm单元则和m条位线电分离。而透过相连的m条位线，可以检测到m个被选择nvm单元漏极的电流变化。因为在nor快闪阵列中偏压(bias)及信号都直接施加至该些被选择nvm单元的电极上，所以，一般来说，相较于nand快闪阵列，nor快闪阵列有较快的读取(read)存取速度以及较低的操作电压，且因为nor快闪阵列具有专用的地址引脚来寻址，较容易和其他芯片连接，还支持本地执行。
4.目前提出了一种nor快闪阵列，其包括多个nor型单元，多个nor型单元配对的漏极形成多条扩散次位线，这些扩散次位线被沟槽场隔离区所分隔。沿着沟槽场隔离区的延伸方向以小于或等于一个列间距的方式，扭转这些扩散次位线，使这些扩散次位线可以将其次特征尺寸的扩散线(其特征尺寸小于该最小特征尺寸f)连接至多个全特征尺寸(full feature)的扩散区，并且多个全特征尺寸的接点可以设置于该全特征尺寸的扩散区上。在这种nor型快闪阵列中，nvm单元的面积可以仅为4f2(其中f为最小特征尺寸feature)，有利于提高存储单元面密度。
5.但是，目前nor快闪阵列的金属硅化物工艺的难度较大。


技术实现要素：

6.本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于增大金属硅化物工艺的工艺窗口、降低金属硅化物工艺的工艺难度。
7.为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，包括多个分立的单元阵列区，用于形成存储单元；所述基底还包括沿列向位于所述单元阵列区之间的选择栅区、以及沿列向位于所述单元阵列区和相邻一侧选择栅区之间的第一过渡区；多条沿列向延伸且沿行向排布的隔离结构，位于所述基底中；多条沿行向延伸且沿列向排布的栅极结构，位于所述单元阵列区、第一过渡区和相邻选择栅区上，所述栅极结构包括：位于所述隔离结构两侧部分基底上的浮栅，位于每条所述栅极结构中的所述浮栅沿行向间隔排布；控制栅，沿行向覆盖所述浮栅、以及所述浮栅之间的基底和隔离结构；沿列向的源区，位
于所述单元阵列区的相邻浮栅之间的基底中，所述源区沿列向还延伸位于所述第一过渡区和相邻部分选择栅区的基底中；第一漏区，位于所述单元阵列区、第一过渡区以及相邻部分选择栅区的隔离结构沿行向第二侧的基底中；隔离侧墙，位于所述栅极结构的侧壁上，在所述单元阵列区和第一过渡区，位于相邻所述栅极结构侧壁上的所述隔离侧墙相接触；硅化物阻挡层，位于所述基底、隔离侧墙和栅极结构上，所述硅化物阻挡层暴露出所述单元阵列区、第一过渡区和相邻的选择栅区；金属硅化物层，位于所述硅化物阻挡层露出的栅极结构顶部和基底顶面。
8.相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括多个分立的单元阵列区，用于形成存储单元；所述基底还包括沿列向位于所述单元阵列区之间的选择栅区、以及沿列向位于所述单元阵列区和相邻一侧选择栅区之间的第一过渡区，所述基底中形成有多条沿列向延伸且沿行向排布的隔离结构，所述基底上形成有浮栅材料层，所述单元阵列区的浮栅材料层中还形成有沿列向的开口，所述开口沿列向还贯穿所述第一过渡区和相邻部分选择栅区，所述开口下方的基底中形成有源区，所述单元阵列区、第一过渡区以及相邻部分选择栅区的隔离结构沿行向第二侧的基底中形成有第一漏区；形成覆盖所述浮栅材料层、隔离结构和基底的控制栅材料层；图形化所述控制栅材料层和浮栅材料层，在所述单元阵列区、第一过渡区和相邻选择栅区上形成多条沿行向延伸且沿列向排布的控制栅，剩余位于所述控制栅底部的浮栅材料层用于作为浮栅，所述浮栅和位于所述浮栅上的控制栅用于构成栅极结构；在所述栅极结构的侧壁上形成隔离侧墙，在所述单元阵列区和第一过渡区，位于相邻所述栅极结构侧壁上的隔离侧墙相接触；在所述基底、隔离侧墙和栅极结构上形成硅化物阻挡层，所述硅化物阻挡层暴露出所述单元阵列区、第一过渡区和相邻的选择栅区；在所述硅化物阻挡层露出的栅极结构顶部和基底顶面形成金属硅化物层。。
9.与现有技术相比，本发明实施例的技术方案具有以下优点：
10.本发明实施例提供的半导体结构的形成方法中，图形化所述控制栅材料层和浮栅材料层，在所述单元阵列区、第一过渡区和相邻选择栅区上形成控制栅，剩余的浮栅材料层作为浮栅，相应地，所述栅极结构还形成于所述第一过渡区上，之后在所述栅极结构的侧壁上形成隔离侧墙，位于所述单元阵列区和第一过渡区的相邻栅极结构侧壁上的隔离侧墙相接触，所述第一过渡区的基底相应被所述栅极结构和隔离侧墙所覆盖，在形成金属硅化物层的过程中，所述第一过渡区的栅极结构和隔离侧墙能够作为金属硅化物工艺中金属层与基底的阻隔层，防止金属硅化物层形成在第一过渡区的基底上，相应有利于防止源区和第一漏区在第一过渡区上被金属硅化物层相连而发生短路的问题；而且，在形成硅化物阻挡层的过程中，无需保留第一过渡区的硅化物阻挡膜，形成硅化物阻挡层的光刻和刻蚀工艺相应不需要在所述第一过渡区进行对准，有利于降低对工艺精度的要求、增大工艺窗口，此外，本发明实施例中避免为预留工艺空间，而将硅化物阻挡层形成在单元阵列区的靠近第一过渡区的部分栅极结构上，从而有利于增加可用的栅极结构数量、减小整体单元阵列区的面积；综上，本发明实施例有利于增大金属硅化物工艺的工艺窗口、降低金属硅化物工艺的难度。
附图说明
11.图1至图10是一种半导体结构的形成方法中各步骤对应的结构示意图；
12.图11至图23是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
13.由背景技术可知，目前4f
2 nor快闪阵列的金属硅化物工艺的难度较大。现结合一种半导体结构的形成方法分析金属硅化物工艺的难度较大的原因。
14.图1至图10是一种半导体结构的形成方法中各步骤对应的结构示意图。
15.参考图1和图2，图1为俯视图，图2为图1沿aa割线的局部剖面图，提供基底1，包括多个分立的单元阵列区1c，用于形成存储单元，所述基底1还包括沿列向(如图1中y方向所示)位于所述单元阵列区1c之间的选择栅区1s、以及沿列向位于所述单元阵列区1c和相邻一侧选择栅区1s之间的第一过渡区1b，所述基底1中形成有多条沿列向延伸且沿行向(如图1中x方向所示)排布的隔离结构2，所述基底1上形成有浮栅材料层3，所述单元阵列区1c的相邻隔离结构2之间的浮栅材料层3中还形成有沿列向的开口4，所述开口4沿列向还贯穿相邻的第一过渡区1b和部分选择栅区1s，所述开口4下方的基底1中形成有源区5，所述单元阵列区1c、第一过渡区1b以及相邻部分选择栅区1s的隔离结构2沿行向第二侧的基底1中形成有第一漏区6。
16.参考图3和图4，图3为俯视图，图4为图3沿aa割线的局部剖面图，形成覆盖所述浮栅材料层3、隔离结构2和基底1的控制栅材料层(图未示)；图形化所述控制栅材料层和浮栅材料层3，在所述单元阵列区1c、相邻选择栅区1s上形成多条沿行向延伸且沿列向排布的控制栅7，剩余位于所述控制栅7底部的浮栅材料层3用于作为浮栅8，所述浮栅8和位于所述浮栅8上的控制栅7用于构成栅极结构9。
17.参考图5，在所述栅极结构9的侧壁上形成隔离侧墙10，位于单元阵列区1c的相邻栅极结构9侧壁上的隔离侧墙10相接触。
18.参考图6，在所述基底1、隔离侧墙10和栅极结构9上保形覆盖硅化物阻挡膜11。
19.参考图7，去除位于选择栅区1s和所述单元阵列区1c的硅化物阻挡膜11，剩余位于所述第一过渡区1b的硅化物阻挡膜11用于作为所述硅化物阻挡层12，所述硅化物阻挡层12还延伸覆盖位于相邻单元阵列区1c栅极结构9侧壁上的隔离侧墙10、以及部分的栅极结构9顶部。
20.参考图8，在所述硅化物阻挡层12上、以及硅化物阻挡层12露出的基底1和栅极结构9上形成金属层13。
21.参考图9，对所述金属层13进行热处理，使所述金属层13和部分厚度的基底1、以及金属层13和部分厚度的控制栅9转换为金属硅化物层14。
22.参考图10，去除剩余的金属层13。
23.上述方法中，硅化物阻挡层12位于所述第一过渡区1b上，在金属硅化物工艺中，硅化物阻挡层12用于防止金属层13与第一过渡区1b的基底1直接接触，从而防止在第一过渡区1b的基底1上形成金属硅化物层14，相应有利于防止第一过渡区1b的源区5和第一漏区6被金属硅化物层14短路的问题。
24.其中，在形成硅化物阻挡层12的过程中，去除位于选择栅区1s和所述单元阵列区1c的硅化物阻挡膜11包括光刻和刻蚀工艺，为了给所述光刻和刻蚀工艺预留足够的工艺窗口和尺寸空间，以保证硅化物阻挡层12对第一过渡区1b的保护效果，硅化物阻挡层12还延伸覆盖位于相邻单元阵列区1c栅极结构9侧壁上的隔离侧墙10、以及部分的栅极结构9顶部。
25.但是，这导致金属硅化物层14不会形成在被硅化物阻挡层12覆盖的栅极结构9上，被硅化物阻挡层12覆盖的栅极结构9作为伪栅极结构，这会减少单元阵列区1c可用的栅极结构9数量，还会增大无效区域的面积，降低了单元阵列区1c的单位面积利用率。此外，形成硅化物阻挡层12的过程包括光刻工艺，光刻工艺包括套刻对准的过程，这对套刻偏移(overlay shift)的精度具有较高的要求，相应增加了金属硅化物工艺的难度、减小金属硅化物工艺的工艺窗口。
26.为了解决所述技术问题，本发明实施例提供的半导体结构的形成方法中，图形化所述控制栅材料层和浮栅材料层，在所述单元阵列区、第一过渡区和相邻选择栅区上形成控制栅，剩余的浮栅材料层作为浮栅，相应地，所述栅极结构还形成于所述第一过渡区上，之后在所述栅极结构的侧壁上形成隔离侧墙，位于所述单元阵列区和第一过渡区的相邻栅极结构侧壁上的隔离侧墙相接触，所述第一过渡区的基底相应被所述栅极结构和隔离侧墙所覆盖，在形成金属硅化物层的过程中，所述第一过渡区的栅极结构和隔离侧墙能够作为金属硅化物工艺中金属层与基底的阻隔层，防止金属硅化物层形成在第一过渡区的基底上，相应有利于防止源区和第一漏区在第一过渡区上被金属硅化物层相连而发生短路的问题；而且，在形成硅化物阻挡层的过程中，无需保留第一过渡区的硅化物阻挡膜，形成硅化物阻挡层的光刻和刻蚀工艺相应不需要在所述第一过渡区进行对准，有利于降低对工艺精度的要求、增大工艺窗口，此外，本发明实施例中避免为预留工艺空间，而将硅化物阻挡层形成在单元阵列区的靠近第一过渡区的部分栅极结构上，从而有利于增加可用的栅极结构数量、减小整体单元阵列区的面积；综上，本发明实施例有利于增大金属硅化物工艺的工艺窗口、降低金属硅化物工艺的难度。
27.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
28.图11至图23是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
29.参考图11和图12，图11为俯视图，图12为图11沿aa割线的局部剖面图，提供基底100，包括多个分立的单元阵列区100c，用于形成存储单元，所述基底100还包括沿列向(如图11中y方向所示)位于所述单元阵列区100c之间的选择栅区100s、以及沿列向位于所述单元阵列区100c和相邻一侧选择栅区100s之间的第一过渡区100b，所述基底100中形成有多条沿列向延伸且沿行向(如图11中x方向所示)排布的隔离结构110，所述基底100上形成有浮栅材料层120，所述单元阵列区100c的相邻隔离结构110之间的浮栅材料层120中还形成有沿列向的开口130，所述开口130沿列向还贯穿第一过渡区100b和相邻部分选择栅区100s，所述开口130下方的基底100中形成有源区140，所述单元阵列区100c、第一过渡区100b以及相邻部分选择栅区100s的隔离结构110沿行向第二侧的基底100中形成有第一漏区150。
30.基底100为形成或非门快闪存储器(nor flash memory)提供工艺平台。具体地，本实施例中，所述基底100用于形成4f2型nor快闪阵列。在这种nor型快闪阵列中，nvm单元的面积可以仅为4f2(其中f为最小特征尺寸feature)，有利于提高存储单元面密度。
31.单元阵列区100c用于形成存储单元。选择栅区100s沿列向位于单元阵列区100c之间，后续在选择栅区100s上形成逻辑器件(logic device)。具体地，后续在选择栅区100s上形成选择栅(select gate，sg)。
32.单元阵列区100c相邻一侧选择栅区100s的有源区(active area，aa)相对于所述单元阵列区100c的有源区沿行向朝第一侧偏移，所述选择栅区100s的隔离结构110相对于单元阵列区100c的隔离结构110也沿行向朝第一侧偏移，所述第一过渡区100b作为边界区(boundary area)，位于所述单元阵列区100c和相邻一侧选择栅区100s之间，用于连接所述单元阵列区100c和相邻的选择栅区100s。
33.本实施例中，所述基底100还包括沿列向位于所述单元阵列区100c和相邻另一侧选择栅区100s之间的第二过渡区(图未示)，所述第一过渡区100b和相邻的选择栅区100s构成第一选择栅单元(未标示)；所述第二过渡区和相邻的选择栅区100s构成第二选择栅单元(图未示)，所述第二选择栅单元和第一选择栅单元关于所述单元阵列区100c中心对称。
34.单元阵列区100c相邻另一侧选择栅区100s的有源区相对于所述单元阵列区100c的有源区沿行向朝第二侧偏移，所述选择栅区100s的隔离结构110相对于单元阵列区100c的隔离结构110也沿行向朝第二侧偏移，所述第二过渡区作为边界区，位于所述单元阵列区100c和相邻另一侧的选择栅区100s之间，用于连接所述单元阵列区100c和相邻另一侧的选择栅区100s。
35.本实施例中，基底100包括衬底。具体地，衬底为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
36.隔离结构110用于定义基底100的有源区(active area，aa)和隔离区。被隔离结构110相隔离的基底100用于作为有源区，剩余区域作为隔离区。隔离结构110用于在沿行向上隔离相邻的器件单元。
37.本实施例中，隔离结构110为浅沟槽隔离结构(shallow trench isolation，sti)，隔离结构110的材料为氧化硅。在其他实施例中，隔离结构的材料还可以为氮化硅或等氧化硅等其他介电材料。
38.本实施例中，所述隔离结构110包括位于单元阵列区100c的主延伸部(未标示)、位于相邻一侧选择栅区100s的第一偏移延伸部(未标示)，所述第一偏移延伸部相对于主延伸部沿行向朝第一侧偏移，所述隔离结构还包括与第一偏移延伸部和主延伸部相连、位于第一过渡区100b的第一过渡延伸部(未标示)。
39.本实施例中，所述隔离结构110还包括位于单元阵列区100c相邻另一侧选择栅区100s的第二偏移延伸部(图未示)，所述第二偏移延伸部相对于所述主延伸部沿行向朝第二侧偏移，所述隔离结构还包括与所述第二偏移延伸部和主延伸部相连、位于所述第二过渡区的第二过渡延伸部(图未示)。
40.本实施例中，所述隔离结构110还包括：沿行向与第一偏移延伸部间隔排布的第一次延伸部(未标示)，所述第一次延伸部沿列向还延伸至相邻的第一过渡区100b且与第一过
渡延伸部之间具有间隔；沿行向与第二偏移延伸部间隔排布的第二次延伸部(图未示)，所述第二次延伸部沿列向还延伸至相邻的第二过渡区且与第二过渡延伸部之间具有间隔。
41.所述浮栅材料层120用于形成浮栅(floating gate)。
42.本实施例中，浮栅材料层120的材料为多晶硅。
43.本实施例中，所述浮栅材料层120与基底100顶面之间以及暴露出的基底100顶面上还形成有隧穿氧化层155。所述隧穿氧化(tunneling oxide，tox)层155用于提供电子从基底100到浮栅的隧穿通道。所述隧穿氧化层155还用于隔离浮栅与基底100。本实施例中，所述隧穿氧化层155的材料为氧化硅。
44.本实施例中，为方便示意和说明，仅在剖面图中示意出隧穿氧化层155。
45.所述开口130用于定义源区140的形状和位置。
46.本实施例中，所述开口130贯穿相邻所述主延伸部之间的浮栅材料层120。
47.本实施例中，所述开口130沿列向还贯穿相邻的第二过渡区和部分选择栅区100s，开口130沿列向还延伸至与第一过渡区100b相邻的部分选择栅区100s、以及与第二过渡区相邻的部分选择栅区100s，从而使得位于开口130下方的基底100中的源区140能够延伸至选择栅区100s以与后续的选择栅相连。
48.本实施例中，沿列向延伸至与第一过渡区100b相邻的部分选择栅区s的开口400，位于第一偏移延伸部和沿行向第一侧相邻的第一次延伸部之间；沿列向还延伸至与第二过渡区相邻的部分选择栅区100s的开口130，位于第二偏移延伸部和沿行向第二侧相邻的第二次延伸部之间。
49.本实施例中，开口130的底部露出隧穿氧化层155，隧穿氧化层155能够对基底100起到保护的作用，降低基底100在半导体工艺制程中受损的几率。
50.源区140用于作为共源区(common source)。源区140位于开口130下方的基底100中，源区140沿列向延伸。
51.第一漏区150用于形成第一漏极次位线(drain bitline)。第一漏区150位于主延伸部、第一过渡延伸部和部分第一偏移延伸部沿行向第二侧的基底100中。第一漏区150沿着主延伸部和第一过渡延伸部沿行向第二侧的侧壁延伸，第一漏区150还延伸至与相邻的第一偏移延伸部沿行向第二侧侧壁的部分基底100中，从而使第一漏区150延伸至第一过渡区100b相邻的部分选择栅区100s中，进而使与第一漏极次位线对应的存储单元与选择栅相连。
52.本实施例中，所述开口130沿列向还贯穿相邻的第二过渡区和部分选择栅区100s，所述单元阵列区100c、第二过渡区以及相邻部分选择栅区100s的隔离结构110沿行向第一侧的基底100中还形成有第二漏区160。
53.本实施例中，第二漏区160用于形成第二漏极次位线，第二漏区160沿着主延伸部以及第二过渡延伸部沿行向第一侧的侧壁延伸，第二漏区160还延伸至与相邻的第二偏移延伸部沿行向第一侧侧壁的部分基底100中，从而使第二漏区160延伸至与第二过渡区相邻的部分选择栅区100s中，进而使与第二漏极次位线对应的存储单元与选择栅相连。
54.本实施例中，第一漏区150、第二漏区160和源区140在基底100中的掺杂深度小于隔离结构110的深度，从而使得第一漏区150、第二漏区160和源区140中两两之间均能够被隔离结构110相隔离。
55.当形成nmos器件时，第一漏区150、第二漏区160和源区140的掺杂离子为n型离子；当形成pmos器件时，第一漏区150、第二漏区160和源区140的掺杂离子为p型离子。
56.参考图13和图14，图13为俯视图，图14为图13沿aa割线的局部剖面图，形成覆盖所述浮栅材料层120、隔离结构110和基底100的控制栅材料层165。所述控制栅材料层165用于后续形成控制栅。
57.本实施例中，所述控制栅材料层165的材料为多晶硅。本实施例中，形成所述控制栅材料层的工艺包括沉积工艺(例如：化学气相沉积工艺)。
58.本实施例中，所述形成方法还包括：在形成所述控制栅材料层165之前，在所述隔离结构110、基底100、以及所述浮栅材料层120的顶面和侧壁上形成栅介质材料层185。所述控制栅材料层165相应形成在栅介质材料层185上。
59.所述栅介质材料层185用于形成栅极间介质层。
60.所述栅介质材料层185的材料为介质材料。本实施例中，栅介质材料层185为叠层结构。作为一种示例，栅介质材料层185为ono(oxide-nitride-oxide，氧化物-氮化物-氧化物)结构，栅介质材料层185包括自下而上依次堆叠的氧化硅层、氮化硅层和氧化硅层。
61.在其他实施例中，根据实际的工艺需求，所述栅介质材料层还可以为其他合适的材料，所述栅介质材料层还可以为单层结构。
62.参考图15和图16，图15为俯视图，图16为图15沿aa割线的局部剖面图，图形化所述控制栅材料层165和浮栅材料层120，在所述单元阵列区100c、第一过渡区100b和相邻选择栅区100s上形成多条沿行向延伸且沿列向排布的控制栅170，剩余位于所述控制栅170底部的浮栅材料层120用于作为浮栅180，所述浮栅180和位于所述浮栅180上的控制栅170用于构成栅极结构200。
63.在nor快闪存储器工作时，通过控制栅170，改变电子注入到浮栅或是从浮栅上擦除，从而实现编程。
64.在nor快闪存储器工作时，浮栅180能够捕捉电子并储存电子，并且在掉电之后，存储于浮栅180中的电子也不会流失，且浮栅180中存储的电荷量，能够改变场效应管的导通电压，而不同的导通电压能够代表不同的状态，从而实现了信息的存储。
65.本实施例中，所述控制栅170还形成在所述第一过渡区100b上，相应地，栅极结构200还形成于所述第一过渡区100b上，之后在所述栅极结构200的侧壁上形成隔离侧墙，在所述单元阵列区100c和第一过渡区100b，位于相邻所述栅极结构200侧壁上的隔离侧墙相接触，相应地，所述第一过渡区100b的基底100被所述栅极结构200和隔离侧墙所覆盖，第一过渡区100b的栅极结构200和隔离侧墙能够作为金属硅化物工艺中金属层与基底100的阻隔层，从而防止金属硅化物层形成在第一过渡区100b的基底100上，相应有利于防止源区140和第一漏区150在第一过渡区100b上被金属硅化物层相连而发生短路的问题。
66.本实施例中，所述控制栅170还位于第二过渡区和相邻的选择栅区100s上。相应地，在后续形成隔离侧墙的步骤中，在第二过渡区，位于相邻栅极结构200侧壁上的隔离侧墙相接触，在金属硅化物工艺中，位于第二过渡区的栅极结构200和隔离侧墙能够作为金属层与第二过渡区基底100之间的阻隔层，能够防止金属硅化物层形成在第二过渡区的基底100上，也有利于防止源区140和第二漏区160在第二过渡区上被金属硅化物相连而发生短路的问题。
67.作为一种示例，位于所述第一过渡区100b和第二过渡区的相邻控制栅170之间的间隔，与位于单元阵列区100c上的相邻控制栅170之间的间隔相同，而且，位于所述第一过渡区100b和第二过渡区的控制栅170的尺寸与位于单元阵列区100c上的控制栅170的尺寸相同，从而使第一过渡区100b和第二过渡区与单元阵列区100c的结构保持一致，有利于提高工艺一致性。
68.本实施例中，图形化所述控制栅材料层165和浮栅材料层120的步骤包括：在所述单元阵列区100c、第一过渡区100b和相邻选择栅区100s的控制栅材料层165上形成多条沿行向延伸且沿列向间隔排列的掩膜层(图未示)；以所述掩膜层为掩膜，图形化所述控制栅材料层165和浮栅材料层120。
69.本实施例中，所述掩膜层还形成在所述第一过渡区100b和第二过渡区上，相应使得在以掩膜层为掩膜，图形化控制栅材料层165和浮栅材料层120后，所形成的控制栅170能够位于所述第一过渡区100b和第二过渡区上。
70.本实施例中，所述掩膜层的材料光刻胶。形成所述掩膜层包括利用掩膜版对光刻胶进行曝光的过程。因此，本实施例中，通过修改所述掩膜版的图形的方式，以使经过曝光显影等光刻工艺形成的掩膜层能够形成在第一过渡区100b上，相应使控制栅170还形成在第一过渡区100b和第二过渡区上，对现有工艺制程的改动小，能够正常延续先前的工艺流程和生产制程，避免了工艺流程变动所带来的成本和负担。
71.本实施例中，采用各向异性的干法刻蚀工艺，以掩膜层为掩膜图形化控制栅材料层165和浮栅材料层120。各向异性的干法刻蚀工艺具有各向异性的刻蚀特性，能够实现较高的剖面控制性和图形传递精度，相应有利于使控制栅170和浮栅180的形貌和尺寸满足工艺需求。
72.本实施例中，图形化控制栅材料层165和浮栅材料层120后，浮栅180为岛状结构。本实施例中，在图形化控制栅材料层165和浮栅材料层120的步骤中，还图形化所述栅介质材料层185，剩余的栅介质材料层185用于作为栅极间介质(inter-poly dielectric，ipd)层190。所述栅极间介质层190相应也为叠层结构，具体地，栅极间介质层190也为ono结构。
73.所述栅极间介质层190用于实现所述控制栅170与所述浮栅180之间的隔离，所述栅极间介质层190还用于实现所述控制栅170与基底100之间的隔离。
74.因此，所述栅极结构200还包括所述栅极间介质层190。
75.参考图17，在栅极结构200的侧壁上形成隔离侧墙210，在单元阵列区100c和第一过渡区100b，位于相邻栅极结构200侧壁上的隔离侧墙210相接触。
76.所述隔离侧墙210用于保护栅极结构200的侧壁，在单元阵列区100c和第一过渡区100b，位于相邻栅极结构200侧壁上的隔离侧墙210相接触，从而使隔离侧墙210填充满单元阵列区100c和第一过渡区100b的相邻栅极结构200之间的空间，进而实现相邻栅极结构200之间的电隔离，而且，位于第一过渡区100b的基底100被栅极结构200和隔离侧墙210所覆盖，从而不会暴露在后续的金属硅化物工艺中，相应避免所述第一过渡区100b的基底100表面与后续的金属层相接触，进而防止金属硅化物层形成在第一过渡区100b的基底100顶面上。
77.本实施例中，形成隔离侧墙210的步骤中，在所述第二过渡区，位于相邻栅极结构200侧壁上的隔离侧墙210相接触，从而使隔离侧墙210还填充满第二过渡区的相邻栅极结
构200之间的空间，位于第二过渡区的基底100被栅极结构200和隔离侧墙210所覆盖，相应不会暴露在后续的金属硅化物工艺中，进而避免第二过渡区的基底100表面与金属层相接触，以防止金属硅化物层形成在第二过渡区的基底100顶面上。
78.所述隔离侧墙210的材料为介质材料。所述隔离侧墙210的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述隔离侧墙210可以为单层结构或叠层结构。本实施例中，隔离侧墙210为单层结构，隔离侧墙210的材料为氮化硅。
79.本实施例中，所述隔离侧墙210还形成在所述栅极结构200的顶部、以及所述基底100和隔离结构110的顶面上。本实施例中，采用炉管工艺(即高温扩散工艺)，形成隔离侧墙210。在其他实施例中，还可以采用化学气相沉积工艺(例如：等离子体增强化学气相沉积工艺)，形成隔离侧墙。
80.本实施例中，在形成隔离侧墙210的过程中，位于栅极结构200侧壁的隔离侧墙210的厚度，大于或等于0.5倍单元阵列区100c的相邻栅极结构200之间的间隔，从而在沉积隔离侧墙210材料的过程中，随着位于栅极结构200侧壁上的沉积材料厚度逐渐增加，在单元阵列区100c、第一过渡区100b和第二过渡区，位于相邻栅极结构200侧壁上的隔离侧墙210材料逐渐接触，进而将单元阵列区100、第一过渡区100b和第二过渡区的相邻栅极结构200之间的空间填充满。
81.需要说明的是，本实施例中，在形成所述栅极结构200之后，在形成隔离侧墙210之前，所述半导体结构的形成方法还包括：在所述栅极结构200的顶面和侧壁、基底100以及隔离结构110上保形覆盖衬垫层220。
82.所述衬垫层220用于保护所述栅极结构200，所述衬垫层220还用于提高隔离侧墙210与栅极结构200之间的粘附性，从而防止隔离侧墙210直接与栅极结构200接触而产生较大的应力缺陷等问题。
83.因此，在形成所述隔离侧墙210的步骤中，所述隔离侧墙210保形覆盖于所述衬垫层220上。本实施例中，所述衬垫层220的材料为氧化硅。
84.参考图18至19，在所述基底100、隔离侧墙210和栅极结构200上形成硅化物阻挡层(图未示)，所述硅化物阻挡层暴露出所述单元阵列区100c、第一过渡区100b和相邻的选择栅区100s。
85.所述基底100上通常还包括其他类型的器件区，例如：外围器件区(图未示)，所述硅化物阻挡层(sab)位于不需形成金属硅化物层的区域，用于阻挡金属硅化物的生长。
86.本实施例中，所述第一过渡区100b的基底100被所述栅极结构200和隔离侧墙210所覆盖，第一过渡区100b的栅极结构200和隔离侧墙210能够作为金属硅化物工艺中金属层与基底100的阻隔层，从而防止金属硅化物层形成在第一过渡区100b的基底100上，且本实施例无需保留第一过渡区100b的硅化物阻挡膜，形成硅化物阻挡层的光刻和刻蚀工艺相应不需要在所述第一过渡区100b进行对准，有利于降低对工艺精度的要求、增大工艺窗口，此外，本实施例中也不需要为预留工艺空间，而将硅化物阻挡层形成在单元阵列区100c的靠近第一过渡区100b的部分栅极结构200上，从而有利于增加可用的栅极结构200数量、减小整体单元阵列区100c的面积。
87.本实施例中，第二过渡区的基底100被栅极结构200和隔离侧墙210所覆盖，第二过
渡区的栅极结构200和隔离侧墙210相应能够作为后续金属硅化物工艺中金属层与基底100之间的阻隔层，以防止金属层与基底100直接接触，因此，在硅化物阻挡层还暴露出所述第二过渡区和相邻选择栅区100s上，本实施例形成硅化物阻挡层的工艺相应也不需要在第二过渡区进行对准，相应也有利于降低对工艺精度的要求、增大工艺窗口，也有利于增加可用的栅极结构200数量、减少整体单元阵列区100c的面积。
88.综上，本发明实施例有利于增大金属硅化物工艺的工艺窗口、降低金属硅化物工艺的难度。
89.硅化物阻挡层的材料为介质材料，从而保证硅化物阻挡层能够隔离金属硅化物工艺中的金属层与硅。硅化物阻挡层的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。本实施例中，硅化物阻挡层的材料为氧化硅。
90.以下结合附图，对本实施例形成硅化物阻挡层的具体步骤进行详细说明。
91.如图18所示，在所述基底100、隔离侧墙210和栅极结构200上保形覆盖硅化物阻挡膜230。所述硅化物阻挡膜230用于形成硅化物阻挡层。
92.本实施例中，采用沉积工艺，形成所述硅化物阻挡膜230。所述沉积工艺包括化学气相沉积工艺或原子层沉积工艺。
93.本实施例中，由于所述隔离侧墙210不仅位于所述栅极结构200的侧壁上，而且还位于所述栅极结构200的顶部、以及所述基底100和隔离结构110的顶面上，因此在形成硅化物阻挡膜230的步骤中，所述硅化物阻挡膜230保形覆盖于所述隔离侧墙210上。
94.如图19所示，去除位于所述单元阵列区100c、第一过渡区100b和相邻选择栅区100s上的硅化物阻挡膜230，剩余的硅化物阻挡膜230用于作为硅化物阻挡层(图未示)。
95.本实施例中，去除位于所述单元阵列区100c、第一过渡区100b和相邻选择栅区100s上的硅化物阻挡膜230，相应不需要在所述第一过渡区100b进行对准，有利于降低对工艺精度的要求、增大工艺窗口。
96.本实施例中，还去除位于所述第二过渡区和相邻选择栅区100s上的硅化物阻挡膜230，相应也不需要在第二过渡区进行对准，有利于降低对工艺精度的要求、增大工艺窗口，也有利于增加可用的栅极结构200数量、减少整体单元阵列区100c的面积。
97.本实施例中，去除位于单元阵列区100c、第一过渡区100b和相邻选择栅区100s上的硅化物阻挡膜230的步骤包括：在所述硅化物阻挡膜230上形成图形层(图未示)，图形层中具有暴露出所述单元阵列区100c、第一过渡区100b和相邻选择栅区100s上的硅化物阻挡膜230的图形开口；以所述图形层为掩膜，去除所述图形开口露出的所述硅化物阻挡膜230，形成所述硅化物阻挡层。
98.其中，图形开口还暴露出第二过渡区和相邻选择栅区100s上的硅化物阻挡膜230，以便于在同一步骤中去除单元阵列区100c、第一过渡区100b和相邻选择栅区100s、以及第二过渡区和相邻选择栅区100s的硅化物阻挡膜230。
99.本实施例中，所述图形层的材料包括光刻胶。形成图形层的过程包括曝光、显影等光刻工艺，所述光刻工艺相应不需在所述第一过渡区100b进行对准，进而有利于降低对光刻工艺的精度要求、降低工艺难度。
100.去除位于所述单元阵列区100c、第一过渡区100b和相邻选择栅区100s上的硅化物阻挡膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或两种。
101.需要说明的是，本实施例中，所述半导体结构的形成方法还包括：在去除单元阵列区100c、第一过渡区100b和相邻选择栅区100s、以及第二过渡区和相邻选择栅区100s的硅化物阻挡膜230的步骤中，去除位于所述单元阵列区100c和第一过渡区100b的栅极结构200以及隔离结构110顶面上的隔离侧墙，以及位于相邻所述选择栅区100s的栅极结构200顶部、基底100与隔离结构110顶面上的隔离侧墙210，从而暴露出所述单元阵列区100c和第一过渡区100b的栅极结构200以及隔离结构110顶面、以及相邻所述选择栅区100s的栅极结构200顶部、基底100与隔离结构110顶面，以便于在后续金属硅化物工艺中，金属层能够与单元阵列区100c和第一过渡区100b的栅极结构200、以及相邻选择栅区100s的栅极结构200和基底100相接触。
102.同样的，本实施例中还去除位于第二过渡区的栅极结构200和隔离结构110顶面上的隔离侧墙，以及位于相邻所述选择栅区100s的栅极结构200顶部、基底100与隔离结构110顶面上的隔离侧墙210，从而暴露出第二过渡区的栅极结构200顶面、相邻选择栅区100s的栅极结构200顶部和基底100顶面，以便于后续金属硅化物工艺中金属层能够与第二过渡区的栅极结构200、以及相邻选择栅区100s的栅极结构200和基底100相接触。
103.还需要说明的是，本实施例中，所述隔离侧墙210与基底100之间、隔离侧墙210与隔离结构110之间、以及隔离侧墙210与栅极结构200之间还形成有衬垫层220，因此，还去除单元阵列区100c、第一过渡区100b和相邻选择栅区100s、以及第二过渡区和相邻选择栅区100s的栅极结构200与隔离侧墙210顶面的衬垫层220，以及选择栅区100s的基底100顶面上的衬垫层220。
104.其中，在去除选择栅区100s的基底100顶面上的衬垫层220的步骤中，还去除选择栅区100s的基底100顶面上的隧穿氧化层155，从而暴露出选择栅区100s的基底100顶面，进而使后续金属硅化物工艺中的金属层能够与选择栅区100s的基底100顶面直接接触。
105.参考图20至图22，在所述硅化物阻挡层露出的栅极结构200顶部和基底100顶面形成金属硅化物层300。
106.由前述可知，所述第一过渡区100b、第二过渡区的基底100被所述栅极结构200和隔离侧墙210所覆盖，第一过渡区100b、第二过渡区的栅极结构200和隔离侧墙210作为金属硅化物工艺中金属层与基底100的阻隔层，从而防止金属硅化物层形成在第一过渡区100b和第二过渡区的基底100上，形成硅化物阻挡层的光刻和刻蚀工艺相应不需要在所述第一过渡区100b、第二过渡区进行对准，有利于降低对工艺精度的要求、增大工艺窗口，本实施例相应有利于增大金属硅化物工艺的工艺窗口、降低金属硅化物工艺的难度。
107.而且，本实施例对现有工艺的改动小，能够正常延续先前的工艺流程和制程，避免了工艺流程变动所带来的成本和负担。
108.金属硅化物层300位于硅化物阻挡层露出的栅极结构200顶部，在后续形成与栅极结构200相接触的栅极插塞后，金属硅化物层300用于提高栅极结构200与栅极插塞之间的粘附性，还有利于减小栅极结构200与栅极插塞之间的接触电阻。
109.金属硅化物层300还位于硅化物阻挡层露出的基底100顶面。本实施例中，硅化物阻挡层还暴露出选择栅区100s的基底100，所述选择栅区100s的基底100中通常还形成有选择栅区100s对应的源区和漏区，金属硅化物层300相应形成在选择栅区100s的源区和漏区顶面，从而在后续形成与选择栅区100s的源区相接触的源极插塞、与选择栅区100s的漏区
相接触的漏极插塞后，金属硅化物层300有利于提高源极插塞与选择栅区100s的源区之间的粘附性、漏极插塞与选择栅区100s的漏区之间的粘附性，还有利于减小源极插塞与选择栅区100s的源区之间、以及漏极插塞与选择栅区100s的漏区之间的接触电阻，相应提升了半导体结构的性能。
110.所述金属硅化物层300的材料包括tisi、nisi、cosi或niptsi等材料。本实施例中，所述金属硅化物层300的材料为niptsi。
111.本实施例中，形成所述金属硅化物层300的步骤包括：
112.如图20所示，在所述硅化物阻挡层上以及所述硅化物阻挡层露出的隔离侧墙210的顶部与侧壁、栅极结构200顶部和基底100上形成金属层240。
113.所述金属层240的材料包括ti、ni、co或nipt。本实施例中，所述金属层240的材料为nipt。
114.本实施例中，采用物理气相沉积工艺(pvd)形成所述金属层240。
115.如图21所示，对所述金属层240进行热处理，使所述金属层240与部分厚度的栅极结构200、以及金属层240与部分厚度的基底100转化为金属硅化物层300。本实施例中，所述热处理作为第一热处理。
116.本实施例中，第一热处理包括：对所述金属层240进行退火处理。本实施例中，所述退火处理的工艺包括动态表面退火(dynamic surface anneal，dsa)工艺、快速热退火工艺或激光退火工艺。
117.如图22所示，去除剩余的所述金属层240。
118.本实施例中，由于金属层240不会与所述隔离侧墙210或隔离结构110发生反应，因此，在进行第一热处理后，能够选择性地去除位于所述保隔离侧墙210或隔离结构110上的未发生反应的剩余金属层240。
119.具体地，本实施例中，采用湿法刻蚀工艺，去除剩余的所述金属层240。
120.本实施例中，在去除剩余的金属层240后，形成所述金属硅化物层300的步骤还可以包括：对所述金属硅化物层300进行第二热处理，以进一步减小金属硅化物层300的电阻。进行第二热处理的工艺包括退火处理。
121.结合参考图23，在形成所述金属硅化物层300后，所述半导体结构的形成方法还包括：在所述金属硅化物层300和硅化物阻挡层上形成覆盖介质层250。
122.所述覆盖介质层250用于覆盖金属硅化物层300，防止金属硅化物层300暴露在空气中发生氧化或产生金属污染等问题，覆盖介质层250还可以用于作为后续接触孔刻蚀工艺中的刻蚀停止层，以定义接触孔刻蚀工艺的停止位置，相应有利于防止接触孔刻蚀工艺对基底100或栅极结构200造成过刻蚀的问题。
123.所述覆盖介质层250的材料为介质材料，例如：氧化硅、氮化硅或氮氧化硅等材料。
124.相应的，本发明还提供一种半导体结构。参考图23，示出了本发明半导体结构一实施例的结构示意图。
125.所述半导体结构包括：基底100，所述基底100包括多个分立的单元阵列区100c，用于形成存储单元，所述基底100还包括沿列向(如图15中y方向所示)位于所述单元阵列区100c之间的选择栅区100s、以及沿列向位于所述单元阵列区100c和相邻一侧选择栅区100s之间的第一过渡区100b；多条沿列向延伸且沿行向(如图15中x方向所示)排布的隔离结构
110，位于所述基底100中；多条沿行向延伸且沿列向排布的栅极结构200，位于所述单元阵列区100c、第一过渡区100b和相邻选择栅区100s上，所述栅极结构200包括：位于所述隔离结构110两侧的部分基底100上的浮栅180，位于每条所述栅极结构200中的所述浮栅180沿行向间隔排布；控制栅170，沿行向覆盖所述浮栅180、以及所述浮栅180之间的基底100和隔离结构110；沿列向的源区140，位于单元阵列区100c的相邻的浮栅180之间的基底100中，所述源区140沿列向还延伸位于所述第一过渡区100b和相邻部分选择栅区100s的基底100中；第一漏区150，位于所述单元阵列区100c、第一过渡区100b以及相邻部分选择栅区100s的隔离结构110沿行向第二侧的基底100中；隔离侧墙210，位于所述栅极结构200的侧壁上，在所述单元阵列区100c和第一过渡区100b，位于相邻所述栅极结构200侧壁上的隔离侧墙210相接触；硅化物阻挡层(图未示)，位于所述基底100、隔离侧墙210和栅极结构200上，所述硅化物阻挡层暴露出单元阵列区100c、第一过渡区100b和相邻选择栅区100s；金属硅化物层300，位于硅化物阻挡层露出的栅极结构200顶部和基底100顶面。
126.本实施例中，所述栅极结构200还位于所述第一过渡区100b上，所述第一过渡区100b的基底100被所述栅极结构200和隔离侧墙210所覆盖，第一过渡区100b的栅极结构200和隔离侧墙210能够作为金属硅化物工艺中金属层与基底100的阻隔层，防止金属层与第一过渡区100b的基底100直接接触，从而防止金属硅化物层形成在第一过渡区100b的基底100上，相应有利于防止源区140和第一漏区150在第一过渡区100b被金属硅化物层短路的问题，而且，在硅化物阻挡层的形成过程中，无需保留第一过渡区100b的硅化物阻挡膜，形成硅化物阻挡层的光刻和刻蚀工艺相应不需要在第一过渡区100b进行对准，有利于降低对工艺精度的要求、增大工艺窗口，此外，本实施例中也不需要为预留工艺空间而将硅化物阻挡层形成在单元阵列区100c的靠近第一过渡区100b的部分栅极结构200上，从而有利于增加可用的栅极结构200数量、减小整体单元阵列区100c的面积；综上，本发明实施例有利于增大金属硅化物工艺的工艺窗口、降低金属硅化物工艺的难度。
127.基底100为形成或非门快闪存储器提供工艺平台。具体地，本实施例中，所述基底100用于形成4f2型nor快闪阵列。在这种nor型快闪阵列中，nvm单元的面积可以仅为4f2，有利于提高存储单元面密度。
128.单元阵列区100c用于形成存储单元。选择栅区100s沿列向位于单元阵列区100c之间，后续在选择栅区100s上形成逻辑器件。具体地，后续在选择栅区100s上形成选择栅。
129.单元阵列区100c相邻一侧选择栅区100s的有源区(aa)相对于所述单元阵列区100c的有源区沿行向朝第一侧偏移，选择栅区100s的隔离结构110相对于单元阵列区100c的隔离结构110也沿行向朝第一侧偏移，所述第一过渡区100b作为边界区(boundary area)，位于所述单元阵列区100c和相邻一侧选择栅区100s之间，用于连接所述单元阵列区100c和相邻的选择栅区100s。
130.本实施例中，所述基底100还包括沿列向位于所述单元阵列区100c和相邻另一侧选择栅区100s之间的第二过渡区(图未示)，所述第一过渡区100b和相邻的选择栅区100s构成第一选择栅单元(未标示)；所述第二过渡区和相邻的选择栅区100s构成第二选择栅单元(图未示)，所述第二选择栅单元和第一选择栅单元关于所述单元阵列区100c中心对称。
131.单元阵列区100c相邻另一侧选择栅区100s的有源区相对于所述单元阵列区100c的有源区沿行向朝第二侧偏移，所述选择栅区100s的隔离结构110相对于单元阵列区100c
的隔离结构110也沿行向朝第二侧偏移，所述第二过渡区作为边界区，位于所述单元阵列区100c和相邻另一侧的选择栅区100s之间，用于连接所述单元阵列区100c和相邻另一侧的选择栅区100s。
132.本实施例中，基底100包括衬底。作为一种示例，衬底为硅衬底。
133.隔离结构110用于定义基底100的有源区和隔离区。被隔离结构110相隔离的基底100用于作为有源区，剩余区域作为隔离区。隔离结构110用于在沿行向上隔离相邻的器件单元。
134.本实施例中，隔离结构110为sti，隔离结构110的材料为氧化硅。
135.本实施例中，隔离结构110包括位于单元阵列区100c的主延伸部(未标示)、位于相邻一侧选择栅区100s的第一偏移延伸部(未标示)，第一偏移延伸部相对于主延伸部沿行向朝第一侧偏移，所述隔离结构还包括与第一偏移延伸部和主延伸部相连、位于所述第一过渡区100b上的第一过渡延伸部(未标示)。
136.本实施例中，所述隔离结构110还包括位于单元阵列区100c相邻另一侧选择栅区100s的第二偏移延伸部(图未示)，所述第二偏移延伸部相对于所述主延伸部沿行向朝第二侧偏移，所述隔离结构还包括与所述第二偏移延伸部和主延伸部相连、位于所述第二过渡区上的第二过渡延伸部(图未示)。
137.本实施例中，所述隔离结构110还包括：沿行向与第一偏移延伸部间隔排布的第一次延伸部(未标示)，所述第一次延伸部沿列向还延伸至相邻的第一过渡区100b且与第一过渡延伸部之间具有间隔；沿行向与第二偏移延伸部间隔排布的第二次延伸部(图未示)，所述第二次延伸部沿列向还延伸至相邻的第二过渡区且与第二过渡延伸部之间具有间隔。
138.本实施例中，栅极结构200还位于所述第二过渡区和相邻的选择栅区100s上，在所述第二过渡区，位于相邻栅极结构200侧壁上的隔离侧墙210相接触。在金属硅化物工艺中，位于第二过渡区的栅极结构200和隔离侧墙210能够作为金属层与第二过渡区的基底100之间的阻隔层，有利于防止金属层与第二过渡区的基底100相接触，相应能够防止金属硅化物层300形成在第二过渡区的基底100上，从而防止源区140和第二漏区160在第二过渡区上被金属硅化物层300相连而发生短路的问题。
139.作为一种示例，位于所述第一过渡区100b和第二过渡区的相邻栅极结构200之间的间隔，与位于单元阵列区100c上的相邻栅极结构200之间的间隔相同，而且，位于所述第一过渡区100b和第二过渡区的栅极结构200的尺寸与位于单元阵列区100c上的栅极结构200的尺寸相同，从而使第一过渡区100b和第二过渡区与单元阵列区100c的结构保持一致，有利于提高工艺一致性。
140.在nor快闪存储器工作时，浮栅180能够捕捉电子并储存电子，并且在掉电之后，存储于浮栅180中的电子也不会流失，且浮栅180中存储的电荷量，能够改变场效应管的导通电压，而不同的导通电压能够代表不同的状态，从而实现了信息的存储。本实施例中，浮栅180为岛状结构。
141.本实施例中，所述浮栅180的材料为多晶硅。
142.在nor快闪存储器工作时，通过所述控制栅170，改变电子注入到浮栅180或是从浮栅180上擦除，从而实现编程。本实施例中，控制栅170的材料为多晶硅。
143.本实施例中，所述栅极结构200还包括：栅极间介质层190，位于所述控制栅170与
所述浮栅180之间、所述控制栅170与所述隔离结构110之间、以及所述控制栅170与基底100之间。
144.所述栅极间介质层190用于实现所述控制栅170与所述浮栅180之间的隔离，所述栅极间介质层190还用于实现所述控制栅170与基底100之间的隔离。
145.本实施例中，栅极间介质层190为叠层结构。作为一种示例，所述栅极间介质层190为ono结构，所述栅极间介质层190包括自下而上依次堆叠的氧化硅层、氮化硅层和氧化硅层。
146.本实施例中，半导体结构还包括：隧穿氧化层155，位于栅极结构200与基底100之间、以及隔离侧墙210与基底100之间。
147.所述隧穿氧化层155用于提供电子从基底100到浮栅180的隧穿通道。所述隧穿氧化层155还用于隔离浮栅180与基底100。本实施例中，所述隧穿氧化层155的材料为氧化硅。
148.本实施例中，为方便示意和说明，仅在剖面图中示意出隧穿氧化层155。
149.源区140用于作为共源区。本实施例中，所述源区140沿列向还延伸位于相邻的第二过渡区和部分选择栅区100s的基底100中。
150.本实施例中，源区140沿列向还延伸位于第一过渡区100b和相邻部分选择栅区100s、以及所述第二过渡区和相邻部分选择栅区100s的基底中，从而使得所述源区140能够延伸至选择栅区100s以与选择栅相连。
151.本实施例中，沿列向延伸至与第一过渡区100b相邻的部分选择栅区s的源区140，位于第一偏移延伸部和沿行向第一侧相邻的第一次延伸部之间；沿列向还延伸至与第二过渡区相邻的部分选择栅区100s的源区140，位于第二偏移延伸部和沿行向第二侧相邻的第二次延伸部之间。
152.第一漏区150用于形成第一漏极次位线。第一漏区150位于所述主延伸部、第一过渡延伸部和部分第一偏移延伸部沿行向第二侧的基底100中。第一漏区150沿着主延伸部、第一过渡延伸部沿行向第二侧的侧壁延伸，第一漏区150还延伸至与相邻的第一偏移延伸部沿行向第二侧侧壁的部分基底100中，从而使第一漏区150延伸至第一过渡区100b相邻的部分选择栅区100s中，进而使与第一漏极次位线对应的存储单元与选择栅相连。
153.本实施例中，所述半导体结构还包括：第二漏区160，位于单元阵列区100c、第二过渡区以及相邻部分选择栅区100s的隔离结构110沿行向第一侧的基底100中。
154.第二漏区160用于形成第二漏极次位线。第二漏区160沿着主延伸部以及第二过渡延伸部沿行向第一侧的侧壁延伸，第二漏区160还延伸至与相邻的第二偏移延伸部沿行向第一侧侧壁的部分基底100中，从而使第二漏区160延伸至与第二过渡区相邻的部分选择栅区100s中，进而使与第二漏极次位线对应的存储单元与选择栅相连。
155.本实施例中，第一漏区150、第二漏区160和源区140在基底100中的掺杂深度小于隔离结构110的深度，从而使得第一漏区150、第二漏区160和源区140中的任意两个之间均能够被隔离结构110相隔离。
156.当形成nmos器件时，第一漏区150、第二漏区160和源区140的掺杂离子为n型离子；当形成pmos器件时，第一漏区150、第二漏区160和源区140的掺杂离子为p型离子。
157.所述隔离侧墙210用于保护栅极结构200的侧壁，在单元阵列区100c和第一过渡区100b，位于相邻所述栅极结构200侧壁上的隔离侧墙210相接触，从而使隔离侧墙210填充满
单元阵列区100c和第一过渡区100b的相邻栅极结构200之间的空间，进而实现相邻栅极结构200之间的电隔离。
158.其中，位于第一过渡区100b的基底100被栅极结构200和隔离侧墙210所覆盖，从而不会暴露在金属硅化物工艺中，相应避免所述第一过渡区100b的基底100表面与金属硅化物工艺的金属层相接触，进而防止金属硅化物层300形成在第一过渡区100b的基底100顶面上。
159.本实施例中，在第二过渡区，位于相邻栅极结构200侧壁上的隔离侧墙210相接触，从而使隔离侧墙210还填充满第二过渡区的相邻栅极结构200之间的空间，位于第二过渡区的基底100被栅极结构200和隔离侧墙210所覆盖，相应不会暴露在金属硅化物工艺中，进而避免第二过渡区的基底100表面与金属硅化物工艺的金属层相接触，以防止金属硅化物层300形成在第二过渡区的基底100顶面上。
160.所述隔离侧墙210的材料为介质材料。所述隔离侧墙210的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述隔离侧墙210可以为单层结构或叠层结构。本实施例中，隔离侧墙210为单层结构，隔离侧墙210的材料为氮化硅。
161.需要说明的是，本实施例中，所述半导体结构还包括：衬垫层220，位于所述隔离侧墙210与基底100之间、以及隔离侧墙220与栅极结构200之间。
162.衬垫层220用于保护栅极结构200，所述衬垫层220还用于提高隔离侧墙210与栅极结构200之间的粘附性，从而防止隔离侧墙210直接与栅极结构200接触而产生较大的应力缺陷等问题。本实施例中，衬垫层220的材料为氧化硅。
163.所述基底100上通常还包括其他类型的器件区，例如：外围器件区(图未示)，所述硅化物阻挡层(sab)位于不需形成金属硅化物层的区域，用于阻挡金属硅化物的生长。
164.本实施例中，硅化物阻挡层还暴露出第二过渡区和相邻选择栅区100s。
165.本实施例中，硅化物阻挡层无需保留在第一过渡区100b和第二过渡区上，形成硅化物阻挡层的光刻和刻蚀工艺相应不需要在所述第一过渡区100b、第二过渡区进行对准，有利于降低对工艺精度的要求、增大工艺窗口，有利于增大金属硅化物工艺的工艺窗口、降低金属硅化物工艺的难度。
166.所述硅化物阻挡层的材料为介质材料，从而保证硅化物阻挡层能够隔离金属硅化物工艺中的金属层与硅。所述硅化物阻挡层的材料可以为氧化硅、氮化硅和氮氧化硅中的一种或多种。本实施例中，硅化物阻挡层的材料为氧化硅。
167.金属硅化物层300位于硅化物阻挡层露出的栅极结构200顶部，在后续形成与栅极结构200相接触的栅极插塞，金属硅化物层300用于提高栅极结构200与栅极插塞之间的粘附性，还有利于减小栅极结构200与栅极插塞之间的接触电阻，相应提升了半导体结构的性能。
168.金属硅化物层300还位于硅化物阻挡层露出的基底100顶面。本实施例中，硅化物阻挡层还暴露出选择栅区100s的基底100，所述选择栅区100s的基底100中通常还形成有选择栅区100s对应的源区和漏区，金属硅化物层300相应位于选择栅区100s的源区和漏区顶面，从而在后续形成与选择栅区100s的源区相接触的源极插塞、与选择栅区100s的漏区相接触的漏极插塞后，金属硅化物层300有利于提高源极插塞与选择栅区100s的源区之间的
粘附性、漏极插塞与选择栅的漏区之间的粘附性，还有利于减小源极插塞与选择栅区100s的源区之间、以及漏极插塞与选择栅区100s的漏区之间的接触电阻，相应提升了半导体结构的性能。
169.所述金属硅化物层300的材料包括tisi、nisi、cosi或niptsi等材料。本实施例中，所述金属硅化物层300的材料为niptsi。
170.本实施例中，所述半导体结构还包括：覆盖介质层250，位于所述金属硅化物层300和硅化物阻挡层上。
171.所述覆盖介质层250用于覆盖金属硅化物层300，防止金属硅化物层300暴露在空气中发生氧化或产生金属污染等问题，覆盖介质层250还可以用于作为后续接触孔刻蚀工艺中的刻蚀停止层，以定义接触孔刻蚀工艺的停止位置，相应有利于防止接触孔刻蚀工艺对基底100或栅极结构200造成过刻蚀的问题。覆盖介质层250的材料为介质材料，例如：氧化硅、氮化硅或氮氧化硅等材料。
172.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。