半导体结构的形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。


背景技术：

2.光刻技术是半导体制作技术中至关重要的一项技术，其能够实现将图形从掩模版中转移到硅片表面，形成符合设计要求的半导体产品。
3.在光刻工艺过程中，首先，通过曝光步骤，光线通过掩模版中透光或反光的区域照射至涂覆了光刻胶的硅片上，并与光刻胶发生光化学反应；接着，通过显影步骤，利用感光和未感光的光刻胶对显影剂的溶解程度，形成光刻图形，实现掩模版图案的转移；然后，通过刻蚀步骤，基于光照层所形成的光刻图形对硅片进行刻蚀，将掩模版图案进一步转移至硅片上。
4.在光刻之前必须将晶圆进行对准处理，这样才可以将图形精准的转移到晶圆的光照层。
5.然而，现有的对准处理的偏差仍然较大，导致形成的半导体结构套刻精度低、且制造半导体结构的制程效率较差。


技术实现要素：

6.本发明解决的技术问题是提供一种半导体结构的形成方法，以提高半导体结构的套刻精度，并提高制造半导体结构的制程效率。
7.为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供初始衬底；在所述初始衬底上形成第一图形化层；以所述第一图形化层对所述初始衬底图形化，形成衬底及位于所述衬底上的若干初始对准标记，所述初始对准标记沿第一方向延伸；在所述衬底和初始对准标记上形成第二图形化层；以所述第二图形化层为掩膜，刻蚀所述初始对准标记，形成若干对准标记，并且，所述对准标记沿第一方向的最大长度小于所述初始对准标记沿第一方向的最大长度。
8.可选的，所述初始对准标记包括沿所述第一方向延伸的直线部、以及分别与所述直线部的两端连接的端部。
9.可选的，所述直线部包括若干沿第一方向延伸的条形结构。
10.可选的，形成所述初始对准标记的方法包括：在形成所述第一图形化层之前，在所述初始衬底表面形成芯模材料层；以所述第一图形化层为掩膜，刻蚀所述芯模材料层直至暴露出所述初始衬底，形成若干沿第一方向延伸且相互分立的芯模结构。
11.可选的，形成所述初始对准标记的方法还包括：以若干所述芯模结构为掩膜，刻蚀所述初始衬底，直至形成所述衬底及初始对准标记。
12.可选的，形成所述初始对准标记的方法还包括：在每个芯模结构的侧壁面形成第一侧墙。
13.可选的，形成所述初始对准标记的方法还包括：以所述第一侧墙为掩膜，刻蚀所述
初始衬底，直至形成所述衬底及初始对准标记。
14.可选的，形成所述初始对准标记的方法还包括：在所述第一侧墙的侧壁面形成第二侧墙；以所述第二侧墙为掩膜，刻蚀所述初始衬底，直至形成所述衬底及初始对准标记。
15.可选的，所述第二图形化层内具有若干沿第二方向延伸的开口，每个所述开口暴露出1个所述初始对准标记的端部。
16.可选的，所述衬底包括若干沿第一方向排布的第一区和第二区，每个第一区与1个第二区邻接，所述第一区和第二区分别包括若干组沿第一方向排布的对准标记，邻接的第一区和第二区中的对准标记沿第二方向轴对称，所述第一区中的每组对准标记沿第三方向排布，所述第二区中的每组对准标记沿第四方向排布，所述第二方向与第一方向互相垂直，所述第一方向和第三方向之间具有夹角α，所述第一方向和第四方向之间具有夹角β，且所述夹角β＝-α。
17.可选的，所述夹角α＝45
°
。
18.可选的，所述衬底包括标记区和器件区，所述第一图形化层位于所述标记区和器件区上，所述初始对准标记位于所述标记区上；所述半导体结构的形成方法还包括：在形成位于所述标记区上的若干初始对准标记的同时，还以所述第一图形化层对所述器件区的初始衬底图形化，在所述器件区上形成若干相互分立的鳍部结构。
19.可选的，所述第二图形化层位于所述标记区和器件区上，且所述器件区上的第二图形化层内具有若干横跨所述鳍部结构的隔断开口，所述隔断开口底部暴露出所述鳍部结构；所述半导体结构的形成方法还包括：在以所述第二图形化层为掩膜，刻蚀所述初始对准标记的同时，还以所述第二图形化层为掩膜，刻蚀所述鳍部结构，直至去除所述隔断开口暴露出的鳍部结构。
20.与现有技术相比，本发明的技术方案具有以下有益效果：
21.本发明技术方案提供的半导体结构的形成方法中，由于以所述第一图形化层，形成若干沿第一方向延伸的初始对准标记，并且，以所述第二图形化层为掩膜，刻蚀所述初始对准标记，形成若干沿第一方向的最大长度小于所述初始对准标记的对准标记，因此，所述对准标记在第一方向上的边界被第二图形化层重新定义。从而，一方面，所述对准标记在第一方向的边界位置包括了根据第二图形化层所形成的当层、以及初始对准标记所在的前层之间，在第一方向上的套刻精度的信息。另一方面，在沿第一方向的垂直方向上，所述对准标记的边界位置仍然与初始对准标记的相同。在此基础上，后续通过所述对准标记所形成的新的光刻胶层，一方面，在沿第一方向的垂直方向上，仍然能够与所述前层之间保持较高的套刻精度。另一方面，在所述第一方向上，减少了在第一方向上的所述套刻精度的信息对应的套刻偏差，即，第二图形化层所形成的当层、以及初始对准标记所在的前层之间的套刻偏差，即，减少了第一方向上的套刻精度的累积，对新的光刻胶层、以及所述新的光刻胶层的前层之间的套刻精度信息产生的限制和影响。从而，在第二方向上，在仍然能够与所述前层之间保持较高的套刻精度的同时，在所述第一方向上，提高了新的光刻胶层、以及所述新的光刻胶层的前层之间的套刻精度，减少了新的光刻胶层重新制作的风险，提高了制造半导体结构的制程效率。
附图说明
22.图1至图2是一种半导体结构的形成过程各步骤的结构示意图；
23.图3至图15是本发明一实施例中半导体结构的形成方法各步骤的结构示意图；
24.图16是本发明另一实施例中对准标记的排布示意图，
25.图17是图16中区域c的局部放大示意图。
具体实施方式
26.如背景技术所述，现有的对准处理的偏差仍然较大，导致形成的半导体结构套刻精度低、且制造半导体结构的制程效率较差，以下将结合附图进行具体说明。
27.图1至图2是一种半导体结构的形成过程各步骤的结构示意图。
28.请参考图1，图1是一种半导体结构的俯视结构示意图，提供初始衬底100；在所述初始衬底100表面形成第1光照层110。
29.请参考图2，以所述第1光照层110为掩膜，刻蚀所述初始衬底100，形成衬底101和位于衬底101上的第1层器件结构(未图示)和第1对准标记102。
30.需要说明的是，为了便于理解，图1中仅示意性的表示出第1光照层110中，部分用于形成第1对准标记102的光照层结构。
31.接着，在所述衬底101以及第1层器件结构上依次形成第2层器件结构(未图示)至第n层器件结构(未图示)，n为大于2的自然数。
32.具体而言，通过对准第1对准标记102，分别形成用于图形化第2层器件结构的第2光照层(未图示)至用于图形化第n层器件结构的第n光照层(未图示)。
33.由于设计上的需求，第n层器件结构需要在第二方向y(如图1所示)，与第1层器件结构之间的套刻精度在预设范围内，同时，第n层器件结构还需要在第一方向x(如图1所示)上，与第n-1层器件结构之间的套刻精度在预设范围内。因此，通过对准第1对准标记102形成第n光照层(未图示)，能够提高第n层器件结构与第1层器件结构之间在第二方向y的套刻精度。
34.然而，一方面，受限于对准工艺的精度极限，当对准第1对准标记102形成第2光照层时，所形成的第2光照层会产生对准偏差，另一方面，受限于刻蚀等制造工艺的精度极限，根据第2光照层形成第2层器件结构还会产生刻蚀偏差等工艺偏差。因此，第2层器件结构与第1器件结构之间会产生套刻偏差。具体而言，第2层器件结构在所述第一方向x上具有针对第1层器件结构的套刻精度l
21x
。
35.在此基础上，分别以n＝3和n＝4的情况为例，即第3层器件结构和第4层器件结构为例进行说明。
36.对于第3层器件结构，由于设计上的要求，在第一方向x上，需要第3层器件结构相对于第2层器件结构的套刻精度在预设范围内。因此，形成第3光照层后，会检测第3光照层与第2层器件结构之间在第一方向x上的套刻精度l
32x
。
37.然而，一方面，同样受限于对准工艺的精度极限，当对准第1对准标记102形成第3光照层时，所形成的第3光照层会与第1层器件结构之间产生对准偏差，另一方面，由于第2层器件结构在所述第一方向x上具有针对第1层器件结构的套刻精度l
21x
，因此，检测到的套刻精度l
32x
不仅受到第3光照层会与第1层器件结构之间产生的对准偏差的影响，还受到了
套刻精度l
21x
的影响，从而，第3光照层的套刻精度l
32x
较低，并且，套刻精度l
32x
容易超出预设范围，导致需要重新制作(rework)新的第3光照层，造成制造半导体结构的制程效率较差。
38.对于第4层器件结构，由于设计上的要求，在第一方向x上，需要第4层器件结构相对于第3层器件结构的套刻精度在预设范围内。因此，形成第4光照层后，会检测第4光照层与第3层器件结构之间在第一方向x上的套刻精度l
43x
。
39.一方面，同样受限于对准工艺的精度极限，当对准第1对准标记102形成第4光照层时，所形成的第4光照层会与第1层器件结构之间产生对准偏差。另一方面，第3层器件结构与第1层器件结构之间在第一方向x上具有套刻精度l
31x
。同时，套刻精度l
31x
不仅包括第3光照层与第1层器件结构之间产生的对准偏差、形成第3层器件结构的过程中产生的刻蚀等工艺偏差，由于套刻精度l
32x
需要在预设范围之内，因此，套刻精度l
31x
还受到套刻精度l
21x
的限制和影响。即，套刻精度l
43x
同时受到第4光照层会与第1层器件结构之间的对准偏差、第3光照层与第1层器件结构之间产生的对准偏差、形成第3层器件结构的过程中产生的刻蚀等工艺偏差、以及套刻精度l
21x
的限制和影响。从而，第4光照层的套刻精度l
43x
也较低，并且，套刻精度l
43x
也容易超出预设范围，导致需要重新制作新的第4光照层，造成制造半导体结构的制程效率较差。
40.同样的，当大于n大于4时，会检测第n光照层与第n-1层器件结构之间在第一方向x上的套刻精度l
n(n-1)x
，并且，l
n(n-1)x
不仅受到第n光照层与第1层器件结构之间的对准偏差的影响，第2层器件结构直至第n-1层器件结构的在第一方向x上的套刻精度的积累同样对l
n(n-1)x
产生影响和限制，从而，第n光照层的套刻精度l
n(n-1)x
也较低，并且，套刻精度l
n(n-1)x
也容易超出预设范围，导致需要重新制作新的第n光照层，造成制造半导体结构的制程效率较差。
41.综上，所述半导体结构的形成过程中，第3光照层(未图示)至第n光照层，在使第二方向y上相对于第1层器件结构的套刻精度容易被控制并得到提高的同时，对第一方向x上相对于前层的套刻精度的控制难度较大且同一超出预设范围，导致需要重新制作新的光照层，造成制造半导体结构的制程效率较差。
42.为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，通过在所述初始衬底上形成第一图形化层；以所述第一图形化层对所述初始衬底图形化，形成衬底及位于所述衬底上的若干初始对准标记，所述初始对准标记沿第一方向延伸；在所述衬底和初始对准标记上形成第二图形化层；以所述第二图形化层为掩膜，刻蚀所述初始对准标记，形成若干对准标记，并且，所述对准标记沿第一方向的最大长度小于所述初始对准标记沿第一方向的最大长度。从而，能够提高半导体结构的套刻精度，并提高制造半导体结构的制程效率。
43.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
44.图3至图15是本发明一实施例中半导体结构的形成方法各步骤的结构示意图。
45.请参考图3，提供初始衬底200。
46.所述初始衬底200的材料包括半导体材料。
47.在本实施例中，所述初始衬底200的材料为硅。
48.在其他实施例中，所述初始衬底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)等。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
49.在本实施例中，所述初始衬底200包括标记区i和器件区(未图示)。
50.需要说明的是，本实施例中以1个标记区i为例进行说明，在其他实施例中，所述标记区的数量可以是多个。所述标记区的位置以及数量根据实际设计需求设置。
51.接着，在所述初始衬底200上形成第一图形化层，并以所述第一图形化层对所述初始衬底图形化，形成衬底及位于所述衬底上的若干初始对准标记，所述初始对准标记沿第一方向延伸。具体形成第一图形化层、衬底、以及初始对准标记的过程请参考图4至图13。
52.请参考图4和图5，图4是图5中沿方向a的俯视结构示意图，图5是图4中沿方向b1-b2的剖面结构示意图，在所述初始衬底200上形成第一图形化层210。
53.在本实施例中，所述第一图形化层210位于所述标记区i和器件区上。其中，位于所述标记区i的第一图形化层210用于在后续形成初始对准标记，位于所述器件区上的第一图形化层210用于在后续形成鳍部结构。
54.需要说明的是，为了便于理解，图4和图5中未表示出位于器件区上的第一图形化层210的部分。
55.在本实施例中，在形成所述第一图形化层210之前，在所述初始衬底200表面形成芯模材料层220。
56.所述芯模材料层220用于后续形成芯模结构。
57.形成所述芯模材料层220的工艺包括旋涂工艺或是沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或是原子层沉积工艺等。
58.请参考图6和图7，图6是图7中沿方向a的俯视结构示意图，图7是图6中沿方向b1-b2的剖面结构示意图，以所述第一图形化层210为掩膜，刻蚀所述芯模材料层220直至暴露出所述初始衬底200，形成若干沿第一方向x延伸且相互分立的芯模结构221。
59.在本实施例中，位于标记区i的芯模结构221用于后续在标记区i的衬底上形成初始对准标记，位于器件区的芯模结构用于后续在器件区的衬底上形成鳍部结构。
60.需要说明的是，为了便于理解，本实施例中图6和图7中仅示意性的表示出1个芯模结构221，且未表示出位于器件区上的芯模结构。实际位于标记区i的芯模结构221的数量根据设计要求确定，可以是1个，也可以是多个。
61.在本实施例中，刻蚀芯模材料层220的工艺包括干法刻蚀工艺或是湿法刻蚀工艺中的至少一种。
62.请参考图8和图9，图8是图9中沿方向a的俯视结构示意图，图9是图8中沿方向b1-b2的剖面结构示意图，在每个芯模结构221的侧壁面形成第一侧墙231。
63.在本实施例中，形成所述第一侧墙231的方法包括：在所述芯模结构221表面以及所述初始衬底200表面形成第一侧墙材料层(未图示)；回刻蚀所述第一侧墙材料层，直至暴露出所述芯模结构221顶面、以及所述初始衬底200表面。
64.在本实施例中，形成所述第一侧墙材料层的工艺包括旋涂工艺或是沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或是原子层沉积工艺等。
65.在本实施例中，回刻蚀所述第一侧墙材料层的工艺包括各向异性的干法刻蚀工
艺。
66.在本实施例中，在形成所述第一侧墙231之后，去除所述芯模结构221。
67.需要说明的是，为了便于理解，本实施例中图8和图9中仅示意性的表示出在所述标记区i的1个芯模结构221侧壁面形成的第一侧墙231，且未表示出位于器件区上的第一侧墙。
68.请参考图10和图11，图10是图11中沿方向a的俯视结构示意图，图11是图10中沿方向b1-b2的剖面结构示意图，在所述第一侧墙231的侧壁面形成第二侧墙232。
69.在本实施例中，形成所述第二侧墙232的方法包括：在所述第一侧墙231表面以及所述初始衬底200表面形成第二侧墙材料层(未图示)；回刻蚀所述第二侧墙材料层，直至暴露出所述第一侧墙231顶面、以及所述初始衬底200表面。
70.在本实施例中，形成所述第二侧墙材料层的工艺包括沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或是原子层沉积工艺等。
71.在本实施例中，回刻蚀所述第二侧墙材料层的工艺包括各向异性的干法刻蚀工艺。
72.在本实施例中，在形成所述第二侧墙232之后，去除所述第一侧墙231。
73.需要说明的是，为了便于理解，本实施例中图8和图9中仅示意性的表示出在所述标记区i的1个芯模结构221侧壁面的第一侧墙231侧壁面上的第二侧墙232，且未表示出位于器件区上的第二侧墙。
74.请参考图12和图13，图12是图13中沿方向a的俯视结构示意图，图13是图12中沿方向b1-b2的剖面结构示意图，以所述标记区i上的第二侧墙232为掩膜，刻蚀所述初始衬底200，直至形成衬底201、以及位于所述衬底201上的若干初始对准标记202。
75.从而，实现以所述第一图形化层210对所述初始衬底200图形化，形成衬底201及位于所述衬底201上的若干初始对准标记202。
76.通过以所述第一图形化层210对所述初始衬底200图形化，形成衬底201及位于所述衬底201上的若干初始对准标记202，因此，所述初始对准标记202包涵了形成所述第一图形化层210时的对准偏差信息，以及后续形成初始对准标记202的沉积、刻蚀等工艺偏差的信息。
77.具体而言，所述初始对准标记202能够反应第1层图形在第一方向x的对准偏差及工艺偏差、以及在第二方向y的对准偏差及工艺偏差。所述第1层图形是指，以第一图形化层210对所述初始衬底200图形化后所形成的半导体结构。
78.在本实施例中，刻蚀所述初始衬底200的工艺包括干法刻蚀工艺或是湿法刻蚀工艺中的至少一种。
79.在本实施例中，所述初始对准标记202位于所述标记区i上，且沿第一方向x延伸。
80.具体而言，所述初始对准标记202包括沿所述第一方向x延伸的直线部203(如图12中区域p所示)、以及分别与所述直线部203的两端连接的端部204(如图12中区域k所示)。
81.在本实施例中，所述直线部203包括若干沿第一方向x延伸的条形结构。
82.在另一实施例中，不形成所述第一侧墙和第二侧墙。形成初始对准标记的方法还包括：以若干所述芯模结构为掩膜，刻蚀所述初始衬底，直至形成所述衬底及初始对准标记。
83.在其他实施例中，形成所述第一侧墙，并且不形成所述第二侧墙。形成初始对准标记的方法还包括：以所述第一侧墙为掩膜，刻蚀所述初始衬底，直至形成所述衬底及初始对准标记。
84.在本实施例中，在以所述标记区i上的第二侧墙232为掩膜，刻蚀所述初始衬底200，以形成位于所述标记区i上的若干初始对准标记202的同时，还以所述器件区上的第二侧墙为掩膜，刻蚀所述初始衬底，在所述器件区上形成若干相互分立且位于所述器件区的衬底上的鳍部结构。从而，以所述第一图形化层210对所述器件区的初始衬底图形化，在所述器件区上形成若干相互分立的鳍部结构。
85.在本实施例中，在形成所述初始对准标记202后，去除所述第二侧墙232。
86.请参考图14，图14与图13的视图方向一致，在所述衬底201和初始对准标记202上形成第二图形化层240。
87.在本实施例中，所述第二图形化层240位于所述标记区i和器件区上。
88.具体而言，所述第二图形化层240内具有若干沿第二方向y延伸的开口241，每个所述开口241暴露出1个所述初始对准标记202的端部204。
89.所述开口241定义了后续形成的对准标记的边界在第一方向x上的位置，由于开口241沿第二方向y延伸，即，开口241的延伸方向与所述初始对准标记202的延伸方向相互垂直，因此，减少了开口241在第二方向y上的尺寸偏差对第一方向x上的尺寸的影响，从而，能够更好的保留对准标记反应出的第1层图形在第一方向x的对准偏差及工艺偏差。
90.在本实施例中，所述开口241暴露出全部的端部204。
91.需要说明的是，由于形成所述初始对准标记202时，沉积、刻蚀等工艺的工艺精度限制，相较于所述端部204的图形，直线部203的图形的稳定性和精度更高。
92.在本实施例中，由于所述开口暴露出全部端部204，因此，后续刻蚀所述初始对准标记所形成的对准标记，能够保留图形稳定性高的直线部203，并全部去除图形稳定性差的端部204，从而，所述对准标记在第一方向x上的边界位置能够更准确、更稳定，即，所述对准标记能够更精确的反应第1层图形在第二方向y上的对准偏差及工艺偏差、第二图形化层240在第一方向x上的对准偏差、以及后续以第二图形化层240为掩膜刻蚀所述第1层图形时在第一方向x上的工艺偏差。
93.在其他实施例中，所述开口暴露出部分所述端部。具体而言，所述开口暴露出部分所述端部是指，所述开口横跨且暴露出所述端部在第一方向x上的端末，从而，后续在刻蚀初始对准标记后，所形成的对准标记保留部分与所述直线部连接的端部。
94.在本实施例中，所述器件区上的第二图形化层240内具有若干横跨所述鳍部结构的隔断开口(未图示)，所述隔断开口底部暴露出所述鳍部结构。
95.请参考图15，图15与图12的视图方向一致，以所述第二图形化层240为掩膜，刻蚀所述初始对准标记202，形成若干对准标记205，并且，所述对准标记205沿第一方向x的最大长度t2小于所述初始对准标记202沿第一方向x的最大长度t1(如图12所示)。
96.由于以所述第一图形化层210，形成若干沿第一方向x延伸的初始对准标记202，并且，以所述第二图形化层240为掩膜，刻蚀所述初始对准标记202，形成若干沿第一方向x的最大长度t2小于所述初始对准标记202的对准标记205，因此，所述对准标记205在第一方向x上的边界被第二图形化层240重新定义。从而，一方面，所述对准标记205在第一方向x的边
界位置包括了根据第二图形化层240所形成的当层、以及初始对准标记202所在的前层之间，在第一方向x上的套刻精度的信息。另一方面，在沿第一方向x的垂直方向上，即第二方向y上，所述对准标记205的边界位置仍然与初始对准标记202的相同。
97.在此基础上，后续通过所述对准标记205所形成的新的光刻胶层，一方面，在沿第一方向x的垂直方向上，即第二方向y上，仍然能够与所述前层之间保持较高的套刻精度。另一方面，在所述第一方向x上，减少了在第一方向x上的所述套刻精度的信息对应的套刻偏差，即，第二图形化层240所形成的当层、以及初始对准标记202所在的前层之间的套刻偏差，即，减少了第一方向x上的套刻精度的累积，对新的光刻胶层、以及所述新的光刻胶层的前层之间的套刻精度信息产生的限制和影响。从而，在第二方向y上，在仍然能够与所述前层之间保持较高的套刻精度的同时，在所述第一方向x上，提高了新的光刻胶层、以及所述新的光刻胶层的前层之间的套刻精度，减少了新的光刻胶层重新制作的风险，提高了制造半导体结构的制程效率。
98.在另一实施例中，请参考图16和图17，图16是本发明另一实施例中对准标记的排布示意图，图17是图16中区域c的局部放大示意图，所述衬底(未图示)还包括若干沿第一方向x排布的第一区w和第二区q，每个第一区w与1个第二区q邻接，且所述邻接的第一区w和第二区q位于所述标记区i内，所述第一区w和第二区q分别包括若干组沿第一方向x排布的对准标记206(如图17所示)，邻接的第一区w和第二区q中的对准标记206沿第二方向y轴对称，所述第一区w中的每组对准标记206沿第三方向z排布，所述第二区q中的每组对准标记206沿第四方向r排布，所述第二方向y与第一方向x互相垂直，所述第一方向x和第三方向z之间具有夹角α，所述第一方向x和第四方向r之间具有夹角β，且所述夹角β＝-α。从而，通过对所述若干对准标记206的排布设置，实现了同时对第一方向x和第二方向y的套刻精度的检测。
99.在另一实施例中，所述夹角α＝45
°
。
100.在本实施例中，在以所述第二图形化层240为掩膜，刻蚀所述初始对准标记202的同时，还以所述第二图形化层240为掩膜，刻蚀所述鳍部结构，直至去除所述隔断开口暴露出的鳍部结构。
101.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。