半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.mos(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一。mos晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。
3.随着半导体技术的发展，传统的平面式的mos晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(fin fet)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。
4.然而，现有技术中鳍式场效应晶体管构成的半导体器件的性能仍有待提高。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，能够有效提升最终形成的半导体结构的性能。
6.为解决上述问题，本发明提供一种半导体结构，包括：衬底，所述衬底上具有若干沿第一方向平行排布的鳍部，所述鳍部沿第二方向延伸，所述第一方向与所述第二方向垂直；位于所述衬底上的隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层的顶部表面低于所述鳍部的顶部表面；位于所述衬底上的栅极结构，所述栅极结构沿所述第一方向横跨于所述鳍部上；位于所述栅极结构两侧的所述鳍部内的第二源漏开口，所述第二源漏开口包括第一区以及位于所述第一区上的第二区，所述第一区沿所述第二方向具有第一尺寸，所述第二区沿所述第二方向具有第二尺寸，所述第一尺寸大于所述第二尺寸。
7.可选的，还包括：位于所述第二源漏开口底部表面的绝缘层。
8.可选的，所述绝缘层的材料包括氧化硅。
9.可选的，所述第二源漏开口的底部表面高于所述隔离层的顶部表面。
10.可选的，还包括：位于所述第二源漏开口内的源漏掺杂层，所述源漏掺杂层内具有源漏离子。
11.可选的，所述源漏离子包括n型离子或p型离子。
12.可选的，还包括：位于所述衬底上的介质层，所述介质层覆盖所述栅极结构的侧壁。
13.可选的，所述隔离层的厚度小于10埃。
14.相应的，本发明还提供了一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有若干沿第一方向平行排布的鳍部，所述鳍部沿第二方向延伸，所述第一方向与所述第二方向垂直；在所述衬底上形成初始隔离层，所述初始隔离层覆盖部分所述鳍部的侧壁，
且所述初始隔离层的顶部表面低于所述鳍部的顶部表面；在所述衬底上形成若干栅极结构，所述栅极结构沿所述第一方向横跨于所述鳍部上；在所述栅极结构两侧的所述鳍部内形成初始源漏开口，所述初始源漏开口的底部表面低于所述初始隔离层的顶部表面；对所述初始源漏开口的侧壁进行扩张处理，形成第一源漏开口，所述第一源漏开口包括第一区以及位于所述第一区上的第二区，所述第一区沿所述第二方向具有第一尺寸，所述第二区沿所述第二方向具有第二尺寸，所述第一尺寸大于所述第二尺寸；采用第一刻蚀工艺回刻蚀所述初始隔离层，形成隔离层，所述隔离层的厚度小于所述初始隔离层的厚度。
15.可选的，在形成所述第一源漏开口之前，还包括：在所述初始源漏开口的底部表面形成保护层。
16.可选的，所述保护层的材料包括氮化硅。
17.可选的，所述保护层的形成方法包括：对所述初始源漏开口底部暴露出的鳍部进行第一氧化处理，形成所述保护层。
18.可选的，所述第一氧化处理的参数包括：氧化气体包括氧气，氧化时间为10秒～300秒。
19.可选的，在回刻蚀所述初始隔离层的过程中，还包括：所述第一刻蚀工艺还去除所述保护层以及所述第一源漏开口暴露出的部分所述鳍部，形成第二源漏开口。
20.可选的，所述第二源漏开口的底部表面高于所述隔离层的顶部表面。
21.可选的，所述隔离层的厚度小于10埃。
22.可选的，所述第一刻蚀工艺采用异步脉冲刻蚀工艺，所述异步脉冲刻蚀工艺的参数包括：采用的反应气体包括ch3f、ch4和he，其中ch3f的流量为5标准毫升/分钟～100标准毫升/分钟，ch4的流量为5标准毫升/分钟～200标准毫升/分钟，he的流量为100标准毫升/分钟～1000标准毫升/分钟。
23.可选的，在形成所述第二源漏开口之后，还包括：在所述第二源漏开口的底部表面形成绝缘层。
24.可选的，所述绝缘层的材料包括氧化硅。
25.可选的，所述绝缘层的形成方法包括：对所述第二源漏开口暴露出的所述鳍部进行第二氧化处理，形成所述绝缘层。
26.可选的，所述第二氧化处理的参数包括：氧化气体包括氧气，氧化时间为10秒～600秒。
27.可选的，所述扩张处理包括干法刻蚀工艺。
28.可选的，所述干法刻蚀工艺的参数包括：采用的刻蚀气体包括nf3、cl2、h2、he和n2，其中，nf3、cl2和h2的流量分别为5标准毫升/分钟～500标准毫升/分钟，he和n2的流量分别为100标准毫升/分钟～1000标准毫升/分钟。
29.可选的，在形成所述栅极结构之前，还包括：在所述衬底上形成若干伪栅结构，所述伪栅结构沿所述第一方向横跨于所述鳍部上。
30.可选的，所述初始源漏开口的形成方法包括：以所述伪栅结构为掩膜刻蚀所述鳍部，在所述鳍部内形成所述初始源漏开口。
31.可选的，在形成所述第二源漏开口之后，还包括：在所述第二源漏开口内形成源漏掺杂层，所述源漏掺杂层内具有源漏离子。
32.可选的，所述源漏离子包括n型离子或p型离子。
33.可选的，所述源漏掺杂层的形成方法包括：采用外延生长工艺在所述第二源漏开口内形成外延层；在所述外延生长的过程中，采用原位掺杂工艺在所述外延层内掺入所述源漏离子，形成所述源漏掺杂层。
34.可选的，在形成所述源漏掺杂层之后，还包括：在所述衬底上形成介质层，所述介质层覆盖所述伪栅结构的侧壁。
35.可选的，所述栅极结构的形成方法包括：去除所述伪栅结构，在所述介质层内形成栅极开口；在所述栅极开口内形成栅极结构。
36.与现有技术相比，本发明的技术方案具有以下优点：
37.本发明技术方案的结构中，位于所述衬底上的隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层的顶部表面低于所述鳍部的顶部表面，使得所述隔离层暴露出更多的第二源漏开口，进而降低所述隔离层对后续通过外延生长所形成的源漏掺杂层的限制，使得所述源漏掺杂层的体积增大。当所述源漏掺杂层的体积增大时，对应的在所述源漏掺杂层内掺入的源漏离子剂量也会增多，进而提升所述源漏掺杂层之间的电流，使得最终形成的半导体结构的性能提升。
38.位于所述栅极结构两侧的所述鳍部内的第二源漏开口，所述第二源漏开口的底部表面高于所述隔离层的顶部表面，所述第二源漏开口包括第一区以及位于所述第一区上的第二区，所述第一区沿所述第二方向具有第一尺寸，所述第二区沿所述第二方向具有第二尺寸，所述第一尺寸大于所述第二尺寸。使得形成于所述第一区内的源漏掺杂层与沟道区域的距离减小，通过所述源漏掺杂层能够为所述沟道区域提供更大的应力，使得沟道区域中的载流子的迁移率提升，进而提升最终形成的半导体结构的性能。
39.进一步，还包括：位于所述第二源漏开口底部表面的绝缘层，通过在所述第二源漏开口的底部表面形成绝缘层，能够有效降低所述源漏掺杂层与所述衬底之间发生的漏电问题，进而提升最终形成的半导体结构的性能。
40.本发明技术方案的形成方法中，采用第一刻蚀工艺去除部分所述初始隔离层，形成隔离层，所述第二源漏开口的底部表面高于所述隔离层的底部表面。使得所述隔离层暴露出更多的第二源漏开口，进而降低所述隔离层对后续通过外延生长所形成的源漏掺杂层的限制，使得所述源漏掺杂层的体积增大。当所述源漏掺杂层的体积增大时，对应的在所述源漏掺杂层内掺入的源漏离子剂量也会增多，进而提升所述源漏掺杂层之间的电流，使得最终形成的半导体结构的性能提升。
41.另外，对所述初始源漏开口的侧壁进行扩张处理，形成第一源漏开口，所述第一源漏开口包括第一区以及位于所述第一区上的第二区，所述第一区沿所述第二方向具有第一尺寸，所述第二区沿所述第二方向具有第二尺寸，所述第一尺寸大于所述第二尺寸。使得形成于所述第一区内的源漏掺杂层与沟道区域的距离减小，通过所述源漏掺杂层能够为所述沟道区域提供更大的应力，使得沟道区域中的载流子的迁移率提升，进而提升最终形成的半导体结构的性能。
42.进一步，在形成所述第一源漏开口之前，还包括：在所述初始源漏开口的底部表面形成保护层。通过所述保护层防止在扩张处理的过程中损伤所述初始源漏开口的底部，增大后续形成的第二源漏开口与所述衬底之间的间距，减小后续形成的源漏掺杂层与衬底之
间发生漏电的问题。
43.进一步，在形成所述第二源漏开口之后，还包括：在所述第二源漏开口的底部表面形成绝缘层。通过在所述第二源漏开口的底部表面形成绝缘层，能够有效降低所述源漏掺杂层与所述衬底之间发生的漏电问题，进而提升最终形成的半导体结构的性能。
附图说明
44.图1和图2是一种半导体结构的结构示意图；
45.图3至图15是本发明半导体结构的形成方法一实施例各步骤结构示意图。
具体实施方式
46.正如背景技术所述，现有技术中鳍式场效应晶体管构成的半导体器件的性能仍有待提高。以下将结合附图进行具体说明。
47.请参考图1和图2，图1是半导体结构的俯视图，图2是图1中沿a-a线截面示意图，提供衬底100，所述衬底100上具有若干沿第一方向x平行排布的鳍部101，所述鳍部101沿第二方向y延伸，所述第一方向x与所述第二方向y垂直；在所述衬底100上形成隔离层102，所述隔离层102覆盖部分所述鳍部101的侧壁，且所述隔离层102的顶部表面低于所述鳍部101的顶部表面；在所述衬底100上形成若干栅极结构103，所述栅极结构103沿所述第一方向x横跨于所述鳍部101上；在所述栅极结构103两侧的所述鳍部101内形成源漏开口104，所述源漏开口104的底部表面低于所述隔离层102的顶部表面。
48.在本实施例中，由于所述源漏开口104的底部表面低于所述隔离层102的顶部表面，后续在所述源漏开口104内形成源漏掺杂层时，所述隔离层102会对源漏掺杂层的生长造成一定的限制，进而使得最终形成的源漏掺杂层的体积较小。当所述源漏掺杂层的体积较小时，所述源漏掺杂层中具有的源漏离子的量也较小，进而在所述源漏掺杂层之间形成的电流也较小，使得最终形成的半导体结构性能降低。
49.另外，由于制程工艺的局限性，在刻蚀形成栅极结构的过程之中，随着刻蚀深度的增加，刻蚀溶液会积累的更多，因此位于底部的所述栅极结构会刻蚀的更多，进而使得所述栅极结构的底部尺寸小于顶部尺寸，在沿第二方向y形成的所述栅极结构103的底部截面呈现出倒梯形结构，进而导致所述栅极结构103覆盖所述鳍部101所构成的沟道区域a也层倒梯形结构。
50.为了使得所述源漏掺杂层具有更好的形貌，在制作过程中会将所述源漏开口104蚀刻为“u”状。当所述源漏开口104呈“u”状时，所述源漏开口104顶部边缘与对应的所述沟道区域a的边缘距离d1小于所述源漏开口104底部边缘与对应的所述沟道区域a的边缘距离d2，进而使得位于所述源漏开口104底部的所述源漏掺杂层对所述沟道区域a形成的压应力较小，对于pmos晶体管结构来说，当对沟道区域a所提供的压应力较小时，会使得沟道区域a中的载流子的迁移率降低，进而影响最终形成的半导体结构的性能。
51.在此基础上，本发明提供一种半导体结构及其形成方法，通过回刻蚀初始隔离层，形成隔离层，使得所述隔离层在后续暴露出更多的第二源漏开口，进而降低所述隔离层对后续通过外延生长所形成的源漏掺杂层的限制，使得所述源漏掺杂层的体积增大。另外，对所述初始源漏开口的侧壁进行扩张处理，使得形成于所述第一区内的源漏掺杂层与沟道区
域的距离减小，通过所述源漏掺杂层能够为所述沟道区域提供更大的应力，使得沟道区域中的载流子的迁移率提升，进而提升最终形成的半导体结构的性能。
52.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
53.图3至图15是本发明实施例的一种半导体结构的形成过程的结构示意图。
54.请参考图3和图4，图3是半导体结构的俯视图，图4是图3中沿b-b线截面示意图，提供衬底200，所述衬底200上具有若干沿第一方向x平行排布的鳍部201，所述鳍部201沿第二方向y延伸，所述第一方向x与所述第二方向y垂直。
55.在本实施例中，所述衬底200和上所述鳍部201的形成方法包括：提供初始衬底(未图示)；在所述初始衬底上形成图形化层(未图示)，所述图形化层暴露出部分所述初始衬底的顶部表面；以所述图形化层为掩膜刻蚀所述初始衬底，形成所述衬底200和所述鳍部201；在形成所述衬底200和所述鳍部201之后，去除所述图形化层。
56.在本实施例中，所述衬底200的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
57.在本实施例中，所述鳍部201的材料为硅；在其他实施例中，所述鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
58.请参考图5，图5和图4视图方向一致，在所述衬底200上形成初始隔离层202，所述初始隔离层202覆盖部分所述鳍部201的侧壁，且所述初始隔离层202的顶部表面低于所述鳍部201的顶部表面。
59.在本实施例中，所述初始隔离层202的形成方法包括：在所述衬底200上形成隔离材料层(未图示)，所述隔离材料层覆盖所述鳍部201的侧壁；去除部分所述隔离材料层，形成所述初始隔离层202，所述初始隔离层202的顶部表面低于所述鳍部201的顶部表面。
60.所述初始隔离层的材料采用绝缘材料，所述绝缘材料包括：氧化硅、氮化硅或氮氧化硅；在本实施例中，所述初始隔离层202的材料采用氧化硅。
61.在形成所述初始隔离层202之后，还包括：在所述衬底200上形成若干栅极结构，所述栅极结构沿所述第一方向x横跨于所述鳍部201上。具体形成过程请参考图6至图15。
62.请参考图6和图7，图6是半导体结构的俯视图，图7是图6中沿c-c线截面示意图，在所述衬底200上形成若干伪栅结构203，所述伪栅结构203沿所述第一方向x横跨于所述鳍部201上。
63.在本实施例中，所述伪栅结构203包括：伪栅介质层，所述伪栅介质层覆盖所述鳍部201的部分侧壁和顶部表面、位于所述伪栅介质层上的伪栅层、以及位于所述伪栅介质层和所述伪栅层侧壁的侧墙(未标示)。
64.在本实施例中，所述伪栅介质层的材料采用采用氧化硅；在其他实施例中，所述伪栅介质层的材料还可以采用氮氧化硅。
65.在本实施例中，所述伪栅层的材料采用多晶硅。
66.在本实施例中，所述侧墙的材料采用氮化硅。
67.在本实施例中，所述侧墙的形成方法包括：在所述伪栅介质层、伪栅层和伪栅层的侧壁表面、以及所述伪栅层和所述初始隔离层的顶部表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述伪栅层和初始隔离层的顶部表面为止，形成所述侧墙。
68.在本实施例中，所述侧墙材料层的形成工艺包括原子层沉积工艺。
69.请参考图8，图8和图7的视图方向一致，以所述伪栅结构203为掩膜刻蚀所述鳍部201，在所述鳍部201内形成所述初始源漏开口204。
70.在本实施例中，所述初始源漏开口204的底部表面低于所述初始隔离层202的顶部表面。
71.请参考图9，在所述初始源漏开口204的底部表面形成保护层205。
72.在本实施例中，通过所述保护层205防止在后续扩张处理的过程中损伤所述初始源漏开口204的底部，增大后续形成的第二源漏开口与所述衬底200之间的间距，减小后续形成的源漏掺杂层与所述衬底200之间发生漏电的问题。
73.在本实施例中，所述保护层205的材料包括氮化硅。
74.在本实施例中，所述保护层205的形成方法包括：对所述初始源漏开口204底部暴露出的鳍部201进行第一氧化处理，形成所述保护层205。
75.在本实施例中，所述第一氧化处理的参数包括：氧化气体包括氧气，氧化时间为10秒～300秒。
76.请参考图10，在形成所述保护层205之后，对所述初始源漏开口204的侧壁进行扩张处理，形成第一源漏开口206，所述第一源漏开口206包括第一区i以及位于所述第一区i上的第二区ii，所述第一区i沿所述第二方向y具有第一尺寸d1，所述第二区ii沿所述第二方向y具有第二尺寸d2，所述第一尺寸d1大于所述第二尺寸d2。
77.在本实施例中，通过对所述初始源漏开口204进行扩张处理，使得形成于所述第一区i内的源漏掺杂层与沟道区域的距离减小，通过所述源漏掺杂层能够为所述沟道区域提供更大的应力，使得沟道区域中的载流子的迁移率提升，进而提升最终形成的半导体结构的性能。
78.在本实施例中，所述扩张处理包括干法刻蚀工艺。
79.在本实施例中，所述干法刻蚀工艺的参数包括：采用的刻蚀气体包括nf3、cl2、h2、he和n2，其中，nf3、cl2和h2的流量分别为5标准毫升/分钟～500标准毫升/分钟，he和n2的流量分别为100标准毫升/分钟～1000标准毫升/分钟。在所述干法刻蚀工艺中，通过nf3和cl2气体能够沿着所述第二方向y对所述第一区i的侧壁进行刻蚀，进而使得所述第一尺寸d1大于所述第二尺寸d2。
80.请参考图11，在形成所述第一源漏开口206之后，采用第一刻蚀工艺回刻蚀所述初始隔离层202，形成隔离层207，所述隔离层207的厚度小于所述初始隔离层202的厚度。
81.在本实施例中，所述第一刻蚀工艺采用异步脉冲刻蚀工艺，所述异步脉冲刻蚀工艺的参数包括：采用的反应气体包括ch3f、ch4和he，其中ch3f的流量为5标准毫升/分钟～100标准毫升/分钟，ch4的流量为5标准毫升/分钟～200标准毫升/分钟，he的流量为100标准毫升/分钟～1000标准毫升/分钟。
82.在本实施例中，在回刻蚀所述初始隔离层202的过程中，还包括：所述第一刻蚀工艺去除所述保护层205以及所述第一源漏开口206暴露出的部分所述鳍部201，形成第二源漏开口208。
83.由于所述第一刻蚀工艺主要用于回刻蚀所述初始隔离层202，因此对所述保护层205和和所述鳍部201的刻蚀速率较小，因此使得最终形成的所述第二源漏开口208的底部
表面高于所述隔离层207的顶部表面。
84.在本实施例中，通过采用第一刻蚀工艺去除部分所述初始隔离层202，形成隔离层207，所述第二源漏开口208的底部表面高于所述隔离层207的底部表面。使得所述隔离层暴露出更多的第二源漏开口208，进而降低所述隔离层207对后续通过外延生长所形成的源漏掺杂层的限制，使得所述源漏掺杂层的体积增大。当所述源漏掺杂层的体积增大时，对应的在所述源漏掺杂层内掺入的源漏离子剂量也会增多，进而提升所述源漏掺杂层之间的电流，使得最终形成的半导体结构的性能提升。
85.在本实施例中，所述隔离层207的厚度小于10埃。
86.请参考图12，在形成所述第二源漏开口208之后，在所述第二源漏开口208的底部表面形成绝缘层209。
87.在本实施例中，通过在所述第二源漏开口208的底部表面形成绝缘层209，能够有效降低后续形成的所述源漏掺杂层与所述衬底200之间发生的漏电问题，进而提升最终形成的半导体结构的性能。
88.在本实施例中，所述绝缘层209的材料包括氧化硅。
89.在本实施例中，所述绝缘层209的形成方法包括：对所述第二源漏开口208暴露出的所述鳍部201进行第二氧化处理，形成所述绝缘层209。
90.在本实施例中，所述第二氧化处理的参数包括：氧化气体包括氧气，氧化时间为10秒～600秒。
91.请参考图13，在形成所述第二源漏开口208之后，在所述第二源漏开口208内形成源漏掺杂层210，所述源漏掺杂层210内具有源漏离子。
92.所述源漏离子包括n型离子或p型离子。在本实施例中，所述源漏离子采用p型离子。
93.在本实施例中，所述源漏掺杂层210的形成方法包括：采用外延生长工艺在所述第二源漏开口208内形成外延层(未图示)；在所述外延生长的过程中，采用原位掺杂工艺在所述外延层内掺入所述源漏离子，形成所述源漏掺杂层210。
94.请参考图14，在形成所述源漏掺杂层210之后，在所述衬底200上形成介质层211，所述介质层211覆盖所述伪栅结构203的侧壁。
95.在本实施例中，所述介质层211的材料采用氧化硅；在其他实施例中，所述介质层的材料还可以为低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。
96.请参考图15，在形成所述介质层211之后，去除所述伪栅结构203，在所述介质层211内形成栅极开口；在所述栅极开口内形成栅极结构212。
97.在本实施例中，所述栅极结构212包括：栅介质层以及位于所述栅介质层上的栅极层(未标示)。
98.在本实施例中，所述栅介质层的材料包括高k介质材料。
99.所述栅极层的材料包括金属，所述金属包括：钨、铝、铜、钛、银、金、铅或者镍。在本实施例中，所述栅极层的材料采用钨。
100.相应的，本发明实施例中还提供了一种半导体结构，请继续参考图15，包括：衬底200，所述衬底200上具有若干沿第一方向x平行排布的鳍部201，所述鳍部201沿第二方向y
延伸，所述第一方向x与所述第二方向y垂直；位于所述衬底200上的隔离层207，所述隔离层207覆盖所述鳍部201的部分侧壁，且所述隔离层207的顶部表面低于所述鳍部201的顶部表面；位于所述衬底200上的栅极结构212，所述栅极结构212沿所述第一方向x横跨于所述鳍部201上；位于所述栅极结构212两侧的所述鳍部201内的第二源漏开口208，所述第二源漏开口208包括第一区i以及位于所述第一区i上的第二区ii，所述第一区i沿所述第二方向y具有第一尺寸d1，所述第二区ii沿所述第二方向y具有第二尺寸d2，所述第一尺寸d1大于所述第二尺寸d2。
101.在本实施例中，位于所述衬底200上的隔离层207，所述隔离层207覆盖所述鳍部201的部分侧壁，且所述隔离层207的顶部表面低于所述鳍部201的顶部表面，使得所述隔离层207暴露出更多的第二源漏开口208，进而降低所述隔离层207对后续通过外延生长所形成的源漏掺杂层210的限制，使得所述源漏掺杂层210的体积增大。当所述源漏掺杂层210的体积增大时，对应的在所述源漏掺杂层210内掺入的源漏离子剂量也会增多，进而提升所述源漏掺杂层210之间的电流，使得最终形成的半导体结构的性能提升。
102.另外，位于所述栅极结构212两侧的所述鳍部201内的第二源漏开口208，所述第二源漏开口208的底部表面高于所述隔离层207的顶部表面，所述第二源漏开口208包括第一区i以及位于所述第一区i上的第二区ii，所述第一区i沿所述第二方向y具有第一尺寸d1，所述第二区ii沿所述第二方向y具有第二尺寸d2，所述第一尺寸d1大于所述第二尺寸d2。使得形成于所述第一区i内的源漏掺杂层210与沟道区域的距离减小，通过所述源漏掺杂层210能够为所述沟道区域提供更大的应力，使得沟道区域中的载流子的迁移率提升，进而提升最终形成的半导体结构的性能。
103.在本实施例中，还包括：位于所述第二源漏开口208底部表面的绝缘层209，通过在所述第二源漏开口208的底部表面形成绝缘层209，能够有效降低所述源漏掺杂层210与所述衬底200之间发生的漏电问题，进而提升最终形成的半导体结构的性能。
104.在本实施例中，所述绝缘层209的材料包括氧化硅。
105.在本实施例中，所述第二源漏开口208的底部表面高于所述隔离层207的顶部表面。
106.在本实施例中，还包括：位于所述第二源漏开口208内的源漏掺杂层210，所述源漏掺杂层210内具有源漏离子。
107.在本实施例中，还包括：所述源漏离子包括n型离子或p型离子。
108.在本实施例中，还包括：位于所述衬底200上的介质层211，所述介质层211覆盖所述栅极结构212的侧壁。
109.在本实施例中，所述隔离层207的厚度小于10埃。
110.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。