包括全环绕栅极晶体管的集成电路的制作方法

1.本公开涉及集成电路，更具体地，涉及包括全环绕栅极晶体管的集成电路。


背景技术：

2.为了提高存储器件的价格竞争力，有必要减小半导体元件的尺寸。然而，半导体元件的尺寸的减小可导致单沟道效应。为了解决这个问题，已经开发了一种鳍式场效应晶体管(finfet)，其中栅极围绕沟道的三个侧面，此外，已经开发了一种全环绕栅极(gaa)晶体管，诸如纳米片晶体管或纳米线晶体管，其中栅极围绕每个纳米片沟道的四个侧面。
3.同时，finfet可以根据鳍的数量调整包括finfet的存储器件的性能和尺寸，但是gaa晶体管需要增加纳米片或纳米线的数量，以增强包括gaa晶体管的存储器件的性能。随着gaa晶体管的纳米片或纳米线的数量增加，存储器件的尺寸增加，半导体器件的集成密度恶化，并且价格竞争力也减弱。


技术实现要素：

4.本公开提供了一种包括具有高集成密度的全环绕栅极(gaa)晶体管的集成电路及其设计方法。
5.根据一实施方式，提供了一种集成电路，包括：包括多个位单元的存储单元块；以及输入/输出(i/o)块，包括连接到位单元的多个gaa晶体管，其中i/o块包括在第一方向上彼此分离设置的多个有源区，所述多个有源区的每个在垂直于第一方向的第二方向上延伸，并且其中形成有gaa晶体管；多个电源轨，在第一方向上彼此分离设置，并配置为向gaa晶体管提供电力；以及多条信号线，设置在电源轨之间，并配置为向gaa晶体管提供信号，位单元当中的第一数量的位单元连接到形成在有源区当中的第二数量的有源区中的gaa晶体管，并且第二数量大于第一数量的两倍。
6.根据一实施方式，提供了一种集成电路，包括：在第一方向上设置的第一数量的位单元；以及前端单元区，配置为对应于第一数量的位单元，并且在垂直于第一方向的第二方向上与第一数量的位单元相邻，其中前端单元区包括：在第一方向上彼此分离的第二数量的有源区，每个有源区在第二方向上延伸；多个逻辑单元，包括形成在有源区中的gaa晶体管；以及配置为向逻辑单元提供电力的多个电源轨，其中第二数量是第一数量的三倍。
7.根据一实施方式，提供了一种集成电路，包括：在第一方向上设置的第一数量的位单元；第二数量的有源区，在第一方向上彼此分离，在垂直于第一方向的第二方向上延伸，并且配置为对应于第一数量的位单元；前端单元区，包括配置为在第二方向上与第一数量的位单元相邻的多个逻辑单元；后端单元区，包括多个逻辑单元，所述多个逻辑单元配置为在第二方向上与前端单元区中的所述多个逻辑单元相邻；以及在第一方向上彼此分离的多个电源轨，所述多个电源轨的每个在第二方向上延伸并且形成为在前端单元区和后端单元区之间的边界上中断，其中第二数量是第一数量的三倍，前端单元区中的所述多个逻辑单元和后端单元区中的所述多个逻辑单元包括形成在第二数量的有源区中的多个多桥沟道
型晶体管。
附图说明
8.从以下结合附图的详细描述中，将更清楚地理解实施方式，其中：
9.图1是根据一实施方式的集成电路的布局图；
10.图2是示出根据一实施方式的集成电路的框图；
11.图3是根据一实施方式的集成电路的布局图；
12.图4是根据一实施方式的依照图3的线a-a'的剖视图；
13.图5是根据一实施方式的依照图3的线b-b'的剖视图；
14.图6是根据一实施方式的用于解释位单元组以及输入/输出(i/o)组的布局图；
15.图7和图8是示出根据一实施方式的图6的逻辑单元的电路图；
16.图9是根据一实施方式的图6的放大区域c的布局图；
17.图10图示了根据一实施方式的示出位单元的电路图；
18.图11是示出根据一实施方式的制造集成电路的方法的流程图；
19.图12是示出根据一实施方式的设计集成电路的方法的示例的流程图；
20.图13是示出根据一实施方式的片上系统(soc)的框图；以及
21.图14是示出根据一实施方式的包括用于存储程序的存储器的计算系统的框图。
具体实施方式
22.在下文中，将参考附图描述各种实施方式。这里描述的实施方式都是示例实施方式，因此，本发明构思不限于此，并且可以以各种其他形式实现。在下文中，布局图中的平面上的水平方向被定义为第一方向x，布局图中的平面上的垂直方向被定义为第二方向y，并且基本上垂直于布局图的方向被定义为第三方向z。因此，第二方向y可以表示垂直于第一方向x的方向。附图中用箭头指示的方向和与之相反的方向被描述为相同的方向。上述方向的定义对于所有附图都是相同的。在说明书的附图中，为了便于说明，仅绘制了其中的一些。
23.在以下描述中提供的每个实施方式不排除与在此提供或未在此提供但与本发明构思一致的另外的示例或另外的实施方式中的一个或更多个特征相关联。例如，即使在特定示例中描述的事项没有在与其不同的示例中描述，该事项也可以被理解为与该不同的示例相关或结合，除非在其描述中另外提及。另外，应当理解，对原理、方面、示例和特定实施方式的所有描述旨在包括其结构和功能等同物。另外，这些等同物应被理解为不仅包括当前众所周知的等同物，还包括将来开发的等同物，即，被发明来执行相同功能的所有器件，而不管其结构如何。
24.如这里所使用的，当诸如“至少一个”的表述在一列元素之后时，修饰整列元素，而不修饰该列的单独元素。例如，表述“a、b和c中的至少一个”应理解为包括仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、或全部a、b和c。
25.将理解，当一元件或层被称为在另一元件或层“之上”、“上方”、“上”、“下方”、“之下”、“下面”，“连接到”或“联接到”另一元件或层时，它可以直接在所述另一元件或层之上、上方、上、下方、之下、下面、连接到或联接到所述另一元件或层，或者可以存在中间元件或
层。相反，当一元件被称为“直接在另一元件或层之上”、“直接在另一元件或层上方”、“直接在另一元件或层上”、“直接在另一元件或层下方”、“直接在另一元件或层之下”、“直接在另一元件或层下面”、“直接连接到”或“直接联接到”另一元件或层时，不存在中间元件或层。
26.图1是根据一实施方式的集成电路的布局图。详细地，图1中的布局图示出了集成电路中包括的存储器件10。在一些实施方式中，集成电路可以基于外部提供的命令和地址来存储数据，并且存储器件10可以是独立的存储器件。另外，在一些实施方式中，集成电路还可以包括将数据写入存储器件10或从存储器件10读取数据的另一元件，并且存储器件10可以是嵌入式存储器件。
27.如图1所示，存储器件10可以包括存储单元块11、输入/输出(i/o)块13、行驱动器14和控制块15。存储单元块11可以包括分别由字线和位线访问的多个位单元12。在一些实施方式中，位单元12可以是易失性存储单元，诸如静态随机存取存储器(sram)单元或动态随机存取存储器(dram)单元。在一些实施方式中，位单元12可以是非易失性存储单元，诸如闪存单元或电阻随机存取存储器(rram)单元。将主要参考sram单元来描述本发明构思的实施方式，但不限于此。
28.参考图1，i/o块13可以在第二方向y上邻近存储单元块11设置。i/o块13可以执行写入或读取操作。行驱动器14可以在第一方向x上邻近存储单元块11设置。行驱动器14可以设置在多个存储单元块11之间。行驱动器14可以通过字线访问位单元12。控制块15在第一方向x上邻近i/o块13并在第二方向y上邻近行驱动器14设置。控制块15可以设置在i/o块13之间。控制块15可以发送用于执行写入或读取操作的信号。稍后将参考图2描述存储单元块11、i/o块13、行驱动器14和控制块15。
29.图2是示出根据一实施方式的集成电路的框图。详细地，图2的框图是为了理解图1的布局图，并且指示集成电路中包括的存储器件10。
30.参考图2，存储器件10可以接收命令cmd、地址addr、时钟信号clk、写入数据data_in和读取数据data_out。例如，存储器件10可以接收用于指示写入操作的命令cmd(可以被称为写入命令)、地址(可以被称为写入地址)和写入数据data_in，并且将写入数据data_in存储在存储单元块11的对应于该地址的区域中。另外，存储器件10可以接收用于指示读取操作的命令cmd(可以被称为读取命令)和地址(可以被称为读取地址)，并且向外部输出存储在存储单元块11的对应于该地址的区域中的读取数据data_out。
31.存储单元块11可以包括多个位单元12。每个位单元12可以连接到多条字线wl中的一条，以及多条位线bl中的至少一条。
32.行驱动器14可以通过多条字线wl连接到存储单元块11。行驱动器14可以基于行地址row来激活字线wl当中的一条字线。因此，连接到激活的字线的存储单元可以从存储单元当中被选择。换句话说，行驱动器14可以选择字线wl中的任何一条。
33.控制块15可以接收命令cmd、地址addr和时钟信号clk，并且生成行地址row、列地址col、读取信号ctr1和写入信号ctr2。例如，控制块15可以通过解码命令cmd来识别读取命令，并且生成用于读取读取数据data_out的行地址row、列地址col和读取信号ctr1。另外，控制块15可以通过解码命令cmd来识别写入命令，并且生成用于写入写入数据data_in的行地址row、列地址col和写入信号ctr2。
34.i/o块13可以包括位线预充电电路13-1、列驱动器13-2、读取电路13-3和写入电路
13-4。
35.位线预充电电路13-1可以通过多条位线bl连接到存储单元块11。位线预充电电路13-1可以对位线bl预充电。位线bl可以包括连接到存储单元的两端的位线和与位线互补的位线条(bitline bar)。
36.列驱动器13-2可以通过位线bl连接到位线预充电电路13-1。列驱动器13-2可以基于列地址col从位线bl当中选择至少一条位线。根据从位线bl当中选择至少一条位线，可以从位单元12当中选择连接到所选位线的位单元12。至少一条位线可以包括第一位线bl1和与第一位线bl1互补的第二位线bl2。第一位线bl1和第二位线bl2可以连接到存储单元块11的位单元12的两端。稍后将参考图10描述位单元12与第一和第二位线bl1和bl2之间的连接关系。
37.在读取操作时，读取电路13-3可以感测通过位线bl接收的电流和/或电压，以识别存储在所选择的、即连接到激活的字线的位单元12中的值，并基于所识别的值输出读取数据data_out。读取电路13-3可以通过位线bl当中的至少一条位线连接到列驱动器13-2。该至少一条位线可以包括第一位线bl1和第二位线bl2。读取电路13-3可以从控制块15接收读取信号ctr1。读取电路13-3可以包括读出放大器。
38.在写入操作时，写入电路13-4可以基于写入数据data_in向位线bl施加电流和/或电压，并且向连接到激活的字线即所选字线的位单元12写入值。写入电路13-4可以通过位线bl当中的至少一条位线连接到列驱动器13-2。该至少一条位线可以包括第一位线bl1和第二位线bl2。写入电路13-4可以从控制块15接收写入信号ctr2。
39.图3是根据一实施方式的集成电路的布局图。详细地，图3示出了用于解释在x-y平面上的位单元组g1和对应于位单元组g1的i/o组g2的布局。位单元组g1和i/o组g2可以在第一方向x上重复排列多次，并且为了解释仅示出了一个位单元组g1和一个i/o组g2。
40.参考图3，位单元组g1可以包括多个位单元12-1至12-4。位单元组g1可以包括第一数量的位单元。例如，第一数量可以是四。在本实施方式中，示出了四个位单元12-1至12-4，但不限于此。第一位单元12-1、第二位单元12-2、第三位单元12-3和第四位单元12-4可以被布置成在第一方向上彼此相邻。位单元组g1可以被包括在存储单元块11中。图1的存储单元块11可以包括多个位单元组g1。位单元组g1可以在第一方向上重复排列。
41.i/o组g2可以包括多个有源区a1至a12、多个电源轨pr1至pr7、多个栅电极gt和多个gaa图案gp。
42.详细地，i/o组g2可以包括有源区a1、a2、a3、a4、a5、a6、a7、a8、a9、a10、a11和a12。有源区a1至a12可以在第一方向x上彼此分离。有源区a1至a12的每个可以在第二方向y上延伸。有源区a1至a12的每个可以在i/o组g2内在第二方向y上连续延伸。有源区a1至a12可以形成一个有源区组。集成电路1可以包括多个晶体管，并且晶体管可以形成在有源区a1至a12中。有源区a1至a12中的每个可以是其中形成有n型晶体管的n型有源区或者其中形成有p型晶体管的p型有源区。
43.在本说明书中，晶体管可以在后面描述为全环绕栅极fet(gaafet)，但是具有任意结构。例如，晶体管可以包括由栅电极和以鳍型延伸的有源图案形成的鳍式fet(finfet)。晶体管还可以包括由栅电极和彼此平行延伸的多个纳米片形成的多桥沟道fet(mbcfet)。晶体管还可以包括叉式fet(forkfet)，该叉式fet具有其中用于p型晶体管的纳米片通过电
介质壁与用于n型晶体管的纳米片分离并因此n型晶体管和p型晶体管彼此更靠近的结构。晶体管还可以包括垂直fet(vfet)，其具有在图3的z轴方向上相互分离的源极/漏极区以及围绕沟道区的栅电极。晶体管不仅可以包括fet，诸如互补fet(cfet)、负fet(ncfet)或碳纳米管fet(cnt)，还可以包括双极结型晶体管或三维晶体管。
44.多个栅电极gt可以在第二方向y上彼此分离设置，并且在第一方向x上延伸。因此，栅电极gt可以部分地与有源区a1至a12重叠。栅电极gt可以具有对应于集成电路1中包括的晶体管的栅极端子的结构。栅电极gt可以在电源轨pr1至pr7下方。
45.电源轨pr1、pr2、pr3、pr4、pr5、pr6和pr7可以在第一方向x上彼此分离设置，并且可以每个在第二方向y上延伸。电源轨pr1至pr7可以形成在同一布线层上。电源轨pr1至pr7中的每个可以邻近有源区a1至a12的一侧设置。有源区a1至a12可以设置在电源轨pr1至pr7之间。有源区a1至a12中的每两个有源区可以设置在电源轨pr1至pr7中的相邻电源轨之间。电源轨pr1至pr7可以形成一个电源轨组。该实施方式不限于图3，并且与图3不同，有源区a1至a12中的每三个或更多个可以设置在电源轨pr1至pr7中的相邻电源轨之间。电源轨pr1至pr7可以向形成在有源区a1至a12中的晶体管施加电压。
46.gaa图案gp可以位于有源区a1至a12上。gaa图案gp可以与栅电极gt部分重叠。gaa图案gp可以形成在有源区a1至a12与栅电极gt交叉的位置。gaa图案gp可以在第一方向x上相互分离，以在第二方向y上延伸。gaa图案gp可以在第二方向y上不连续地延伸。gaa图案gp可以包括多个纳米片。在这种情况下，晶体管可以包括由纳米片和栅电极形成的gaafet。gaafet可以包括mbcfet。mbcfet可以包括mos晶体管。晶体管还可以包括叉式fet，每个叉式fet具有其中用于p型晶体管的纳米片通过电介质壁与用于n型晶体管的纳米片分离并因此n型晶体管和p型晶体管彼此更靠近的结构。每个gaa图案gp的平面形状被示为四边形，但不限于此。
47.虽然图中未示出，但是信号线可以设置在电源轨pr1至pr7之间。一个i/o组g2中包括的信号线可以配置一个信号线组。将参照图6描述信号线。
48.i/o组g2可以对应于位单元组g1。位单元12-1至12-4可以包括第一数量的位单元，并且有源区a1至a12可以包括第二数量的有源区。第一数量和第二数量可以分别是等于或大于1的整数。第二数量可以大于第一数量的两倍。例如，第二数量可以是第一数量的三倍。例如，第一数量是二，第二数量是六。例如，第一数量是四，第二数量是12，如图3所示。在另一实施方式中，第一数量可以是四，第二数量可以大于12。第一数量的位单元可以连接到在第二数量的有源区中形成的晶体管。由于第二数量被形成为大于第一数量的两倍，所以可以在栅电极gt在第二方向y上的宽度保持恒定的同时附加地设置晶体管。因此，晶体管之间的距离可以减小。
49.i/o组g2可以包括在图1的i/o块13中。图1的i/o块13可以包括多个i/o组g2。i/o组g2可以在第一方向x上重复排列。换句话说，图1的i/o块13可以包括包含第二数量的有源区的第一有源区组和包含第二数量的有源区的第二有源区组，并且第一有源区组可以在第一方向x上与第二有源区组相邻。第一有源区组和第二有源区组可以对应于在第一方向x上彼此相邻设置的不同位单元组g1。另外，图1的i/o块13可以包括形成在第一有源区组上的第一电源轨组和第一信号线组、以及形成在第二有源区组上的第二电源轨组和第二信号线组。第一有源区组的布局可以与第二有源区组的布局相同，第一电源轨组的布局可以与第
二电源轨组的布局相同，第一信号线组的布局可以与第二信号线组的布局相同。
50.在本实施方式中，由于包括四个位单元12-1至12-4的位单元组g1对应于包括12个有源区a1至a12的i/o组g2，所以第一有源区a1至第三有源区a3可以对应于第一位单元12-1。因为晶体管可以形成在其中有源区a1至a12与栅电极gt交叉的部分中，所以至少三个晶体管可以连接到一个位单元。
51.在本实施方式中，随着可连接到一个位单元的晶体管的数量增加，可以提供具有更高器件密度的半导体器件和包括该半导体器件的集成电路。由于器件密度提高，包括在半导体器件中的晶体管的寄生电容和电阻可以减小。由于半导体器件的器件密度提高，价格竞争力提高。
52.另外，因为有源区a1至a12之间的间隔d形成为恒定，所以有源区a1至a12的图案可以被简化。因此，可以防止或减少制造过程中可能出现的缺陷。
53.图4是根据图3的线a-a'的剖视图，图5是根据图3的线b-b'的剖视图。详细地，图3的集成电路1可以包括gaa晶体管，并且图4和图5是用于解释在图3的有源区a1至a12中形成的多桥沟道(mbc)晶体管100的剖视图。因此，省略了图3的电源轨pr1至pr7。
54.参考图4，mbc晶体管100可以包括从衬底102突出并在第二方向y上延伸的多个鳍型有源区fa，以及在与鳍型有源区fa的顶表面104分离的位置处面对鳍型有源区fa的顶表面104的多个纳米片堆叠结构nss。鳍型有源区fa可以代表图3的多个有源区a1至a12。
55.限制鳍型有源区fa的沟槽t可以形成在衬底102中。衬底102可以包括导电区域，例如掺有杂质的阱或结构。沟槽t可以用浅沟槽隔离(sti)膜114填充。sti膜114可以包括绝缘材料。鳍型有源区fa的顶表面104的水平可以与sti膜114的顶表面的水平相同或相似。
56.纳米片堆叠结构nss可以与鳍型有源区fa的顶表面104分离。纳米片堆叠结构nss可以包括与鳍型有源区fa的顶表面平行延伸的纳米片n1、n2和n3。纳米片n1、n2和n3可以一个接一个地顺序堆叠在鳍型有源区fa的顶表面104上，并且可以每个具有沟道区。在本实施方式中，示出了其中纳米片n1、n2和n3以及栅极结构150形成在一个鳍型有源区fa上，并且三个纳米片n1、n2和n3堆叠在每个纳米片堆叠结构中的配置，但是不限于此。示出了纳米片堆叠结构nss的平面形状近似具有矩形的情况，但不限于此。根据鳍型有源区fa和栅极结构150的平面形状，纳米片堆叠结构nss可以具有各种平面形状。纳米片n1、n2和n3可以由与衬底102相同的材料形成。
57.栅极结构150可以在鳍型有源区fa上沿第一方向x延伸。栅极结构150可以被形成为覆盖纳米片堆叠结构nss，并且围绕纳米片n1、n2和n3的至少一部分。栅极结构150可以包括配置为覆盖纳米片堆叠结构nss的顶表面的主栅极部分150m，以及形成在鳍型有源区fa的顶表面与纳米片n1之间以及在纳米片n1、n2和n3之间的多个子栅极部分150s。主栅极部分150m和子栅极部分150s可以彼此连接。每个子栅极部分150s的厚度可以小于主栅极部分150m的厚度。
58.栅极电介质膜145可以形成在纳米片堆叠结构nss和栅极结构150之间。层间绝缘膜174可以形成在栅极结构150上。
59.参考图5，源极/漏极区sd可以形成在鳍型有源区fa的上部上。源极/漏极区sd可以连接到相邻的纳米片n1、n2和n3的端部。可以形成设置在纳米片堆叠结构nss上在栅极结构150的侧壁上的绝缘衬垫134、在绝缘衬垫134上的第一绝缘间隔物136和在第一绝缘间隔物
136上的保护膜138。绝缘衬垫134、第一绝缘间隔物136和保护膜138可以设置在主栅极部分150m的侧壁上。在另一实施方式中，可以省略保护膜138。
60.可以形成设置在子栅极部分150s的至少一些侧壁上的第二绝缘间隔物140。第二绝缘间隔物140可以设置在纳米片n1、n2和n3之间。第二绝缘间隔物140可以设置在子栅极部分150s和源极/漏极区sd之间。
61.缓冲半导体层106可以设置在最靠近鳍型有源区fa的子栅极部分150s的两个侧壁上。缓冲半导体层106也可以设置在鳍型有源区fa的顶表面104上。缓冲半导体层106可以由不同于鳍型有源区fa的材料形成。
62.接触插塞190可以连接到源极/漏极区sd。接触插塞190可以穿透层间绝缘膜174和保护膜138以连接到源极/漏极区sd。
63.图6是根据一实施方式的用于解释位单元组和i/o组的布局图。图6所示的位单元组和i/o组可以与图3所示的位单元组g1和i/o组g2相同。因此，与图1至图3的附图标记相同的附图标记表示相同的部件，并且省略了其重复描述。
64.参考图6，位单元组g1可以指第一数量的位单元的组。在本实施方式中，第一数量可以是四。第一数量的位单元可以在第一方向x上布置。位单元组g1可以包括在图1的存储单元块11中。在本实施方式中，位单元组g1被示出为包括四个位单元，但不限于此。
65.i/o组g2可以对应于位单元组g1。换句话说，一个i/o组g2可以对应于一个位单元组g1。位单元组g1和i/o组g2分别可以在第一方向x上重复排列。
66.i/o组g2可以分为前端单元区fc和后端单元区bc。前端单元区fc可以在第二方向y上邻近位单元组g1。后端单元区bc可以在第二方向y上邻近前端单元区fc。
67.i/o组g2可以包括在第一方向x上彼此分离并且在第二方向y上延伸的多个有源区a1至a12。有源区a1至a12的每个可以在第二方向y上连续延伸。换句话说，有源区a1至a12的每个可以在前端单元区fc和后端单元区bc的边界rb之上是连续的。有源区a1至a12可以包括第二数量的有源区。第二数量可以是大于第一数量两倍的整数。在本实施方式中，第二数量可以是12。因此，有源区a1至a12可以包括12个有源区。然而，实施方式不限于此，第二数量可以是等于或大于12的整数。
68.电源轨pr1至pr7可以设置成其间具有有源区a1至a12。有源区a1至a12中的每两个有源区可以在电源轨pr1至pr7中的相邻电源轨之间。例如，第一有源区a1和第二有源区a2可以在第一电源轨pr1和第二电源轨pr2之间沿第一方向彼此分离设置。电源轨pr1至pr7可以向形成在有源区a1至a12中的晶体管施加电压。电源轨pr1至pr7中的至少一个可以形成为在前端单元区fc和后端单元区bc之间的边界rb处中断。在本实施方式中，所有电源轨pr1至pr7可以形成为在前端单元区fc和后端单元区bc之间的边界rb处中断。当前端单元区fc和后端单元区bc之间的边界rb可以被称为第一边界，并且后端单元区bc的与第一边界相反定位的边界被称为第二边界时，电源轨pr1至pr7中的至少一个可以从第一边界连续形成到第二边界。换句话说，电源轨pr1至pr7中的至少一个可以在后端单元区bc内在第二方向y上连续延伸。在本实施方式中，电源轨pr1至pr7可以在后端单元区bc内不中断。
69.信号线可以设置在电源轨pr1至pr7之间。信号线可以向形成在有源区a1至a12中的晶体管施加信号。信号线中的每五条信号线可以设置在电源轨pr1至pr7中的彼此相邻的电源轨之间。例如，信号线s1、s2、s3、s4和s5可以在第六电源轨pr6和第七电源轨pr7之间在
第一方向x上彼此分离设置。信号线s1至s5可以形成为具有不同的长度。信号线s1至s5可以根据需要不同地设置。一个i/o组g2中包括的信号线可以形成一个信号线组。
70.前端单元区fc和后端单元区bc可以包括各种逻辑单元。逻辑单元可以包括形成在有源区a1至a12中的晶体管。逻辑单元可以具有两侧对称布局。逻辑单元可以包括开关、反相器等。逻辑单元可以分别设置在多个列c1、c2、c3、c4、c5和c6中。逻辑单元可以占据i/o组g2内的不同区域。i/o组g2中包括的逻辑单元的数量和类型不限于本实施方式。逻辑单元可以从电源轨pr1至pr7接收电力，并通过信号线输入信号或输出信号。在另一实施方式中，逻辑单元可以包括标准单元。标准单元可以具有符合预定规范的结构。
71.在本实施方式中，前端单元区fc可以包括在第二方向y上与位单元组g1相邻的逻辑单元。因为位单元组g1可以包括在图1的存储单元块11中，所以前端单元区fc可以包括在第二方向y上与存储单元块11相邻的逻辑单元。前端单元区fc中的每个逻辑单元可以包括开关调节单元wmiv、写入开关wm、电源门控单元(power gating cell)pg、电容测量晶体管(cap measurement transistor)cap和虚设部dm。
72.前端单元区fc中的逻辑单元可以具有两侧对称布局。例如，设置在前端单元区fc中的多个开关调节单元wmiv可以设置在两侧对称的位置处。前端单元区fc中的逻辑单元可以具有两侧对称布局，以稳定地执行操作。也就是说，由于前端单元区fc的逻辑单元是对称的，所以可以稳定地执行操作。例如，由于开关调节单元wmiv可以具有两侧对称布局，所以信号被传输到开关调节单元wmiv的时间可以是相同的。因此，可以提高信号的精度。本实施方式公开了前端单元区fc的每个逻辑单元包括开关调节单元wmiv、写入开关wm、电源门控单元pg、电容测量晶体管cap和虚设部dm，但不限于此，并且其他逻辑单元可以设置在前端单元区fc中。
73.开关调节单元wmiv可以在第二方向y上邻近位单元组g1设置。开关调节单元wmiv可以包括两个有源区。例如，开关调节单元wmiv可以包括第一有源区a1和第二有源区a2。四个开关调节单元wmiv可以设置在一个i/o组g2中。
74.写入开关wm可以在第二方向y上邻近开关调节单元wmiv设置。写入开关wm可以包括两个有源区。例如，写入开关wm可以包括第二有源区a2和第三有源区a3。四个写入开关wm可以设置在一个i/o组g2中。写入开关wm可以电连接到开关调节单元wmiv。写入开关wm可以不包括电源轨pr1至pr7中的任何一个。开关调节单元wmiv而不是写入开关wm被设置得更靠近位单元组g1，写入开关wm和开关调节单元wmiv之间的距离变短，因此可以减少信号中的错误。因此，可以稳定地执行写入操作。
75.电源门控单元pg可以在第二方向y上邻近开关调节单元wmiv并且在第一方向x上邻近写入开关wm设置。电源门控单元pg可以包括一个有源区。例如，电源门控单元pg可以包括第一有源区a1。四个电源门控单元pg可以设置在一个i/o组g2中。电源门控单元pg可以不电连接到写入开关wm和开关调节单元wmiv。
76.电容测量晶体管cap和虚设部dm可以在第一方向x上邻近开关调节单元wmiv并且在第二方向y上邻近写入开关wm设置。电容测量晶体管cap可以测量形成在有源区a1至a12中的晶体管的电容。虚设部dm可以不包括晶体管，并且被设置为稳定地执行i/o操作。
77.后端单元区bc可以包括在第二方向y上与前端单元区fc中的逻辑单元相邻的逻辑单元。后端单元区bc可以包括多个不同的逻辑单元。例如，逻辑单元可以包括开关、反相器
等。设置在后端单元区bc中的逻辑单元或逻辑单元的组合可以配置读出放大器、写入驱动器或电平移位器。后端单元区bc中的逻辑单元可以具有两侧对称布局。
78.图6的区域c用于解释设置在i/o组g2中的通路，并且将在后面参考图9描述。
79.图7是根据一实施方式的电路图，表示图6中所示的逻辑单元当中的电源门控单元。
80.参考图7，电源门控单元pg可以包括一个晶体管。如上所述，晶体管可以是gaafet。晶体管可以是mbcfet。电源门控单元pg可以包括一个p型场效应晶体管(pfet)。电源门控单元pg可以根据第一写入信号ctr21向位线bl提供电力。
81.图8是根据一实施方式的电路图，表示图6中所示的逻辑单元当中的开关调节单元wmiv和写入开关wm。
82.参考图8，开关调节单元wmiv和写入开关wm可以彼此电连接。开关调节单元wmiv可以包括一个反相器iv。因此，开关调节单元wmiv可以反转第二写入信号ctr22。写入开关wm可以由开关调节单元wmiv控制。
83.写入开关wm可以包括两个晶体管。如上所述，晶体管可以是gaafet。晶体管可以是mbcfet。写入开关wm可以包括两个n型场效应晶体管(nfet)。两个nfet可以接收相同的信号。写入开关wm可以接收由开关调节单元wmiv反转的第二写入信号ctr22。写入开关wm可以根据反转的第二写入信号ctr22向第一位线bl1和第二位线bl2传输写入数据。第二位线bl2可以与第一位线bl1互补。第一位线bl1和第二位线bl2可以连接到在图6的位单元组g1中包括的位单元中的至少一个。
84.图9是根据一实施方式的图6所示的放大区域c的布局图。详细地，图9是用于解释在i/o组g2中包括的多个通路的布局图。与图6的附图标记相同的附图标记表示相同的部件，并且省略了对其的重复描述。另外，在图9中省略了阱。
85.参考图9，第一通路v1可以位于信号线s1'至s5'下方。第一通路v1可以连接到信号线s1'、s2'、s3'、s4'和s5'之一。信号线s1'至s5'可以连接到至少一个通路v1。第一通路v1的宽度可以形成为等于或小于信号线s1'至s5'的宽度w1。
86.第一通路v1和第二通路v2可以在第一电源轨pr1和第二电源轨pr2下方。第一电源轨pr1和第二电源轨pr2可以连接到至少一个第二通路v2。第一电源轨pr1和第二电源轨pr2可以连接到至少一个第一通路v1。第二通路v2的宽度可以形成为等于或小于第一电源轨pr1和第二电源轨pr2中的每个的宽度w2。第二通路v2的尺寸可以形成为大于第一通路v1的尺寸。因为第一电源轨pr1和第二电源轨pr2中的每个的宽度w2形成为比信号线s1'至s5'的宽度w1宽，所以第二通路v2的尺寸可以大于第一通路v1的尺寸。
87.第一通路v1和第二通路v2可以设置在同一水平，并且信号线s1'至s5'、第一电源轨pr1和第二电源轨pr2可以设置为高于第一通路v1和第二通路v2。第一电源轨pr1和第二电源轨pr2包括第一通路v1，其具有比第二通路v2更小的尺寸，因此，可以减小所有第一和第二通路v1和v2的电阻。因为所有第一和第二通路v1和v2的电阻减小，包括i/o组g2的集成电路的性能可以提高。
88.图10示出了根据一实施方式的用于解释位单元的电路图。详细地，该位单元可以包括在图1或图2的存储单元块11中，或者可以是图1或图2的位单元12。在本实施方式中，位单元12可以是sram位单元。在另一实施方式中，位单元12可以是诸如dram单元的易失性存
储单元、或诸如闪存单元或rram单元的非易失性存储单元。
89.参考图10，位单元12可以包括第一上拉晶体管pu1、第一下拉晶体管pd1、第二上拉晶体管pu2、第二下拉晶体管pd2、第一传输晶体管pa1和第二传输晶体管pa2。第一上拉晶体管pu1和第二上拉晶体管pu2可以是pfet，第一下拉晶体管pd1和第二下拉晶体管pd2可以是nfet。
90.第一上拉晶体管pu1和第一下拉晶体管pd1可以配置第一反相器iv1。第一下拉晶体管pd1和第一上拉晶体管pu1的栅极可以彼此连接。第一上拉晶体管pu1和第一下拉晶体管pd1的栅极可以对应于第一反相器iv1的输入端子。第一节点n11可以对应于第一反相器iv1的输出端子。
91.第二上拉晶体管pu2和第二下拉晶体管pd2可以配置第二反相器iv2。第二上拉晶体管pu2和第二下拉晶体管pd2的栅极可以彼此连接。第二上拉晶体管pu2和第二下拉晶体管pd2的连接的栅极可以对应于第二反相器iv2的输入端子。第二节点n12可以对应于第二反相器iv2的输出端子。
92.第一反相器iv1和第二反相器iv2可以彼此组合以配置锁存结构。第一上拉晶体管pu1和第一下拉晶体管pd1的栅极可以电连接到第二节点n12，第二上拉晶体管pu2和第二下拉晶体管pd2的栅极可以电连接到第一节点n11。换句话说，第一反相器iv1的输入端子可以连接到第二反相器in2的输出端子，第二反相器iv2的输入端子可以连接到第一反相器in1的输出端子。
93.第一传输晶体管pa1的源极/漏极可以连接到第一节点n11和第一位线bl1。第二传输晶体管pa2的源极/漏极可以连接到第二节点n12和第二位线bl2。第二位线bl2可以与第一位线bl1互补。第一传输晶体管pa1和第二传输晶体管pa2的栅极可以电连接到字线wl。
94.图11是示出根据一实施方式的制造集成电路(ic)的方法的流程图。
95.参考图11，单元库d12可以包括关于包括在图6的i/o组g2中的逻辑单元的信息。例如，可以包括关于逻辑单元的功能信息、特性信息、布局信息等。在本实施方式中，单元库d12可以包括定义逻辑单元的布局的数据d12_1、d12_2等。逻辑单元可以包括标准单元。标准单元可以具有符合预定规范的结构。
96.在操作s10中，可以执行逻辑综合操作以从rtl数据d11生成网表数据d13。例如，半导体设计工具可以通过参考单元库d12从以硬件描述语言(hdl)创建的rtl数据d11执行逻辑综合来生成包括比特流或网表的网表数据d13。hdl可以包括vhsic硬件描述语言(vhdl)、verilog等。单元库d12可以包括关于逻辑单元的高度、逻辑单元中包括的引脚的数量、对应于逻辑单元的轨道(track)的数量等的信息。在逻辑综合过程中，可以参考单元库d12将逻辑单元包括在集成电路中。
97.在操作s20中，可以执行布局布线(p&r)操作，在其中从网表数据d13生成布局数据d14。p&r操作s20可以包括多个操作s21、s22和s23。
98.在操作s21中，可以执行用于设置逻辑单元的操作。例如，半导体设计工具(例如，p&r工具)可以参考单元库d12从网表数据d13设置多个逻辑单元。如参考图6所述，逻辑单元可以设置在列c1到c6中。逻辑单元可以分别占据i/o组g2内的不同区域。每个逻辑单元可以包括设置在前端单元区fc中的开关调节单元wmiv、写入开关wm和电源门控单元pg。
99.在操作s21中，可以执行用于设置电源轨的操作。
100.在操作s22中，可以执行用于产生互连的操作。通过互连操作，逻辑单元的输出引脚和输入引脚可以被电连接。逻辑单元可以包括至少一个通路。
101.在操作s23中，可以执行用于产生布局数据d14的操作。布局数据d14可以包括关于单元和互连的几何信息。布局数据d14可以具有诸如gdsii的格式。
102.在操作s30中，可以对布局数据d14执行光学邻近校正(opc)以确定掩模上的图案。换句话说，可以针对布局数据d14校正诸如由于光的特性引起的折射的失真现象，以形成期望形状的图案。在一些实施方式中，可以在操作s30中限制性地修改集成电路的布局。通过此，可以优化集成电路的结构。操作s30可以被称为设计抛光。
103.在操作s40中，可以执行用于制造掩模的操作。为了形成在操作s30中确定的图案，可以制造至少一个掩模。掩模可以包括光掩模。
104.在操作s50中，可以执行用于制造集成电路的操作。例如，使用在操作s40中制造的至少一个掩模来图案化多个层，因此，可以制造集成电路。如图11所示，操作s50可以包括操作s51和s52。
105.在操作s51中，可以执行前端(feol)工艺。feol工艺可以指在衬底上形成独立元件的操作。独立元件可以包括晶体管、电容器、电阻器等。feol工艺可以包括平坦化晶片的操作、清洁晶片的操作、形成沟槽的操作、形成阱的操作、形成栅极线的操作、形成源极和漏极的操作等。
106.在操作s52中，可以执行后端(beol)工艺。beol工艺可以指用于互连独立元件的操作。例如，beol工艺可以包括硅化栅极区、源极区和漏极区的操作、添加电介质的操作、平坦化操作、形成孔的操作、添加金属层的操作、形成通路的操作、形成钝化层的操作等。
107.在操作s52之后，封装的ic可以用作各种应用的部件。
108.图12是示出根据一实施方式的设计集成电路的方法的示例的流程图。图12的方法可以由包括至少一个处理器的计算系统来执行，该处理器执行一系列指令。如图12所示，设计ic的方法可以包括操作s220、操作s240和操作s260。
109.在操作s220中，可以执行用于获取输入数据的操作。输入数据可以指定义集成电路的数据，并且包括上面参考图11描述的网表。网表可以包括关于集成电路中包括的逻辑单元和连接的信息。
110.在操作s240中，可以基于单元库d15执行p&r。操作s240可以对应于图11的操作s21。操作s240可以包括多个操作s242和s244。
111.在操作s242中，可以执行用于设置逻辑单元的操作，该逻辑单元具有沿着预先确定的轨道布置的信号线。例如，参考图6，可以执行用于将开关调节单元wmiv设置在前端单元区fc中的操作。
112.在操作s244中，可以设置电源轨。如以上参考图6所述，电源轨可以在第一方向x上彼此分离，并且在第二方向y上延伸。电源轨可以在前端单元区fc和后端单元区bc之间的边界处中断。后端单元区bc中的电源轨可以设置成在第二方向y上连续延伸。
113.在操作s260中，可以执行用于产生输出数据的操作。输出数据可以指定义集成电路的布局的数据，并且包括上面参考图11描述的布局数据d14。输出数据可以定义其中设置了i/o图案的集成电路的布局，该i/o图案针对包括第一数量的位单元的每个位单元组包括第二数量的有源区。
114.图13是示出根据一实施方式的片上系统(soc)的框图。根据一实施方式，soc 200是半导体器件并且可以包括集成电路。soc 200在一个芯片中实现执行各种功能的诸如知识产权(intellectual property)(ip)的复杂功能块，并且根据一实施方式设置的有源区、逻辑单元和电源轨可以分别包括在soc 200的功能块中。
115.参考图13，soc 200可以包括调制解调器202、显示控制器203、存储器204、外部存储器控制器205、中央处理单元(cpu)206、事务单元207、电源管理集成电路(pmic)208和图形处理单元(gpu)209，并且soc 200的功能块可以通过系统总线201彼此通信。
116.可完全控制soc 200的操作的cpu 206可以控制其他功能块(即调制解调器202、显示控制器203、存储器204、外部存储器控制器205、事务单元207、pmic 208和gpu 209)的操作。调制解调器202可以解调外部接收的信号，或者调制内部产生的信号以向外部发送调制的信号。外部存储器控制器205可以控制向连接到soc 200的外部存储器件发送数据和从外部存储器件接收数据的操作。例如，存储在外部存储器件中的程序和/或数据可以在外部存储器控制器205的控制下被提供给cpu 206或gpu 209。gpu 209可以执行与图形处理相关的程序指令。gpu 209可以通过外部存储器控制器205接收图形数据，并且通过外部存储器控制器205将由gpu 209处理的图形数据发送到soc 200外部。事务单元207可以监控每个功能块的数据事务，并且pmic 208可以根据事务单元207的控制来控制提供给每个功能块的电力。显示控制器203可以控制soc 200外部的显示器(或显示器件)，以将soc 200内部产生的数据传输到显示器。
117.存储器204可以包括非易失性存储器，诸如电可擦除可编程只读存储器(eeprom)、闪存、相变随机存取存储器(pram)、rram、纳米浮栅存储器(nfgm)、聚合物随机存取存储器(poram)、磁性随机存取存储器(mram)或铁电随机存取存储器(fram)；以及易失性存储器，诸如dram、sram、移动dram、双数据速率同步动态随机存取存储器(ddr sdram)、低功率ddr(lpddr)sdram、图形ddr(gddr)sdram或rambus动态随机存取存储器(rdram)。
118.图14是示出根据一实施方式的包括用于存储程序的存储器的计算系统的框图。制造集成电路的方法(例如，图11的方法)中包括的至少一些操作以及设计集成电路的方法(例如，图12的方法)中包括的操作可以由计算系统300执行。
119.计算系统300可以是诸如台式计算机、工作站或服务器的固定型计算系统，或者诸如膝上型计算机的便携式计算系统。如图14所示，计算系统300可以包括处理器301、i/o设备302、网络接口303、ram 304、rom 305和存储器件306。处理器301、i/o设备302、网络接口303、ram 304、rom305和存储器件306可以连接到总线307，或者通过总线307彼此通信。
120.处理器301可以被称为处理单元，并且包括至少一个核，诸如微处理器、应用处理器(ap)、数字信号处理器(dsp)或gpu，其能够执行任意指令集(例如，英特尔架构(ia)-32)、64位扩展ia-32、x86-64、powerpc、sparc、mips、arm、ia-64等)。例如，处理器301可以通过总线307访问存储器，即ram 304或rom 305，并执行存储在ram 304或rom 305中的指令。
121.根据一实施方式，ram 304可以存储用于制造集成电路的程序304_1或其至少一部分，并且程序304_1使得处理器301能够执行用于制造集成电路的操作或包括在设计集成电路的方法中的操作的至少一部分。换句话说，程序304_1可以包括可由处理器301执行的多个指令，并且包括在程序304_1中的指令使得处理器301能够执行包括在上面参考例如图11和图12描述的流程图中的至少一部分操作。
122.即使当供应给计算系统300的电力被切断时，存储器件306也不会丢失存储的数据。例如，存储器件306可以包括非易失性存储器件，或者诸如磁带、光盘或磁盘的存储介质。另外，存储器件306可以可拆卸地附接到计算系统300。根据一实施方式，存储器件306可以存储程序304_1，并且在处理器301执行程序304_1之前，程序304_1或其至少一部分可以从存储器件306加载到ram 304。或者，存储器件306可以存储以程序语言创建的文件，或者由编译器从文件创建的程序304_1或其至少一部分可以被加载到ram304。另外，存储器件306可以存储数据库(db)306_1，并且数据库306_1可以包括设计集成电路所需的信息，例如，图11的单元库d12。
123.存储器件306可以存储由处理器301处理或将要由处理器301处理的数据。换句话说，根据程序304_1，处理器301可以通过处理存储在存储器件306中的数据来生成数据，或者将生成的数据存储到存储器件306。例如，存储器件306可以存储图11的rtl数据d11、网表数据d13和/或布局数据d14。
124.i/o设备302可以包括输入设备，诸如键盘或定点设备；以及输出设备，诸如显示设备或打印机。例如，通过i/o设备302，用户可以触发程序304_1的经由处理器301的执行，输入图11的rtl数据d11和/或网表数据d13，并且还检查图11的布局数据d14。
125.网络接口303可以提供对计算系统300外部的网络的访问。例如，网络可以包括多个计算系统和通信链路，并且通信链路可以包括有线链路、光链路、无线链路或任意类型的链路。
126.虽然已经参照本发明构思的实施方式具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在此进行在形式和细节上的各种改变。
127.本技术基于在韩国知识产权局于2020年11月5日提交的韩国专利申请第10-2020-0147154号和2021年3月11日提交的韩国专利申请第10-2021-0032094号，并要求其优先权，其公开内容通过引用整体结合于此。