半导体结构及半导体结构的形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。

背景技术

在半导体技术领域中，集成电路已经从制造在单个硅芯片上的少量互连器件发展到数百万个器件。常规集成电路具有远超过原来设想的性能和复杂性。

互补式金属氧化物半导体(CMOS)晶体管是现代逻辑电路中的基本单元，其中包含P型金属氧化物半导体(PMOS)与N型金属氧化物半导体(NMOS)晶体管，在半导体集成电路中应用十分广泛。由于技术节点的降低，以及对晶体管需求的复杂性，需要有更高性能的晶体管以实现各种电路的功能。

然而，现有技术中的晶体管，性能有待提高。

技术实现要素：

本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提升晶体管的性能。

为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底，所述衬底内具有阱区，所述阱区内具有第一离子；位于衬底上的第一栅介质层；位于第一栅介质层上的第二栅介质层；位于第二栅介质层上的栅极层。

相应地，本发明技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底内具有阱区，所述阱区内具有第一离子；采用第一工艺在衬底上形成第一栅介质层；采用第二工艺在第一栅介质层上形成第二栅介质层，所述第二工艺的反应温度大于第一工艺的反应温度；在第二栅介质层上形成栅极层。

可选的，所述第一栅介质层的材料包括介电材料，所述介电材料包括低温氧化硅。

可选的，所述低温氧化硅的形成工艺包括热氧化工艺；所述热氧化工艺的参数包括：气体为氧气，温度范围为700摄氏度～800摄氏度。

可选的，所述第二栅介质层的材料包括介电材料，所述介电材料包括高温氧化硅。

可选的，所述高温氧化硅的形成工艺包括热氧化工艺；所述热氧化工艺的参数包括：气体为氧气，温度范围为900摄氏度～1200摄氏度。

可选的，所述第一栅介质层的厚度小于所述第二栅介质层的厚度。

可选的，所述第一栅介质层的厚度范围包括：10埃～30埃。

可选的，所述第二栅介质层的厚度范围包括：50埃～150埃。

可选的，所述第一离子包括N型离子，所述N型离子包括磷离子或砷离子。

可选的，所述栅极层的材料包括硅。

可选的，形成第二栅介质层之后，在第二栅介质层上形成栅极层之前，还包括：在第二栅介质层上形成第三栅介质层。

可选的，所述第三栅介质层的材料包括介电材料，所述介电材料的介电常数大于3.9；所述介电材料包括氧化铪或氧化铝。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明技术方案的半导体结构，所述衬底上具有第一栅介质层，所述第二栅介质层位于第一栅介质层上，所述第一栅介质层能够在形成第二栅介质层的过程中阻挡所述衬底内的第一离子析出，从而所形成的半导体结构的稳定性得到提升。

本发明技术方案的半导体结构的形成方法，通过先采用第一工艺在衬底上形成第一栅介质层，然后再采用第二工艺在第一栅介质层上形成第二栅介质层，所述第二工艺的反应温度大于第一工艺的反应温度。因此在所述第一工艺的过程中，所述第一离子受到的热驱动程度较小，所述第一离子的扩散距离较小，因此所述第一离子在衬底内发生分凝的程度小，从而不易从衬底内扩散至析出反应腔体内，从而减少所述第一离子从衬底内析出，使得衬底内第一离子数量减少影响半导体结构电压的情况，使得半导体结构的稳定性提高；所述第二工艺的反应温度较高，所述第一离子受到的热驱动程度较大，所述第一离子在衬底内发生分凝的程度较大，然而所述第一栅介质层与衬底之间具有界面，所述界面和第一栅介质层能够阻挡所述衬底内的第一离子扩散乃至析出反应腔体内，从而维持了衬底内第一离子数量的稳定性，使得所形成的半导体结构的电性能稳定。

进一步，所述第一栅介质层的材料包括低温氧化硅，形成所述第一栅介质层材料的形成工艺能够减少衬底内的第一离子析出，从而所形成的半导体结构的稳定性得到提升。

进一步，所述第二栅介质层的材料包括高温氧化硅，所述第二栅介质层材料的形成速度较快，能够提升生产效率。

进一步，所述第一栅介质层的厚度小于所述第二栅介质层的厚度，从而所述第一栅介质层的形成速度对生产效率的影响较小。

附图说明

图1是一实施例中半导体结构的剖面结构示意图；

图2至图5是本发明一实施例中半导体结构形成过程的剖面结构示意图；

图6是本发明另一实施例中半导体结构形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有技术中的晶体管，性能有待提高。现结合具体实施例进行分析说明。

请参考图1，包括：衬底100；位于衬底100上的栅介质层101；位于栅介质层101上的栅极层102。

所述半导体结构中，所述衬底100内具有离子，所述离子为磷离子。所述栅介质层101的材料包括氧化硅，所述栅极层102的材料包括硅。所述半导体结构为高压器件，因此需要所述栅介质层101的厚度较厚，以使得所述半导体结构不易被击穿。所述栅介质层101的形成过程中，需要先形成栅介质材料层(未图示)，在栅介质材料层上形成栅极材料层，再对栅极材料层和栅介质材料层进行刻蚀形成栅极层102和栅介质层101。由于需要厚度较厚的栅介质层101，因此所述栅介质材料层的形成工艺通常采用高温的化学气相沉积工艺，所述高温的化学气相沉积工艺的成膜速度较快，从而能够快速形成预设厚度的栅介质材料层，以提高生产效率，所述高温温度通常为950摄氏度左右。

然而，在所述高温温度范围内时，所述衬底100内的磷离子的分凝系数升高以致产生较为强烈的分凝现象，从而所述衬底100内的磷离子容易向衬底100和栅介质层101的界面移动甚至自所述衬底100析出并扩散至反应腔体内，使得衬底100内的离子数量减少，使得所形成的器件电压发生变化，从而使得所述半导体结构的稳定性受到影响。

为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，通过先采用第一工艺在衬底上形成第一栅介质层，然后再采用第二工艺在第一栅介质层上形成第二栅介质层，所述第二工艺的反应温度大于第一工艺的反应温度。因此在所述第一工艺的过程中，所述第一离子受到的热驱动程度较小，所述第一离子的扩散距离较小，因此所述第一离子不易从衬底内扩散至析出反应腔体内，从而减少所述第一离子从衬底内析出，使得衬底内第一离子数量减少影响半导体结构电压的情况，使得半导体结构的稳定性提高；所述第二工艺的反应温度较高，所述第一离子受到的热驱动程度较大，而所述第一栅介质层与衬底之间具有界面，所述界面能够阻挡所述衬底内的第一离子扩散至析出反应腔体内，从而维持了衬底内第一离子数量的稳定性，使得所形成的半导体结构的电性能稳定。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图5是本发明一实施例中半导体结构形成过程的剖面结构示意图。

请参考图2，提供衬底200，所述衬底200内具有阱区201，所述阱区201内具有第一离子。

所述第一离子包括N型离子，所述N型离子包括磷离子或砷离子。在本实施例中，所述N型离子包括磷离子。

在本实施例中，所述衬底200的材料为硅。

在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

请参考图3，采用第一工艺在衬底200上形成第一栅介质层202。

所述第一栅介质层202的材料包括介电材料；在本实施例中，所述介电材料包括低温氧化硅。

形成所述第一栅介质层202的工艺包括原子层沉积工艺、化学气相沉积工艺或热氧化工艺。

在本实施例中，形成所述第一栅介质层202的工艺包括热氧化工艺，所述热氧化工艺形成的第一栅介质层202的结构致密厚度均匀，能够满足器件的高性能要求。

所述热氧化工艺的参数包括：气体为氧气，温度范围为700摄氏度～800摄氏度。

所述第一栅介质层202的材料包括氧化硅，所述阱区201内具有磷离子，在所述700摄氏度～800摄氏度的低温条件下，所述磷离子的分凝系数较小，因此所述磷离子在衬底200内发生分凝的程度小，从而不易从衬底200内扩散至第一栅介质层与衬底之间的界面以及析出至反应腔体内，从而减少了所述磷离子从衬底200内析出，使得衬底200内磷离子数量减少影响半导体结构电压的情况，使得半导体结构的稳定性提高。

在本实施例中，所述第一栅介质层202的厚度范围包括：10埃～30埃。

在低温条件下，形成所述第一栅介质层202的热氧化工艺成膜速率较慢，所述第一栅介质层202的厚度太厚会影响生产效率；若所述第一栅介质层202的厚度太薄，则所述第一栅介质层202对后续形成第二栅介质层时第一离子的扩散的阻挡程度不够。

请参考图4，采用第二工艺在第一栅介质层202上形成第二栅介质层203，所述第二工艺的反应温度大于第一工艺的反应温度。

所述第二栅介质层203的材料包括介电材料；在本实施例中，所述介电材料包括高温氧化硅。

所述高温氧化硅的形成工艺包括热氧化工艺；所述热氧化工艺的参数包括：气体为氧气，温度范围为900摄氏度～1200摄氏度。

在温度范围为900摄氏度～1200摄氏度条件下，形成所述第二栅介质层203的热氧化工艺成膜速率较快，从而能够快速形成厚度较厚的第二栅介质层203，能够提升生产效率。

所述第一栅介质层202的厚度小于所述第二栅介质层203的厚度，所述第一栅介质层202的厚度较薄，所述第一栅介质层202的形成速度对生产效率的影响较小。

在温度范围为900摄氏度～1200摄氏度的高温条件下，所述磷离子受到的热驱动程度较大，所述磷离子在衬底200内发生分凝的程度较大，然而所述第一栅介质层202与衬底200之间具有界面，所述界面和第一栅介质层202能够阻挡所述衬底200内的磷离子扩散乃至析出反应腔体内，从而维持了衬底200内磷离子数量的稳定性，使得所形成的半导体结构的电性能稳定。

在本实施例中，所述第二栅介质层203的厚度范围包括：50埃～150埃。

至此，通过先采用第一工艺在衬底200上形成第一栅介质层202，然后再采用第二工艺在第一栅介质层202上形成第二栅介质层203，所述第二工艺的反应温度大于第一工艺的反应温度。因此在所述第一工艺的过程中，所述第一离子受到的热驱动程度较小，所述第一离子在衬底200内发生分凝的程度小，从而扩散距离较小，因此所述第一离子不易从衬底200内扩散至析出反应腔体内，从而减少所述第一离子从衬底200内析出，使得衬底200内第一离子数量减少影响半导体结构电压的情况，使得半导体结构的稳定性提高；所述第二工艺的反应温度较高，所述第一离子受到的热驱动程度较大，所述第一离子在衬底200内发生分凝的程度较大，然而所述第一栅介质层202与衬底200之间具有界面，所述界面和第一栅介质层202能够阻挡所述衬底200内的第一离子扩散至析出反应腔体内，从而维持了衬底200内第一离子数量的稳定性，使得所形成的半导体结构的电性能稳定。

请参考图5，在第二栅介质层203上形成栅极层204。

在本实施例中，所述栅极层204的材料包括硅。

形成所述栅极层204的工艺包括原子层沉积工艺或物理气相沉积工艺。

形成栅极层204之后，还包括：在栅极层204上形成图形化层(未图示)，所述图形化层暴露出所述阱区201上的部分栅极层204表面；以所述图形化层为掩膜，刻蚀所述栅极层204、第二栅介质层203以及第一栅介质层202，直至暴露出衬底200表面，在阱区201上形成栅极结构(未图示)。

图6是本发明另一实施例中半导体结构形成过程的剖面结构示意图。

请参考图6，图6为在图4基础上的结构示意图，形成第二栅介质层203之后，在第二栅介质层203上形成第三栅介质层301。

所述第三栅介质层301的材料包括介电材料，所述介电材料的介电常数大于3.9；所述介电材料包括氧化铪或氧化铝。

形成第三栅介质层301之后，在第三栅介质层301上形成栅极层(未图示)；刻蚀所述栅极层、第三栅介质层301、第二栅介质层203和第一栅介质层202，在阱区201上形成栅极结构(未图示)。

在本实施例中，所述栅极层的材料包括金属，所述金属包括钨。

相应地，本发明实施例还提供一种半导体结构，请继续参考图5，包括：

衬底200，所述衬底200内具有阱区201，所述阱区201内有具有第一离子；

位于衬底200上的第一栅介质层202；

位于第一栅介质层202上的第二栅介质层203；

位于第二栅介质层203上的栅极层204。

所述半导体结构，所述衬底200上具有第一栅介质层202，所述第二栅介质层203位于第一栅介质层202上，所述第一栅介质层202能够在形成第二栅介质层203的过程中阻挡所述衬底200内的第一离子析出，从而所形成的半导体结构的稳定性得到提升。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。