结势垒肖特基二极管的制作方法

1.本发明涉及半导体功率器件技术领域，特别涉及一种结势垒肖特基二极管。


背景技术：

2.电力电子器件(power electronic devices)，又称为功率半导体器件，指用于电能变换和电能控制电路中的大功率电子器件。可以分为半控型器件、全控型器件和不可控型器件，其中晶闸管为半控型器件，承受电压和电流容量在所有器件中最高；二极管为不可控器件，结构和原理简单，工作可靠；还可以分为电压驱动型器件和电流驱动型器件，其中gto、gtr为电流驱动型器件，igbt、电力mosfet为电压驱动型器件。
3.通过对功率半导体器件的材料、结构、制造工艺进行改进、创新、优化，进而提升器件的性能，便可在增强系统功能的同时降低系统功耗，因此，新型功率半导体器件已然成为当前重要的发展研究方向，尤其是基于gan(氮化镓)材料的新型功率整流器件。作为第三代半导体材料，gan有着许多优越的材料特性，比如：宽禁带宽度(3.45ev)、高击穿场强(3.3mv/cm)、高电子饱和漂移速度(2.7
×
107cm/s)、高电子迁移率(algan/gan系统的迁移率可达2200cm/(v.s))、最高的高频或低频baliga优值系数(bfom)等，因此gan比si(硅)、gaas(砷化镓)、sic(碳化硅)等材料更适合被用于制造高功率、高频开关器件，而gan基功率器件也有望获得更优越的性能优势。
4.肖特基二极管虽然结构最为简单，但是由于其稳定性与可靠性，以及功能的多样性而成为应用最为广泛的电力电子器件。algan/gan异质结肖特基二极管(sbd)通过其异质界面存在的高浓度二维电子气(2deg)形成导电沟道，相比体材料gan基sbd，其有更低的导通电阻和更大的输出功率，器件工作能耗很低，适用于大功率sbd的制作。相对传统结型二极管而言，肖特基二极管具有较大的优势。一方面，作为多数载流子器件，肖特基二极管在开关过程中不存在传统结型二极管的少数载流子存储效应，可以达到更快的开关速度。另一方面，相对结型二极管而言，肖特基二极管正向压降较小，开关功耗远远小于传统结型二极管。总体而言，肖特基二极管在中低电压范围内非常适合应用于开关和整流器件领域。
5.但是，肖特基势垒在反向偏压下会由于金属-半导体(ms)接触界面处的镜像力的作用而发生降低和减薄：反向偏压越高，肖特基势垒高度就下降得越多，势垒宽度也变得越薄，进而导致热电子发射电流和隧穿电流随之增加。该效应在宏观上将表现为反向漏电随反偏压的升高而明显增加，因而既降低了器件的反向耐压，又增加了器件的关态功耗，以致肖特基二极管的应用范围受到了严重的限制。所以，为了使器件能同时兼具较好的正反向特性，即在保持高开关速度、低动态损耗、低导通损耗、高输出功率密度的同时，实现高阻断电压、低泄漏电流，因此需要需要对现有gan基肖特基二极管结构进一步优化。


技术实现要素：

6.本发明要解决的技术问题是提供一种结势垒肖特基二极管，能够在保持高开关速度、低动态损耗、低导通损耗、高输出功率密度的同时，实现高阻断电压、低泄漏电流，结构
简单且易于实现。
7.为了解决上述技术问题，本发明的技术方案如下：
8.本发明提供了一种结势垒肖特基二极管，包括自下而上依次为衬底层、以及设置在所述衬底层上含有一个或多个二维电子气沟道的异质结结构层，所述异质结结构层上设置有相互分离的肖特基接触层、第一欧姆接触层；所述第一欧姆接触层上制备阴极，所述肖特基接触层与所述异质结结构层之间设置有若干p型半导体层，所述肖特基接触层与所述异质结结构层环绕所述p型半导体层之间形成肖特基接触，在所述p型半导体层与所述肖特基接触层接触面制备阳极。
9.进一步的，所述p型半导体层与所述肖特基接触层之间还设置有第二欧姆接触层，所述第二欧姆接触层为所述阳极。
10.进一步的，所述p型半导体层是全p型结构层、n-p型结构层、、p-n-p型结构层、p-n-p-n结构层、或者超晶格结构层。
11.可选的，所述p型半导体层覆盖所述异质结结构层，所述p型半导体结构层之间形成若干凹槽，在所述凹槽区域所述肖特基接触层与所述异质结结构层之间形成肖特基接触。
12.可选的，所述异质结结构层表面形成若干凸起部，在所述凸起部设置有所述p型半导体层，在所述凸起部之间所述肖特基接触层与所述异质结结构层之间形成肖特基接触。
13.可选的，所述p型半导体层包括多个依次排列的独立几何形状区域，所述肖特基接触层和/或所述第二欧姆接触层沿着长度方向设置在所述独立几何形状区域。
14.可选的，所述p型半导体层包括多个依次排列的独立几何形状区域，所述肖特基接触层和/或所述第二欧姆接触层覆盖在所述独立几何形状区域上。
15.可选的，所述p型半导体层包括多个依次排列的独立几何形状区域，多个所述肖特基接触层和/或所述第二欧姆接触层依次部分覆盖在所述独立几何形状区域上。
16.可选的，所述p型半导体层包括多个依次排列的独立几何形状区域，所述肖特基接触层和/或所述第二欧姆接触层沿着长度方向一侧部分覆盖在所述独立几何形状区域上。
17.可选的，多个所述独立几何形状区域是相同形状图形或者多种形状图形组合，多个所述独立几何形状区域具有相同大小或者不同的大小，多个所述独立几何形状区域均匀间隔分布或者非均匀间隔分布。
18.可选的，所述衬底层上通过外延生长等制备方式在所述衬底层上形成应力缓冲层和/或沟道层，在所述应力缓冲层或所述沟道层上设置所述异质结结构层。
19.进一步的，所述异质结结构层、所述第一欧姆接触层、所述肖特基接触层上覆盖设置有钝化绝缘层，在所述钝化绝缘层上对应所述阳极、阴极开设电极窗口。
20.本发明技术效果：
21.本发明实施例的结势垒肖特基二极管，通过在肖特基接触层与异质结结构层之间设置有若干p型半导体层，肖特基接触层与所述异质结结构层环绕p型半导体层之间形成肖特基接触，在p型半导体层与肖特基接触层接触面制备阳极。使用图案化p-gan区域形成结势垒，以分配高阻断电压和低泄漏电流的电场，在保持高开关速度、低动态损耗、低导通损耗、高输出功率密度的同时，实现高阻断电压、低泄漏电流，结构简单且易于实现。
附图说明
22.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
23.图1为本发明的结势垒肖特基二极管主剖视结构图；
24.图2为本发明的第一种结势垒肖特基二极管俯视结构图；
25.图3为本发明的第一种结势垒肖特基二极管沿着a-a截面视图一；
26.图4为本发明的第一种结势垒肖特基二极管沿着a-a截面视图二；
27.图5为本发明的第一种结势垒肖特基二极管沿着a-a截面视图三；
28.图6为本发明的结势垒肖特基二极管主剖视结构图；
29.图7为本发明的第二种结势垒肖特基二极管俯视结构图；
30.图8为本发明的第二种结势垒肖特基二极管沿着a-a截面视图一；
31.图9为本发明的第二种结势垒肖特基二极管沿着a-a截面视图二；
32.图10为本发明的第二种结势垒肖特基二极管沿着a-a截面视图三；
33.图11为本发明中第二种p型半导体层/第二欧姆接触层的结构形状示意图；
34.图12为本发明中第三种p型半导体层/第二欧姆接触层的结构形状示意图；
35.图13为本发明中第四种p型半导体层/第二欧姆接触层的结构形状示意图；
36.图14为本发明中第五种p型半导体层/第二欧姆接触层的结构形状示意图；
37.图15为本发明中第六种p型半导体层/第二欧姆接触层的结构形状示意图；
38.图16为本发明中第七种p型半导体层/第二欧姆接触层的结构形状示意图；
39.图17为本发明中第八种p型半导体层/第二欧姆接触层的结构形状示意图；
40.图18为本发明中第九种p型半导体层/第二欧姆接触层的结构形状示意图；
41.图19为本发明中第十种p型半导体层/第二欧姆接触层的结构形状示意图；
42.图20为本发明中第十一种p型半导体层/第二欧姆接触层的结构形状示意图；
43.图21为本发明中第十二种p型半导体层/第二欧姆接触层的结构形状示意图；
44.图22为本发明中第十三种p型半导体层/第二欧姆接触层的结构形状示意图；
45.图23为本发明中第十四种p型半导体层/第二欧姆接触层的结构形状示意图；
46.图24为本发明中第十五种p型半导体层/第二欧姆接触层的结构形状示意图；
47.图25为本发明的结势垒肖特基二极管等效电路原理图；
48.图26为本发明的结势垒肖特基二极管与现有jbds之间的器件反向特性比对曲线原理图；
49.图中，10-衬底层，20-应力缓冲层，30-gan层，40-异质结结构层，50-p型半导体层，60-肖特基接触层，70-钝化绝缘层，80-第一欧姆接触层，90-第二欧姆接触层。
具体实施方式
50.下面结合附图对本发明的具体实施方式作进一步说明。在此需要说明的是，对于这些实施方式的说明用于帮助理解本发明，但并不构成对本发明的限定。此外，下面所描述的本发明各个实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互组合。
51.实施例1
52.如图1-3所示，本发明实施例提供了一种结势垒肖特基二极管，包括自下而上依次为衬底层10、以及设置在所述衬底层10上含有一个或多个二维电子气沟道的异质结结构层40，所述异质结结构层40上设置有相互分离的肖特基接触层60、第一欧姆接触层80；所述第一欧姆接触层80上制备阴极，所述肖特基接触层60与所述异质结结构层40之间设置有若干p型半导体层50，所述肖特基接触层60与所述异质结结构层40环绕所述p型半导体层50之间形成肖特基接触，在所述p型半导体层50与所述肖特基接触层60接触面制备阳极。
53.可选的，衬底层10材料包括但不限于为si、蓝宝石、sic和gan中一种或者多种。
54.在一些实施例中，衬底层10上通过外延生长等制备方式在衬底层10上制备应力缓冲层20和/或沟道层30，可选的，在应力缓冲层20上进一步制备形成沟道层30，在应力缓冲层20或沟道层30上设置异质结结构层40；应力缓冲层20材料包括但不限于氮化镓、氮化铝、铟铝氮、铟镓氮、氧化镓、氧化铝镓、砷化镓，所述应力缓冲层20的厚度为1nm～100um。沟道层30材料包括但不限于氮化镓、氮化铝、铟铝氮、铟镓氮、氧化镓、氧化铝镓、砷化镓，所述沟道层30的厚度为0nm～100um。
55.具体的，该异质结结构层40具有一个或多个二维电子气通道。异质结结构层40的材料可以包括但不限于a1gan、inaln、a1n、inn和ingan中一种或多种，或者其他iii-v族化合物体系构建，厚度为1nm～50nm。
56.如图6-8所示，所述p型半导体层50与所述肖特基接触层60之间还设置有第二欧姆接触层90。
57.可选的，所述p型半导体层是全p型结构层、n-p型结构层、p-n-p型结构层、p-n-p-n结构层、或者超晶格结构层。n-p型结构层、p-n-p型结构层、p-n-p-n结构层中p型结和n型结的顺序不限定，可以包括但不限于“上p下n”或者“上n下p”。p型半导体层50材料包括但不限于p-gan、p-ingan、p-algan、组分渐变的p-algan或者组分渐变的p-ingan中一种或多种，掺杂浓度为1015～1022/cm3，厚度为1-500nm。
58.如图4、9所示，所述p型半导体层50覆盖所述异质结结构层40，所述p型半导体结构层50之间形成若干凹槽，在所述凹槽区域所述肖特基接触层60与所述异质结结构层40之间形成肖特基接触。
59.如图5、10所示，所述异质结结构层40表面形成若干凸起部，在所述凸起部设置有所述p型半导体层50，在所述凸起部之间所述肖特基接触层60与所述异质结结构层40之间形成肖特基接触。
60.可选的，所述p型半导体层50包括多个依次排列的独立几何形状区域，所述肖特基接触层60和/或所述第二欧姆接触层90沿着长度方向设置在所述独立几何形状区域。
61.具体的，在形成第一欧姆接触层80时，一般是先刻蚀异质结结构层40，然后再光刻、蒸镀第一欧姆接触层80；也可以是先刻蚀一部分异质结结构层40，(深度上非完全刻蚀/空间上非完全刻蚀两种情况)，然后再光刻、蒸镀第一欧姆接触层80。第一欧姆接触层80或者第二欧姆接触层90可以包括但不限于ti/al/ni/au合金或ti/al/ti/au合金或ti/al/mo/au合金。
62.可选的，所述p型半导体层50包括多个依次排列的独立几何形状区域，所述肖特基接触层60和/或所述第二欧姆接触层90覆盖在所述独立几何形状区域上。
63.可选的，所述p型半导体层50包括多个依次排列的独立几何形状区域，所述肖特基接触层60和/或所述第二欧姆接触层90沿着长度方向一侧部分覆盖在所述独立几何形状区域上。
64.可选的，所述p型半导体层50包括多个依次排列的独立几何形状区域，多个所述肖特基接触层60和/或所述第二欧姆接触层90依次部分覆盖在所述独立几何形状区域上。具体的，多个肖特基接触层60和/或第二欧姆接触层90是多个独立图形区域或者连续图形区域，部分覆盖多个依次排列的独立几何形状区域形成的p型半导体层50。
65.可选的，多个所述独立几何形状区域是相同形状图形或者多种形状图形组合，多个所述独立几何形状区域具有相同大小或者不同的大小，多个所述独立几何形状区域均匀间隔分布或者非均匀间隔分布。
66.可选的，如图11-24所示，所述独立几何形状区域包括但不限于矩形、椭圆形、三角形、星形、多边形、中心对称图形。这些图形可以大小不一致、分布非均匀、各种图形的组合均可。
67.如1、5所示，所述异质结结构层、所述第一欧姆接触层、所述肖特基接触层上覆盖设置有钝化绝缘层，在所述钝化绝缘层上对应所述阳极、阴极开设电极窗口。
68.如图25所示，本实施例的结势垒肖特基二极管的等效电路为在阳极、阴极之间并联连接一pn二极管和一sbds肖特基二极管，具有分配高阻断电压和低泄漏电流的电场的特性。
69.如图26所示，与现有的肖特基二极管相比，大大降低了反向漏电流。
70.具体的，如图1、5所示，为了制备本实施例的结势垒肖特基二极管，可以采用但不限于以下制备方法：利用金属有机化学气相沉积(mocvd)或者分子束外延(mbe)或氢化物气相外延(hvpe)或等离子体增强化学气相沉积(pecvd)，在si衬底或者sic衬底或者蓝宝石衬底或氮化镓衬底或金刚石衬底或其它复合衬底层10上依次生长缓冲层20、高阻gan层30、异质结结构层40以及p型半导体层50；刻蚀或离子注入完成器件隔离后，采用光刻技术对p型半导体层50进行选择性刻蚀将除阳极区域内p型半导体层50之外的p型层去除；再通过光刻技术，蒸镀第一欧姆接触层80；同样地，在p型半导体层50及阳极区域中上蒸镀肖特基接触层60；通过等离子体增强化学气相沉积(pecvd)或低压气相沉积(lpcvd)或原子层沉积(ald)或物理气相沉积(pvd)或磁控溅射，均匀生长一层绝缘层70；通过光刻技术，利用干法刻蚀电极区域，开出电极窗口。至此，即完成了整个器件的制备过程。
71.本发明实施例的结势垒肖特基二极管，通过在肖特基接触层与异质结结构层之间设置有若干p型半导体层，肖特基接触层与所述异质结结构层环绕p型半导体层之间形成肖特基接触，在p型半导体层与肖特基接触层接触面制备阳极。使用图案化p-gan区域形成结势垒，以分配高阻断电压和低泄漏电流的电场，在保持高开关速度、低动态损耗、低导通损耗、高输出功率密度的同时，实现高阻断电压、低泄漏电流，结构简单且易于实现。
72.以上结合附图对本发明的实施方式作了详细说明，但本发明不限于所描述的实施方式。对于本领域的技术人员而言，在不脱离本发明原理和精神的情况下，对这些实施方式进行多种变化、修改、替换和变型，仍落入本发明的保护范围内。
73.在本发明专利的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺
时针”、“逆时针”、“轴向”、“径向”、“周向”、“排”、“列”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明专利和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明专利新型的限制。
74.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明专利的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
75.在发明专利中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”、“固连”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明专利中的具体含义。
76.在本发明专利中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。