存储器及其制造方法与流程

1.本发明实施例涉及半导体领域，特别涉及一种存储器及其制造方法。


背景技术：

2.存储器是用来存储程序和各种数据信息的记忆部件，按存储器的使用类型可分为只读存储器和随机存取存储器。存储器通常包括电容器以及与电容器连接的晶体管，电容器用来存储代表存储信息的电荷，晶体管是控制电容器的电荷流入和释放的开关。其中，电容器与晶体管之间通过在电容接触孔中形成的电容接触插塞连接。
3.然而，在向存储器中的电容接触孔填充导电材料以形成电容接触插塞时，易出现填充不实的现象，增大电容接触插塞的电阻，从而影响存储器的电学性能。


技术实现要素：

4.本发明实施例解决的技术问题为提供一种存储器及其制造方法，有利于减小在电容接触孔内形成的电容接触插塞的电阻。
5.为解决上述问题，本发明实施例提供一种存储器的制造方法，其特征在于，包括：提供基底，所述基底上具有多个相互分立的位线导电层；形成绝缘层，所述绝缘层覆盖所述位线导电层并填充相邻所述位线导电层之间的区域，所述绝缘层的顶面高于所述位线导电层，且在沿所述基底指向所述绝缘层的方向上，后续的第二刻蚀工艺对所述绝缘层的刻蚀速率逐渐增加；采用第一刻蚀工艺，对位于相邻所述位线导电层之间的绝缘层进行刻蚀，形成露出所述基底的初始电容接触孔；采用所述第二刻蚀工艺，对所述初始电容接触孔的侧壁的绝缘层进行刻蚀，形成电容接触孔，且在沿所述基底指向所述绝缘层的方向上，所述电容接触孔的开口尺寸逐渐增加，位于所述位线导电层正上方的剩余所述绝缘层作为位线绝缘层。
6.另外，在进行所述第二刻蚀工艺之前，在沿所述基底指向所述绝缘层的方向上，所述初始电容接触孔的侧壁的绝缘层的致密度逐渐减小。
7.另外，所述绝缘层为单层结构；采用沉积工艺形成所述绝缘层，且所述沉积工艺采用的沉积工艺温度逐渐减小。
8.另外，形成所述绝缘层包括：依次堆叠形成至少两层基础绝缘层，所述基础绝缘层的材料相同，且在沿所述基底指向所述绝缘层的方向上，处于相邻层的所述基础绝缘层的致密度逐层减小；且在形成所述初始电容接触孔的工艺步骤中，所述初始电容接触孔的侧壁露出每一层所述基础绝缘层。
9.另外，在所述第一刻蚀工艺之前，形成所述绝缘层包括：形成第一绝缘层，所述第一绝缘层填充相邻所述位线导电层之间的区域，且所述第一绝缘层为至少两层所述基础绝缘层中距所述基底最近的所述基础绝缘层。
10.另外，在所述第一刻蚀工艺之前，形成所述绝缘层还包括：形成顶层绝缘层，所述顶层绝缘层为所述至少两层基础绝缘层中距所述基底最远的所述基础绝缘层；采用原子层
沉积工艺形成所述第一绝缘层，采用化学气相沉积工艺形成所述顶层绝缘层；或者，采用相同的沉积工艺形成所述第一绝缘层以及所述顶层绝缘层，且形成所述第一绝缘层的沉积工艺温度大于形成所述顶层绝缘层的沉积工艺温度。
11.另外，形成所述绝缘层的工艺步骤包括：在形成所述第一绝缘层之后、形成所述顶层绝缘层之前，在所述第一绝缘层以及所述位线导电层上形成第二绝缘层；在所述第二绝缘层上形成所述顶层绝缘层，所述第一绝缘层、所述第二绝缘层以及所述顶层绝缘层的材料相同，且所述第二刻蚀工艺对所述顶层绝缘层、所述第二绝缘层以及所述第一绝缘层的刻蚀速率逐渐减小。
12.另外，采用原子层沉积工艺形成所述第一绝缘层；采用化学气相沉积工艺形成所述第二绝缘层以及所述顶层绝缘层，形成所述顶层绝缘层的沉积工艺温度小于形成所述第二绝缘层的沉积工艺温度。
13.另外，形成所述第二绝缘层的沉积工艺的温度范围为620℃-640℃；形成所述第顶层绝缘层的沉积工艺的温度范围为600℃-620℃。
14.另外，形成所述第一绝缘层的沉积工艺温度与形成所述第二绝缘层的沉积工艺温度相同。
15.另外，所述绝缘层的材料包括氮化硅或者氧化硅。
16.另外，所述第二刻蚀工艺包括湿法刻蚀。
17.另外，所述湿法刻蚀采用的刻蚀液包括磷酸溶液或氢氟酸溶液。
18.另外，形成填充所述电容接触孔的电容接触插塞。
19.本发明还提供一种存储器，包括：基底，所述基底上设置有多条相互分立的位线，所述位线包括依次堆叠设置的位线导电层和位线绝缘层；绝缘层以及电容接触孔，所述绝缘层位于所述位线导电层侧壁以及所述位线绝缘层侧壁，所述电容接触孔位于相邻所述位线导电层之间，且所述电容接触孔的侧壁露出所述绝缘层，且在沿所述基底指向所述绝缘层的方向上，所述电容接触孔的开口尺寸逐渐增加。
20.另外，所述位线绝缘层与所述绝缘层为一体结构。
21.另外，所述绝缘层为单层结构，且在沿所述基底指向所述绝缘层的方向上，所述绝缘层的致密度逐渐减小。
22.另外，所述绝缘层包括：依次堆叠设置的至少两层基础绝缘层，所述基础绝缘层的材料相同，且在沿所述基底指向所述绝缘层的方向上，处于相邻层的所述基础绝缘层的致密度逐渐减小。
23.另外，所述绝缘层包括：第一绝缘层，所述第一绝缘层为所述至少两层基础绝缘层中距所述基底最近的所述基础绝缘层，所述第一绝缘层顶部与所述位线导电层顶部齐平或者高于所述位线导电层顶部。
24.另外，所述绝缘层包括：第二绝缘层，所述第二绝缘层位于所述第一绝缘层远离所述基底的一侧。
25.与现有技术相比，本发明实施例提供的技术方案具有以下优点：
26.本发明实施例提供的存储器的制造方法，包括形成绝缘层，且绝缘层覆盖位线导电层并填充相邻位线导电层之间的区域；先用第一刻蚀工艺，对位于相邻位线导电层之间的绝缘层进行刻蚀，形成露出基底且深宽比较大的初始电容接触孔；再采用第二刻蚀工艺，
对初始电容接触孔的侧壁的绝缘层进行刻蚀，且第二刻蚀工艺对绝缘层的刻蚀速率逐渐增加，从而在沿基底指向所述绝缘层的方向上，形成开口尺寸逐渐增加的电容接触孔，且位于所述位线导电层正上方的剩余所述绝缘层作为位线绝缘层。本发明实施例中利用形成位线绝缘层的工艺形成具有特设形貌的电容接触孔，也就是说，在形成位线绝缘层的同时，形成的电容接触孔呈开口宽、底部窄的形貌，从而增加了后续向电容接触孔内填充导电材料的工艺窗口，使得向电容接触孔内填充导电材料的填充效果更好，从而避免后续向电容接触孔中填充导电材料时出现的空洞问题，有利于提高在电容接触孔内形成的电容接触插塞的导电性能，进而改善存储器结构的电学性能。
27.另外，绝缘层为单层结构，可通过调节沉积绝缘层时的工艺温度，实现在沿基底指向绝缘层的方向上绝缘层的致密度逐渐减小。具体而言，在沿基底指向绝缘层的方向上，采用的沉积工艺温度逐渐减小，使得第二刻蚀工艺对绝缘层的刻蚀速率逐渐增大，相同刻蚀时间里，绝缘层被刻蚀的宽度逐渐增大，从而形成呈开口宽、底部窄形貌的电容接触孔。
28.另外，形成绝缘层包括：依次堆叠形成至少两层基础绝缘层，基础绝缘层的材料相同，且在沿基底指向绝缘层的方向上，处于相邻层的基础绝缘层的致密度逐层减小；且在形成初始电容接触孔的工艺步骤中，初始电容接触孔的侧壁露出每一层基础绝缘层。在对初始电容接触孔进行第二刻蚀工艺时，由于初始电容接触孔的侧壁露出每一层基础绝缘层，且处于相邻层的基础绝缘层的致密度逐层减小，因而相同刻蚀时间内，处于相邻层的基础绝缘层被刻蚀的宽度逐层增大，从而形成呈开口宽，底部窄形貌的电容接触孔。
附图说明
29.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
30.图1-图6为本发明第一实施例提供的存储器的制造方法各步骤对应的结构示意图；
31.图7-图14为本发明第二实施例提供的存储器的制造方法各步骤对应的结构示意图。
具体实施方式
32.由背景技术可知，目前存在电容接触插塞的电阻较大的问题，影响存储器的电学性能。
33.分析发现，导致电容接触插塞的电阻大的原因包括：由于电容接触孔的深宽比较大，使得在采用沉积工艺形成填充满电容接触孔的导电材料期间，电容接触孔内部还未完全填充满时，电容接触孔的顶部开口过早的被导电材料封堵，因而形成的电容接触插塞内具有空洞，导致电容接触插塞的电阻大。
34.为解决空洞问题，通常采用沉积-刻蚀-沉积的工艺步骤来形成电容接触插塞。具体地，首先采用沉积工艺形成填充满电容接触孔的第一导电层，且第一导电层内通常具有空洞；对第一导电层进行刻蚀处理，直至暴露出该空洞；然后，采用沉积工艺在剩余第一导电层形成第二导电层，第二导电层以及该剩余导电层作为电容接触插塞。此外，若第二导电
层内具有空洞，同样可以对第二导电层进行刻蚀处理直至暴露出该空洞，然后进行再一次的沉积工艺。然而，这种方式虽然可以解决空洞问题，但是由于电容接触插塞包括至少两层导电层，相邻层导电层的界面也会影响电容接触插塞的导电性能，例如在该界面处容易出现杂质残留，影响导电效果，该杂质残留可能是刻蚀副产物也可能是氧化物。例如，当导电材料为硅时，由于刻蚀工艺与沉积工艺具有工艺时间间隔，在该工艺时间间隔内该界面易形成氧化硅，这将进一步地导致电容接触插塞的电阻增加。
35.为解决上述问题，本发明实施提供一种存储器及其制造方法，通过改变同种沉积工艺的工艺温度或者采用不同种沉积工艺，形成在沿基底指向绝缘层方向上致密度逐渐减小的绝缘层，从而保证进行第二刻蚀工艺时，相同刻蚀时间里，初始电容接触孔侧壁的绝缘层被刻蚀的宽度逐渐增大，因而能形成开口宽、底部窄形貌的电容接触孔，使得向电容接触孔内填充导电材料的填充效果更好，有利于提高在电容接触孔内形成的电容接触插塞的导电性能，进而改善存储器结构的电学性能。
36.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。
37.本发明第一实施例提供一种存储器的制造方法，以下将结合附图对第一实施例提供的存储器的制造方法进行详细说明。图1-图6为本发明第一实施例提供的存储器的制造方法各步骤对应的结构示意图。
38.参考图1，提供基底100，基底100上具有多个相互分立的位线导电层101。
39.位线导电层101作为存储器的位线的一部分，与后续形成的位线绝缘层共同作为存储器的位线。具体地，基底100内具有有源区(aa，active area)，位线导电层101与有源区电连接。
40.位线导电层101可以为叠层结构，如包括依次堆叠设置的位线接触窗111以及位线导电柱121，位线接触窗111与基底100相接触。其中，位线接触窗111的材料包括多晶硅等半导体导电材料，位线导电柱121的材料包括钨、金或者银等金属导电材料。此外，位线接触窗111与位线导电柱121之间还可以形成有扩散阻挡层，扩散阻挡层的材料可以为氮化钽或者氮化钛。
41.可以理解的是，在其他实施例中，位线导电层也可以为单层结构。
42.参考图2，形成绝缘层102覆盖位线导电层101并填充相邻位线导电层101之间的区域，绝缘层102的顶面高于位线导电层101，且在沿基底100指向绝缘层102的方向上，后续的第二刻蚀工艺对绝缘层102的刻蚀速率逐渐增加。
43.绝缘层102的作用包括：一方面，位于位线导电层101正上方的绝缘层102后续会作为位线绝缘层；另一方面，位于相邻位线导电层101之间的绝缘层102，后续会用于电隔离电容接触孔与位线导电层101；再一方面，利用后续第二刻蚀工艺对绝缘层102的刻蚀速率逐渐增加的特性，形成具有特设形貌的电容接触孔。
44.由于绝缘层102的致密度越小，后续的第二刻蚀工艺对绝缘层102的刻蚀速率越大。因此，本实施例中，在沿基底100指向绝缘层102的方向上，绝缘层102的致密度逐渐减小，以使后续的第二刻蚀工艺对绝缘层102的刻蚀速率逐渐增加。具体地，绝缘层102为单层
结构，且绝缘层102距离基底100越远相应绝缘层102的致密度越小。采用沉积工艺形成绝缘层102，且沉积工艺采用的沉积工艺温度逐渐减小，以使形成的绝缘层102的致密度逐渐减小，且绝缘层102在基底100指向绝缘层102的方向上的高度范围为100-300nm。
45.本实施例中，沉积工艺为化学气相沉积工艺。在其他实施例中，沉积工艺也可以为物理气相沉积工艺或者原子层沉积工艺。
46.本实施例中，绝缘层102的材料为氮化硅。在其他实施例中，绝缘层的材料也可以为氧化硅、氮氧化硅或者碳氮氧化硅。
47.本实施例中，在形成绝缘层102之前，还包括：在位线导电层101顶部和侧壁形成隔离层103，该隔离层103可保护位线导电层101，且进一步的提高位线导电层101与后续形成的电容接触插塞之间的绝缘性。具体地，隔离层103可以为叠层结构，如包括依次堆叠的氮化硅层113以及氧化硅层123。在其他实施例中，隔离层也可以为单层结构。
48.参考图3和图4，图3为局部立体结构示意图，图4为图3沿aa1方向上的剖面结构示意图，且图4为图2基础上的结构示意图，采用第一刻蚀工艺，对位于相邻位线导电层101之间的绝缘层102进行刻蚀，形成露出基底100的初始电容接触孔104，且初始电容接触孔104与位线导电层101之间具有绝缘层102。
49.第一刻蚀工艺可以采用干法刻蚀，由于干法刻蚀工艺具有各向异性好的特性，因而形成的初始电容接触孔104的侧壁与基底100表面接近垂直。
50.本实施例中，在沿基底100指向绝缘层102的方向上，所述初始电容接触孔104的侧壁的绝缘层102的致密度逐渐减小，以使后续的第二刻蚀工艺对绝缘层102的刻蚀速率逐渐增加。
51.参考图5和图6，图5为形成电容接触孔105的存储器局部立体结构示意图，图6为图5沿aa1方向上的剖面结构示意图，采用第二刻蚀工艺，对初始电容接触孔104的侧壁的绝缘层102进行刻蚀，形成电容接触孔105，且在沿基底100指向绝缘层102的方向上，电容接触孔105的开口尺寸逐渐增加，位于位线导电层101正上方的剩余绝缘层102作为位线绝缘层106。
52.由于在沿基底100指向绝缘层102的方向上，第二刻蚀工艺对绝缘层102的刻蚀速率逐渐增加，因此从初始电容接触孔104顶部指向底部的方向上，采用第二刻蚀工艺刻蚀去除绝缘层102的宽度逐渐减小，以形成具有倒梯形形貌的电容接触孔104。
53.具体地，本实施例中电容接触孔105侧壁的绝缘层102向位线导电层101倾斜的角度为10
°-
30
°
。通过增大形成绝缘层102的沉积工艺温度的减小幅度，使得在沿基底100指向绝缘层102的方向上，绝缘层102的致密度的减小幅度变大，因而在进行第二刻蚀工艺时，相同刻蚀时间内，对初始电容接触孔104侧壁的绝缘层102的刻蚀速率的增加幅度变大，形成的电容接触孔105向位线导电层101的倾斜角度更大。也就是说，通过调节前述形成绝缘层102的沉积工艺温度的变化速率，可以在一定程度上调节形成的电容接触孔105侧壁的倾斜的角度。
54.此外，电容接触孔105向位线导电层101的倾斜角度需满足：相邻电容接触孔105之间的绝缘层102的宽度为20-50nm，电容接触孔105与位线导电层101之间的绝缘层102的宽度不低于5nm，以保证相邻电容接触孔105之间以及电容接触孔105与位线绝缘层101之间具有良好的电隔离效果。
55.本实施例中，第二刻蚀工艺采用湿法刻蚀，由于在沿基底100指向绝缘层102的方向上，初始电容接触孔104的侧壁的绝缘层102的致密度逐渐减小，可利用湿法刻蚀工艺刻蚀致密度越小的材料时刻蚀速率越大的特性，实现在沿基底100指向绝缘层102的方向上，电容接触孔105的开口尺寸逐渐增加的目的。
56.湿法刻蚀采用的刻蚀液包括磷酸溶液或氢氟酸溶液。在本实施例中，绝缘层102的材料为氮化硅，则对初始电容接触孔104侧壁的绝缘层102进行湿法刻蚀时，刻蚀液采用磷酸溶液；在其他实施例中，绝缘层的材料也可以为氧化硅，则对初始电容接触孔104侧壁的绝缘层102进行湿法刻蚀时，刻蚀液采用氢氟酸溶液。
57.本实施例中，通过第二刻蚀工艺形成电容接触孔105后，还会形成填充满电容接触孔105的电容接触插塞。
58.本实施例中，采用化学气相沉积工艺形成电容接触插塞。电容接触插塞的材料可以为多晶硅或者金属导电材料。
59.具体而言，由于在沿基底100指向绝缘层102的方向上，电容接触孔105的开口尺寸逐渐增加，即形成开口宽、底部窄形貌的电容接触孔105，则在往电容接触孔105中填充多晶硅或者金属形成电容接触插塞时，能一次性将电容接触孔105填充满，且填充效果良好，电容接触插塞中不存在空洞。另外，电容接触插塞为一层结构，相较于采用沉积-刻蚀-沉积的工艺步骤形成的电容接触插塞，电容接触插塞内部不具有明显的界面，也就避免了由于界面被氧化所残留下来的杂质。因而，本实施例中所形成的电容接触插塞内部不仅没有空洞的缺陷，且不会有杂质残留，有利于提高电容接触插塞的导电性能。
60.综上所述，本实施例提供的存储器的制造方法在形成位线绝缘层106的同时，形成呈倒梯形形貌的电容接触孔105，使得向电容接触孔105内填充导电材料的填充效果更好，有利于提高在电容接触孔105内形成的电容接触插塞的导电性能，进而改善存储器结构的电学性能。此外，本实施例中采用相同的沉积工艺形成致密度逐渐变化的绝缘层102，不需要更换形成绝缘层102的沉积腔室，简化了制备绝缘层102的工艺步骤。
61.本发明第二实施例还提供一种存储器的制造方法，该实施例与前述实施例大致相同，主要区别在于形成绝缘层的工艺步骤不同。以下将结合附图对本发明第二实施例提供的存储器的制造方法进行详细说明，需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的详细描述，在此不再赘述。
62.图7-图10为本发明第二实施例提供的一种存储器的制造方法各步骤对应的结构示意图。
63.参考图7及图8，图7为局部立体结构示意图，图8为图7中沿bb1方向的剖面结构示意图，提供基底200，基底200上具有多个相互分立的位线导电层201。
64.继续参考图7及图8，形成绝缘层202，绝缘层202覆盖位线导电层201，并填充相邻位线导电层201之间的区域，绝缘层202的顶面高于位线导电层201，且在沿基底200指向绝缘层202的方向上，后续的第二刻蚀工艺对绝缘层的202刻蚀速率逐渐增加。
65.本实施例中，绝缘层202为叠层结构，且在沿基底200指向绝缘层202的方向上，叠层结构中的相邻层的致密度逐层减小，以使后续的第二刻蚀工艺对绝缘层的202刻蚀速率逐渐增加。
66.具体地，本实施例中，绝缘层202包括依次堆叠设置的至少两层基础绝缘层，且基
础绝缘层的材料相同。相应的，形成绝缘层202的步骤包括：依次堆叠形成至少两层基础绝缘层，基础绝缘层的材料相同，且在沿基底200指向绝缘层202的方向上，处于相邻层的基础绝缘层的致密度逐层减小。由于基础绝缘层的材料相同，则后续可采用相同的第二刻蚀工艺对依次堆叠设置的至少两层基础绝缘层进行刻蚀，简化制备电容接触孔的步骤。
67.在一个例子，如图7及图8所示，绝缘层202为两层结构，形成绝缘层201包括：形成第一绝缘层212，第一绝缘层212为至少两层基础绝缘层中距基底200最近的基础绝缘层；形成绝缘层202的工艺步骤中，形成填充满相邻位线导电层201之间的区域的第一绝缘层212。
68.由于第一绝缘层212为距基底200最近的基础绝缘层，且填充满相邻位线导电层201之间的区域，则后续进行第一刻蚀工艺形成初始电容接触孔204时，初始电容接触孔204的侧壁会露出第一绝缘层212，使得后续进行第二刻蚀工艺时，第一绝缘层212也会被刻蚀，满足从初始电容接触孔204底部指向顶部的方向上，第二刻蚀工艺对初始电容接触孔204侧壁的绝缘层202的刻蚀速率逐渐增加。此外，形成绝缘层202还包括：形成顶层绝缘层222，顶层绝缘层222为至少两层基础绝缘层中距基底200最远的基础绝缘层。
69.采用原子层沉积工艺形成第一绝缘层212，采用化学气相沉积工艺形成顶层绝缘层222。由于相同沉积工艺温度下，原子层沉积工艺形成的第一绝缘层212的致密度大于化学气相沉积工艺形成的顶层绝缘层222的致密度。具体地，本实施例中原子层沉积的工艺温度范围与化学气相沉积的工艺温度范围相同，均为620℃-640℃。在其他实施例中原子层沉积的工艺温度也可低于化学气相沉积的工艺温度，均能实现在沿基底200指向绝缘层202的方向上，处于相邻层的基础绝缘层的致密度逐层减小。
70.或者，采用相同的沉积工艺形成第一绝缘层212以及顶层绝缘层222，且形成第一绝缘层212的沉积工艺温度大于形成顶层绝缘层222的沉积工艺温度。由于相同的沉积工艺中，沉积工艺温度越低，形成的基础绝缘层的致密度越小，则能实现在沿基底200指向绝缘层202的方向上，处于相邻层的基础绝缘层的致密度逐层减小。此外，采用相同的沉积工艺形成致密度逐层减小的绝缘层202，不需要更换形成绝缘层202的沉积腔室，简化了制备绝缘层202的工艺步骤。在其他实施例中，在沿基底指向绝缘层的方向上，同一基础绝缘层的致密度也可逐渐减小。在不考虑形成绝缘层的复杂程度的情况下，通过逐渐降低沉积工艺温度能实现同一基础绝缘层的致密度逐渐减小。
71.本实施例中，采用沉积工艺形成的顶层绝缘层222在基底200指向绝缘层202的方向上的高度为50-150nm，以使后续形成的电容接触孔侧壁的顶层绝缘层的高度不会太低，保证在采用沉积工艺形成填充满电容接触孔的导电材料期间，电容接触孔内部还未完全填充满时，电容接触孔的顶部开口不会过早的被导电材料封堵，则形成的电容接触插塞内不会具有空洞，保证电容接触插塞的导电性能良好。此外，在基底200指向绝缘层202的方向上，顶层绝缘层222和第一绝缘层的总高度为100-300nm。
72.在另一个例子中，参考图9和图10，图10为图9中沿bb1方向的剖面结构示意图，绝缘层202可以为三层结构，绝缘层202除包括第一绝缘层212和顶层绝缘层222外，还包括第二绝缘层232。具体而言，在形成第一绝缘层212之后、形成顶层绝缘层222之前，在第一绝缘层212以及位线导电层201上形成第二绝缘层232；在所第二绝缘层232上形成顶层绝缘层222，第一绝缘层212、第二绝缘层232以及顶层绝缘层222的材料相同，且第二刻蚀工艺对顶层绝缘层222、第二绝缘层232以及第一绝缘层212的刻蚀速率逐渐减小。
73.采用原子层沉积工艺形成第一绝缘层212；采用化学气相沉积工艺形成第二绝缘层232以及顶层绝缘层222，形成顶层绝缘层222的沉积工艺温度小于形成第二绝缘层232的沉积工艺温度。具体地，本实施例中，形成第一绝缘层212的沉积工艺温度与形成第二绝缘层232的沉积工艺温度相同，形成第二绝缘层232的沉积工艺的温度范围为620℃-640℃；形成顶层绝缘层222的沉积工艺的温度范围为600℃-620℃。可以理解的是，在其他的实施例中，不考虑沉积工艺成本的情况下，绝缘层也可以为三层以上的结构。
74.本实施例中，在基底200指向绝缘层202的方向上，采用沉积工艺形成的第二绝缘层232的高度为25-75nm，且第一绝缘层212、第二绝缘层232以及顶层绝缘层222的总高度为100-300nm。
75.继续参考图7及图8，采用第一刻蚀工艺，对位于相邻位线导电层201之间的绝缘层202进行刻蚀，形成露出基底200的初始电容接触孔204，且初始电容接触孔204的侧壁露出第一绝缘层212和顶层绝缘层222。
76.由于第一绝缘层212的致密度大于顶层绝缘层222的致密度，且初始电容接触孔204的侧壁露出第一绝缘层212和顶层绝缘层222，因而在后续进行第二刻蚀工艺时，第一绝缘层212和顶层绝缘层222都会被刻蚀，且相同的刻蚀时间内，第一绝缘层212被刻蚀的宽度小于顶层绝缘层222被刻蚀的宽度，则可以形成呈开口宽、底部窄形貌的电容接触孔。
77.在另一个例子中，继续参考图9及图10，采用第一刻蚀工艺，对位于相邻位线导电层201之间的绝缘层202进行刻蚀，形成露出基底200的初始电容接触孔204，且初始电容接触孔204的侧壁露出第一绝缘层212、第二绝缘层232以及顶层绝缘层222。
78.由于第一绝缘层212、第二绝缘层232以及顶层绝缘层222的致密度逐层减小，且初始电容接触孔204的侧壁露出第一绝缘层212、第二绝缘层232以及顶层绝缘层222，因而在后续进行第二刻蚀工艺时，第一绝缘层212、第二绝缘层232以及顶层绝缘层222都会被刻蚀，且相同的刻蚀时间内，第一绝缘层212、第二绝缘层232以及顶层绝缘层222被刻蚀的宽度逐层增大，则可以形成呈开口宽、底部窄形貌的电容接触孔。
79.参考图11及图12，绝缘层202为双层结构，采用第二刻蚀工艺，对初始电容接触孔204的侧壁的绝缘层202进行刻蚀，形成电容接触孔205，且在沿基底200指向绝缘层202的方向上，电容接触孔205的开口尺寸逐渐增加，位于位线导电层201正上方的剩余绝缘层202作为位线绝缘层。
80.进行第二刻蚀工艺后，位于位线导电层201正上方的第一绝缘层212和顶层绝缘层222均为位线绝缘层，且由于第二刻蚀工艺对第一绝缘层212的刻蚀速率比对顶层绝缘层222的刻蚀速率小，则相同的刻蚀时间内，第一绝缘层212被刻蚀的宽度小于顶层绝缘层222被刻蚀的宽度，因而能形成如图11所示的呈阶梯状的电容接触孔205。
81.具体地，电容接触孔205包括：贯穿第一绝缘层212的第一通孔和贯穿顶层绝缘层222的第二通孔。
82.通过控制第二刻蚀工艺的刻蚀时间，在垂直于位线导电层201延伸方向的方向上，电容接触孔205中处于相邻层的通孔的开口宽度相差6-10nm，且电容接触孔205中贯穿顶层绝缘层222的第二通孔的开口宽度为30-60nm。具体地，当本实施例中第一通孔的开口宽度与第二通孔的开口宽度相差6-10nm时，可以保证向电容接触孔205中填充导电材料的填充效果良好，还使得位线绝缘层中的顶层绝缘层222不会太窄，以满足位线绝缘层的硬度要
求。此外，经第二刻蚀工艺刻蚀后，电容接触孔205与位线绝缘层201之间的第一绝缘层212宽度不低于5nm，以保证电容接触孔205与位线绝缘层201之间的电隔离效果。
83.在另一个例子中，参考图13及图14，绝缘层202为三层结构，采用第二刻蚀工艺，对初始电容接触孔204的侧壁的绝缘层202进行刻蚀，形成电容接触孔205，且在沿基底200指向绝缘层202的方向上，电容接触孔205的开口尺寸逐渐增加，位于位线导电层201正上方的剩余绝缘层202作为位线绝缘层。
84.进行第二刻蚀工艺后，位于位线导电层201正上方的第一绝缘层212、第二绝缘层232以及顶层绝缘层222均为位线绝缘层，且由于第二刻蚀工艺对第一绝缘层212、第二绝缘层232以及顶层绝缘层222的刻蚀速率逐层增大，则相同的刻蚀时间内，第一绝缘层212、第二绝缘层232以及顶层绝缘层222被刻蚀的宽度逐层增大，因而能形成如图13所示的呈阶梯状的电容接触孔205。
85.具体地，电容接触孔205包括：贯穿第一绝缘层212的第一通孔、贯穿第二绝缘层232的第三通孔以及贯穿顶层绝缘层222的第二通孔。
86.通过控制第二刻蚀工艺的刻蚀时间，在垂直于位线导电层201延伸方向的方向上，第一通孔的开口宽度与第三通孔的开口宽度的差值范围和第三通孔的开口宽度与第二通孔的开口宽度的差值均为6-10nm.，且第二通孔的开口宽度为30-60nm。
87.后续的工艺步骤包括：形成填充满电容接触孔205的电容接触插塞。
88.与前述实施例相比，本实施例中，由于绝缘层202为多层结构，通过控制第一通孔的尺寸，可以保证位线导电层201侧壁仍具有足够厚度的绝缘层202提供绝缘保护；通过调整第三通孔以及第二通孔的开口尺寸，可以使得形成的电容接触孔205的体积更大，则向电容接触孔205中填充的导电材料更多，因而本实施例中电容接触插塞的导电性能更好，有利于进一步提高存储器的电学性能。
89.本发明第三实施例还提供一种存储器，该存储器可采用上述任一实施例提供的制造方法形成。该存储器包括：基底，基底上设置有多条相互分立的位线，位线包括依次堆叠设置的位线导电层和位线绝缘层；绝缘层以及电容接触孔，绝缘层位于位线导电层侧壁以及位线绝缘层侧壁，电容接触孔位于相邻位线导电层之间，且电容接触孔的侧壁露出绝缘层，且在沿基底指向所述绝缘层的方向上，电容接触孔的开口尺寸逐渐增加。
90.在一个例子中，如图5和图6所示，存储器包括：基底100，基底100上设置有多条相互分立的位线，位线包括依次堆叠设置的位线导电层101和位线绝缘层106；绝缘层102以及电容接触孔105，绝缘层102位于位线导电层101侧壁以及位线绝缘层106侧壁，电容接触孔105位于相邻位线导电层101之间，且电容接触孔105的侧壁露出绝缘层102，且在沿基底100指向绝缘层102的方向上，电容接触孔105的开口尺寸逐渐增加。
91.其中，位线绝缘层与绝缘层102为一体结构。
92.另外，绝缘层102为单层结构，且在沿基底100指向绝缘层102的方向上，绝缘层102的致密度逐渐减小。相应的，在垂直于基底100表面方向上，电容接触孔105的剖面形状为倒梯形形状。
93.本实施例中，相对于基底100指向绝缘层102的方向，电容接触孔105侧壁的绝缘层102的倾斜角度为10
°-
30
°
。由于在沿基底100指向绝缘层102的方向上，电容接触孔105的开口尺寸逐渐增加，使得向电容接触孔105内填充导电材料的填充效果更好，有利于提高填充
形成的电容接触插塞的导电性能，进而改善存储器结构的电学性能。
94.在又一个例子中，如图9和图10所示，存储器包括：基底200、位线导电层201、位线绝缘层(未标示)、绝缘层202以及电容接触孔205，其中绝缘层202包括：依次堆叠设置的至少两层基础绝缘层，基础绝缘层的材料相同，且在沿基底200指向绝缘层202的方向上，处于相邻层的基础绝缘层的致密度逐渐减小，且两层基础绝缘层中距基底200最近的基础绝缘层为第一绝缘层212，第一绝缘层212顶部与位线导电层201顶部齐平或者高于位线导电层201顶部，以保证电容接触孔的侧壁露出第一绝缘层212和顶层绝缘层222。其中，位线绝缘层与绝缘层202为一体结构。
95.另外，第一绝缘层212和顶层绝缘层222在垂直于位线导电层201延伸方向上的宽度之差为6-10nm，顶层绝缘层222的高度不低于50nm，保证在采用沉积工艺形成填充满电容接触孔205的导电材料期间，电容接触孔205内部还未完全填充满时，电容接触孔205的顶部开口不会过早的被导电材料封堵，形成的电容接触插塞内不会具有空洞，保证电容接触插塞的导电性能良好。
96.在另一个例子中，如图13和图14所示，其中绝缘层202还包括：第二绝缘层232，第二绝缘层232位于第一绝缘层212远离基底200的一侧。
97.绝缘层202为三层结构，电容接触孔205的体积更大，因而在形成电容接触插塞时，本实施例中向电容接触孔205中填充的导电材料更多，因而本实施例中电容接触插塞的导电性能更好，有利于进一步提高存储器的电学性能。
98.本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。