半导体结构及其制备方法和存储器件与流程

1.本发明涉及存储器技术领域，特别是涉及一种半导体及其制备方法和半导体器件。


背景技术：

2.在栅介质层的表面制备栅极层时，由于栅极层及栅介质层的界面特性，栅极层的晶格的周期性会突然中断，从而在栅极层和栅介质层的界面处产生悬挂键，使得禁带中存在允许的电子能级，对半导体器件性能的提升和稳定造成了不利的影响。


技术实现要素：

3.基于此，有必要针对上述问题，提供一种半导体结构及其制备方法和存储器件。
4.本技术实施例公开了一种半导体结构的制备方法，包括：提供衬底；于衬底上形成初始结构，初始结构包括第一栅介质层和位于第一栅介质层上的第一栅极层，第一栅极层具有第一厚度；对初始结构进行氧化处理，在第一栅介质层与第一栅极层之间形成第二厚度的第二栅介质层，第二厚度小于第一厚度。
5.上述半导体结构的制备方法，通过对初始结构中的第一栅极层进行氧化处理，在第一栅极层的表面生长得到高质量的第二栅介质层，消除了第一栅极层和第一栅介质层之间的界面处的悬挂键，提高了界面处的成膜质量，减少了栅极漏电和寄生电容。并且，第二厚度被限制为小于第一厚度，确保经过氧化处理之后，第一栅极层不会被完全氧化。
6.在其中一个实施例中，采用原位水汽生长工艺形成第一栅介质层。
7.在其中一个实施例中，对初始结构进行氧化处理，在第一栅介质层与第一栅极层之间形成第二厚度的第二栅介质层，包括：对第一栅极层朝向第一栅介质层的表面进行氧化处理，形成第二栅介质层。
8.在其中一个实施例中，对初始结构进行氧化处理，在第一栅介质层与第一栅极层之间形成第二厚度的第二栅介质层，包括：
9.在其中一个实施例中，对第一栅极层进行氧化处理，在第一栅极层朝向第一栅介质层的界面上形成具有第二厚度的第二栅介质层，在第一栅极层远离第一栅介质层的界面上形成具有第三厚度的氧化层，第三厚度大于第二厚度，且第三厚度与第二厚度的和小于第一厚度；去除氧化层。
10.通过控制第三厚度和第二厚度之和小于第一厚度，可以确保第一栅极层中保留未氧化部分，从而可以在去除氧化层后，继续在第一栅极表面沉积栅极材料，得到目标厚度的栅极。
11.在其中一个实施例中，去除氧化层之后，还包括：于第一栅极层的上表面形成第二栅极层。
12.在其中一个实施例中，形成第二栅极层的步骤包括：于第一栅极层的上表面形成第二栅极材料层；对第二栅极材料层进行退火处理；对第二栅极材料层进行刻蚀，得到第二
栅极层。
13.在其中一个实施例中，第一栅极层及第二栅极层包括多晶硅层，第一栅介质层、第二栅介质层及氧化层包括氧化硅层。
14.在其中一个实施例中，第一厚度包括5nm～100nm，第二厚度包括0.1nm～10nm。
15.在其中一个实施例中，氧化处理的步骤包括：提供反应腔室，将初始结构置于反应腔室内部；向反应腔室中通入反应气体，反应气体包括氢气和氧气，其中，反应气体中，氢气的体积百分比为2％～3％，氧气的体积百分比为97％～98％；将反应腔室的温度设置为反应温度，反应温度为900℃～1100℃，于反应温度下反应40s～50s。
16.在其中一个实施例中，氧化处理包括循环氧化工艺，循环氧化工艺包括：对初始结构进行第一次氧化处理，在第一栅极层朝向第一栅介质层的界面上形成具有第二厚度的第二栅介质层，在第一栅极层远离第一栅介质层的界面上形成具有第三厚度的第一氧化层，第三厚度与第二厚度的和小于第一厚度；去除第一氧化层，得到中间结构；对中间结构进行第二次氧化处理，在第一栅极层朝向第一栅介质层的界面上形成具有第四厚度的第三栅介质层，在第一栅极层远离第一栅介质层的界面上形成具有第五厚度的第二氧化层；第二厚度、第三厚度、第四厚度和第五厚度的和小于第一厚度；去除第二氧化层；重复进行上述氧化处理，直至第一栅介质层和第一栅极层之间的介质层厚度达到目标厚度。
17.在其中一个实施例中，循环氧化工艺中单次氧化处理的步骤包括：提供反应腔室，将初始结构或中间结构置于反应腔室内部；向反应腔室中通入反应气体，反应气体包括氢气和氧气，其中，反应气体中，氢气的体积百分比为2％～3％，氧气的体积百分比为97％～98％；将反应腔室的温度设置为反应温度，反应温度为900℃～1100℃，于反应温度下反应8s～10s。
18.上述半导体结构的制备方法，通过降低单次氧化工艺的时间、增加氧化工艺的次数，可以更好地控制界面处新生成栅介质层的厚度，防止出现过氧化的情况，确保第一栅极层中保留有未氧化部分。
19.在其中一个实施例中，于衬底上形成初始结构之后，还包括：对第一栅极层进行退火处理。
20.在其中一个实施例中，形成第二栅介质层之后，还包括：对第二栅介质层进行退火处理。
21.本技术还公开了一种半导体结构，采用上述任一实施例的半导体结构的制备方法制备得到。
22.上述半导体结构，采用了上述半导体结构的制备方法，消除了栅极和栅介质层界面处的悬挂键和晶界缺陷，提高了成膜质量，减少了栅极漏电和寄生电容。
23.本技术还公开了一种存储器件，包括上述实施例中的半导体结构。
附图说明
24.图1为本技术一实施例中半导体结构的制备方法的流程框图。
25.图2为本技术一实施例中提供的衬底的截面结构示意图。
26.图3为本技术一实施例中于衬底上形成初始结构后得到的半导体结构的截面示意图。
27.图4为本技术一实施例中形成氧化层和第二栅介质层后得到的半导体结构的截面示意图。
28.图5为本技术一实施例中去除氧化层后得到的半导体结构的截面示意图。
29.图6为本技术一实施例中形成第二栅极层后得到的半导体结构的截面示意图。
30.图7为本技术一实施例中对第一栅极层进行第二次氧化处理之后得到的半导体结构的截面示意图。
31.图8为本技术一实施例中去除第二氧化层后得到的半导体结构的截面示意图。
32.附图标号说明：
33.10、衬底；11、掺杂基底；12、阱区；21、第一栅介质层；22、第一栅极层；23、第二栅介质层；24、第一氧化层；25、第二栅极层；26、第三栅介质层；27、第二氧化层。
具体实施方式
34.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
35.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
36.在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一膜层“上”时，其能直接在其他膜层上或亦可存在中间膜层。进一步说，当层被指为在另一层“下”时，其可直接在下方，亦可存在一或多个中间层。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层，或亦可存在一或多个中间层。
37.在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由
……
组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
38.本技术的一个实施例公开了一种半导体结构的制备方法，如图1所示，包括：
39.s10：提供衬底；
40.s20：于衬底上形成初始结构，初始结构包括第一栅介质层和位于第一栅介质层上的第一栅极层，第一栅极层具有第一厚度；
41.s30：对初始结构进行氧化处理，在第一栅介质层与第一栅极层之间形成第二厚度的第二栅介质层，第二厚度小于第一厚度。
42.晶体管结构包括栅介电层以及位于栅介电层上的栅导电层，栅介电层与栅导电层的界面性能是影响晶体管性能的重要因素。例如，二氧化硅薄膜作为硅天然的氧化物，是硅基mosfet(金属-氧化物半导体场效应晶体管)重要的一种栅极介电层材料。但是由于sio2与si的界面特性不同，在栅极和栅介质层的界面处存在悬挂键，使得禁带中存在允许的电子能级，对半导体器件性能的提升和稳定造成了不利的影响。利用本技术实施例中的方法可以很好的解决上述问题。
43.在步骤s10中，衬底可以包括但不限于硅基衬底。示例地，如图2所示，衬底10包括掺杂基底11和阱区12。作为示例，掺杂基底11为p型掺杂基底，阱区12为p型阱区。在其他实施例中，掺杂基底11也可以为n型掺杂基底，阱区12为n型阱区。本技术对衬底10中的阱区12和掺杂基底11的掺杂类型不做限制。
44.在步骤s20中，于衬底10上形成的初始结构如图3所示。具体地，于衬底10上形成初始结构的步骤包括：
45.s21：于衬底10的上表面形成第一栅介质层21。
46.示例地，第一栅介质层21可以包括但不限于氧化硅层。形成第一栅介质层21的方法包括化学气相沉积工艺、物理气相沉积工艺和原子层沉积工艺。在其他实施例中，也可以采用原位水汽生成工艺(in-situ steam generation，issg)制备第一栅介质层21。
47.s22：于第一栅介质层21的上表面形成第一栅极层22。
48.第一栅极层22可以包括但不限于多晶硅层。示例地，可以在第一栅介质层21的上表面沉积第一厚度的多晶硅层。其中，第一厚度可以为5nm-100nm，例如5nm、10nm、30nm、50nm或100nm。在一个实施例中，在形成第一厚度的第一栅极层22后，对第一栅极层22进行退火处理，以提高栅极掺杂物激活率和栅极质量。
49.在步骤s30中，通过对初始结构进行氧化处理，可以在第一栅介质层21与第一栅极层22之间形成第二厚度的第二栅介质层。其中，第二厚度小于第一厚度。
50.具体地，在一些实施方式中，形成第二栅介质层的步骤包括：
51.s31：对第一栅极层22进行氧化处理，在第一栅极层22朝向第一栅介质层21的界面上形成具有第二厚度的第二栅介质层23，在第一栅极层22远离第一栅介质层21的界面上形成具有第三厚度的第一氧化层24，第三厚度大于第二厚度，且第三厚度与第二厚度的和小于第一厚度，如图4所示。
52.示例地，对第一栅极层22进行氧化处理的方法可以包括但不限于issg工艺。具体地，在采用issg工艺对初始结构进行氧化处理的过程中，第一栅极层22的上表面和侧面均会形成第一氧化层24，第一栅极层22与第一栅介质层21之间的界面形成有第二栅介质层23，如图4所示。示例地，第一栅极层22为多晶硅层，第二栅介质层23和第一氧化层24为氧化硅层，由于第二栅介质层23为多晶硅层表面的硅氧化得到，因此，第二栅介质层23与第一栅极层22之间不存在界面缺陷和悬挂键，消除了初始结构中第一栅介质层21和第一栅极层22之间的界面缺陷和悬挂键。
53.此外，在本实施例中，第三厚度和第二厚度之和小于第一厚度，其目的在于防止第一栅极层22被完全氧化。如果第一栅极层22被完全氧化，那么在后续步骤中需要增加栅极厚度时，就只能在氧化硅层的表面沉积多晶硅材料层，这样就会形成新的si-sio2界面，产生新的界面缺陷和悬挂键。因此，通过将第三厚度和第二厚度之和控制为小于第一厚度，可以确保初始结构经过氧化处理后仍保留有一定厚度的未被氧化的多晶硅层，避免在后续步骤中增加栅极层厚度时，产生新的界面缺陷和悬挂键。
54.示例地，第二厚度可以为0.1nm-10nm。具体地，第二栅介质层23的厚度与半导体结构所处的区域有关。当半导体结构位于有源区时，第二栅介质层23的厚度较小，例如为0.1nm-5nm，例如0.1nm、1nm、3nm或5nm。当半导体结构位于外围区域时，第二栅介质层23的厚度较大，例如为6nm-10nmm，例如6nm、8nm或10nm。示例地，第三厚度可以为5nm-50nm，例如
5nm、10nm、20nm、30nm或50nm。
55.s32：去除第一氧化层24。
56.示例地，可以采用刻蚀工艺，去除第一栅极层22上表面和侧面的第一氧化层24，得到如图5所示的半导体结构。
57.在一些实施方式中，对第一栅极层22朝向第一栅介质层21的表面进行氧化处理，以形成第二栅介质层23，如图5所示。
58.示例地，氧化处理的方法包括但不限于issg工艺。当第一栅极层22为多晶硅层时，形成的第二栅介质层23为氧化硅层。由于第二栅介质层23为多晶硅层表面的硅氧化得到，因此，第二栅介质层23与第一栅极层22之间不存在界面缺陷和悬挂键。在一个实施例中，在形成第二栅介质层23后，还包括对第二栅介质层23进行退火处理的步骤。
59.在一个实施例中，去除第一氧化层24之后，还包括：
60.s40：于第一栅极层22的上表面形成第二栅极层25，如图6所示。
61.初始结构中的第一栅极层22经过氧化处理后厚度有所减小，为了制备得到所需厚度的栅极，需要在第一栅极层22的基础上增加栅极厚度，例如可以在第一栅极层22的上表面形成第二栅极层25，形成最终的半导体结构。
62.作为示例，最终形成的半导体结构可以为mosfet(金属-氧化物半导体场效应晶体管)中的mos结构。
63.示例地，形成第二栅极层25的步骤包括：
64.s41：于第一栅极层22的上表面形成第二栅极材料层。
65.示例地，第二栅极材料层与第一栅极层22均为多晶硅层。
66.s42：对第二栅极材料层进行退火处理。
67.经过退火处理，可以提升栅极掺杂物激活率和栅极质量。
68.s43：对第二栅极材料层进行刻蚀，得到第二栅极层25。
69.示例地，采用刻蚀工艺，去除超出所需厚度的多晶硅层，得到第二栅极层25。在其他实施例中，还可以对第二栅极层25的上表面执行平整化工艺。
70.在一个实施例中，对初始结构进行氧化处理的步骤包括：提供反应腔室，将初始结构置于反应腔室内部；向反应腔室中通入反应气体，反应气体包括氢气和氧气，其中，反应气体中，氢气的体积百分比为2％～3％，例如2％、2.5％或3％；为氧气的体积百分比为97％～98％，例如97％、97.5％或98％；将反应腔室的温度设置为反应温度，反应温度为900℃～1100℃，例如900℃、1000℃或1100℃，于反应温度下反应40s～50s，例如40s、45s或50s。
71.作为示例，对初始结构进行氧化处理的具体参数可以为：氢气的体积百分比为2.5％，氧气的体积百分比为97.5％，反应温度为1000℃，反应时间设置为45s。
72.上述半导体结构的制备方法，通过对初始结构中的第一栅极层进行氧化处理，在第一栅极层的表面生长得到高质量的第二栅介质层，消除了第一栅极层和第一栅介质层之间的界面处的悬挂键，提高了界面处的成膜质量，减少了栅极漏电和寄生电容。并且，第二厚度被限制为小于第一厚度，确保经过氧化处理之后，第一栅极层不会被完全氧化。
73.前述实施例的方案中，均为对初始结构进行一次氧化处理。在一个实施例中，氧化处理还可以包括循环氧化工艺。循环氧化工艺就是在保持其他参数不变的情况下，缩短单次氧化处理的时间，对初始结构进行多次氧化处理。
74.示例地，单次氧化处理的时间可以为前述实施例中一次氧化处理时间的1/3、1/5或1/10。例如，在前述实施例中，对初始结构只进行一次氧化处理，处理时间为40s-50s。那么在循环氧化工艺中，每次氧化处理的时间例如可以为12s-16s，或者为8s-10s，或者为4s-5s。在其他实施例中，循环氧化工艺的总时间保持不变，或者根据第一栅极层22与第一栅介质层21之间生成的介质层的厚度灵活调整。
75.在一个实施例中，作为示例，每次氧化处理的时间设置为8s，对初始结构进行循环氧化工艺的步骤如下：
76.s311：对初始结构进行第一次氧化处理，在第一栅极层22朝向第一栅介质层21的界面上形成具有第二厚度的第二栅介质层23，在第一栅极层22远离第一栅介质层21的界面上形成具有第三厚度的第一氧化层24，第三厚度与第二厚度的和小于第一厚度，如图4所示；
77.s312：去除第一氧化层24，得到中间结构，如图5所示；
78.s313：对中间结构进行第二次氧化处理，在第一栅极层22朝向第一栅介质层21的界面上形成具有第四厚度的第三栅介质层26，在第一栅极层22远离第一栅介质层21的界面上形成具有第五厚度的第二氧化层27；第二厚度、第三厚度、第四厚度和第五厚度的和小于第一厚度，如图7所示；
79.s314：去除第二氧化层27，如图8所示；
80.s315：重复进行上述氧化处理，直至第一栅介质层21和第一栅极层22之间的介质层厚度达到目标厚度。
81.其中，目标厚度可以为1nm-10nm，例如为1nm、3nm、5nm、6nm、8nm或10nm。示例地，目标厚度还与半导体结构所处的区域有关，当半导体结构位于有源区时，目标厚度较小，例如为1nm、3nm或5nm。当半导体结构位于外围区域时，目标厚度较大，例如为6nm、8nm或10nm。在其他实施例中，目标厚度还与初始结构中第一栅介质层21的厚度有关。当第一栅介质层21的厚度较大，则目标厚度可以相应地减小。
82.由于单次氧化处理的时间短，所以本实施例中的第二厚度和第三厚度均小于前述实施例中的第二厚度和第三厚度。并且，经过第一次氧化处理之后，虽然第一氧化层24的厚度(第三厚度)仍大于第二栅介质层23的厚度(第二厚度)，但是第三厚度与第二厚度的差值有所减小。同理，在去除第一氧化层24、并对中间结构进行第二次氧化处理之后，形成了具有第四厚度的第三栅介质层26和具有第五厚度的第二氧化层27，其中，第四厚度与第二厚度相同或接近，第五厚度与第三厚度相同或接近。第一栅介质层21与第一栅极层22之间的介质层厚度为第四厚度与第二厚度之和。
83.在循环氧化工艺中，通过减小单次氧化处理的时间，既可以减小新生成的氧化层和新生成的栅介质层的厚度，又可以减小两者之间的厚度差，从而可以在循环氧化工艺中，更好地控制每次氧化处理对第一栅极层22的氧化程度，防止出现过度氧化的情况。并且，通过将历次氧化处理后形成的氧化层和栅介质层的厚度之和控制在小于第一厚度的范围内，可以确保第一栅极层22中保留有未被氧化的栅极层。
84.作为示例，在循环氧化工艺中单次氧化处理的步骤为：提供反应腔室，将初始结构或中间结构置于反应腔室内部；向反应腔室中通入反应气体，反应气体包括氢气和氧气，其中，反应气体中，氢气的体积百分比为2％～3％，例如2％、2.5％或3％；为氧气的体积百分
比为97％～98％，例如97％、97.5％或98％；将反应腔室的温度设置为反应温度，反应温度为900℃～1100℃，例如900℃、1000℃或1100℃，于反应温度下反应8s～10s，例如8s、9s或10s。在其他实施例中，反应时间还可以包括12s-16s或者4s-5s。
85.本技术的一个实施例还公开了一种半导体结构，采用前述任一实施例中的半导体结构的制备方法制备得到。通过采用前述实施例中的半导体结构的制备方法，可以消除栅极和栅介质层界面处的悬挂键和晶界缺陷，提高了成膜质量，减少了栅极漏电和寄生电容。
86.本技术的一个实施例还公开了一种存储器件，包括上述实施例中的半导体结构。通过采用上述半导体结构，可以提升存储器件性能。
87.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
88.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。