半导体结构及其制备方法与流程

1.本公开涉及一种半导体结构及其制备方法。


背景技术：

2.在半导体结构的制造技术中，通常利用光阻及掩膜层，结合光刻及刻蚀工艺形成所需图案，然而，受到光刻工艺局限性的影响，使得形成的所需图案产生偏差，影响半导体结构的成品率。
3.以动态随机存储器(dynamic random access memory，简称dram)的制造为例，在动态随机存储器的电容管的形成工艺中，在采用自对准双重成像技术(self-aligned double patterning，sadp)进行图案转移的过程中，由于光刻工艺的局限性，使得在阵列区域的角落产生伪电容孔(dummy hole)，造成阵列区域边缘图案脱离预定设计，影响动态随机存储器的性能，进而影响动态随机存储器的良率。


技术实现要素：

4.本公开所要解决的技术问题是，提供一种半导体结构及其制备方法，其能够避免在衬底中形成伪电容孔。
5.为了解决上述问题，本公开实施例提供了一种半导体结构的制备方法，包括：提供基底，所述基底被划分为阵列区及外围区，所述基底包括衬底、置于所述衬底上的第一图案层，所述第一图案层包括沿第一方向间隔排列的第一牺牲条及第一间隔条；于所述第一图案层上形成第二图案层，所述第二图案层包括沿第二方向间隔设置的第二牺牲条，所述第一方向与所述第二方向呈锐角夹角；形成覆盖层，所述覆盖层覆盖所述第二牺牲条表面及所述第一图案层的暴露表面；形成掩膜层，所述掩膜层覆盖位于所述外围区的覆盖层的表面；形成补充层，在所述阵列区与所述外围区的交界处，所述补充层填充所述掩膜层侧面与相邻的所述覆盖层之间的空隙；以所述掩膜层为掩膜，去除部分所述覆盖层，保留位于所述第二牺牲条侧壁的覆盖层，形成第二间隔条；去除所述第二牺牲条、所述掩膜层及所述第二牺牲条下方的所述第一牺牲条，在所述阵列区，形成由第一间隔条及第二间隔条界定的初始图案；将所述初始图案转移到所述衬底中，形成目标图案。
6.在一些实施例中，形成补充层的步骤进一步包括：形成补充材料层，所述补充材料层覆盖所述覆盖层及所述掩膜层表面；去除部分所述补充材料层，保留填充在所述掩膜层侧面与相邻的所述覆盖层之间的空隙处的补充材料层，作为所述补充层。
7.在一些实施例中，去除部分所述补充材料层的步骤与去除部分所述覆盖层的步骤在同一刻蚀步骤中进行。
8.在一些实施例中，所述补充层与所述覆盖层的材料相同。
9.在一些实施例中，所述补充层采用原子层沉积工艺形成。
10.在一些实施例中，在形成第二间隔条的步骤中，在阵列区与外围区的交界处，所述第二牺牲条侧壁的覆盖层及所述补充层共同作为所述第二间隔条。
11.在一些实施例中，形成掩膜层的步骤进一步包括：形成掩膜材料层，所述掩膜材料层覆盖所述覆盖层，并填充所述第二牺牲条之间的间隔；去除所述阵列区的掩膜材料层，形成所述掩膜层。
12.在一些实施例中，所述基底还包括置于所述衬底与所述第一图案层之间的隔离层，将所述初始图案转移到所述衬底中，形成目标图案的步骤进一步包括：以所述第一间隔条及第二间隔条为掩膜，将所述初始图案转移到所述隔离层中，形成中间图案；以所述隔离层为掩膜，将所述中间图案转移到所述衬底中。
13.在一些实施例中，所述基底还包括置于所述隔离层与所述第一图案层之间的第一抗反射层，在以所述第一间隔条及第二间隔条为掩膜，将所述初始图案转移到所述隔离层中，形成中间图案的步骤中，所述第一抗反射层也被图案化。
14.在一些实施例中，在所述衬底上形成所述第一图案层的方法包括如下步骤：在所述衬底上形成沿所述第一方向延伸的初始牺牲条；在所述初始牺牲条侧壁形成第一间隔条；去除所述初始牺牲条；在所述第一间隔条之间填充隔离物，形成第一牺牲条。
15.在一些实施例中，在所述第一图案层上还形成有第二抗反射层，所述第二图案层形成在所述第二抗反射层上，在去除所述第二牺牲条后，还包括去除所述第二牺牲条下方的第二抗反射层的步骤。
16.在一些实施例中，所述第一方向与所述第二方向的夹角为20度～40度。
17.在一些实施例中，所述掩膜层临近所述阵列区的边界与所述第二方向平行。
18.在一些实施例中，形成目标图案的步骤之后还包括去除所述第一间隔条及第二间隔条的步骤。
19.本公开实施例还提供一种半导体结构，其包括：基底，所述基底被划分为阵列区及外围区，所述基底包括衬底、置于所述衬底上的第一图案层，所述第一图案层包括沿第一方向间隔排列的第一牺牲条及第一间隔条；第二图案层，置于所述第一图案层上，所述第二图案层包括沿第二方向间隔设置的第二牺牲条，所述第一方向与所述第二方向呈锐角夹角；覆盖层，覆盖所述第二牺牲条表面及所述第一图案层的暴露表面；掩膜层，覆盖位于所述外围区的所述覆盖层的表面；补充层，在所述阵列区与所述外围区的交界处，所述补充层填充所述掩膜层侧面与相邻的所述覆盖层之间的空隙。
20.在一些实施例中，所述补充层的材料与所述覆盖层材料相同。
21.在一些实施例中，所述基底还包括置于所述衬底与所述第一图案层之间的隔离层。
22.在一些实施例中，所述基底还包括置于所述隔离层与所述第一图案层之间的第一抗反射层。
23.在一些实施例中，在所述第一图案层与所述第二图案层之间还设置有第二抗反射层，所述覆盖层覆盖所述第二牺牲条表面及所述第二抗反射层的暴露表面。
24.上述技术方案利用补充层填充掩膜层与覆盖层之间的空隙，避免了在初始图案中形成与空隙对应的图案，则以所述初始图案为基础进行的图形转移后，能够避免在衬底中形成伪电容孔，防止阵列区边缘图案脱离预定设计，进而提高半导体结构的良率。
25.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但
在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
附图说明
26.为了更清楚地说明本公开实施例的技术方案，下面将对本公开实施例中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
27.图1a是本公开第一实施例提供的形成电容孔的主要工艺对应的半导体结构截面示意图；
28.图1b是本公开第一实施例提供的形成电容孔后的半导体结构俯视示意图；
29.图2是本公开第二实施例提供的半导体结构的制备方法的步骤示意图；
30.图3a～图3o是本公开第二实施例提供的制备方法的主要步骤形成的半导体结构示意图。
具体实施方式
31.下面结合附图对本公开提供的半导体结构及其制备方法的具体实施方式做详细说明。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，不作为对本公开及其应用或使用的任何限制。也就是说，本领域的技术人员将会理解，它们仅仅说明可以用来实时的示例性方式，而不是穷尽的方式。此外，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置不限制本公开的范围。
32.在动态随机存储器的电容管的形成工艺中，采用自对准双重成像技术(self-aligned double patterning，sadp)进行图案转移，形成电容孔。图1a是本公开第一实施例提供的形成电容孔的主要工艺对应的半导体结构截面示意图，请参阅图1a，所述半导体结构被划分为阵列区aa及外围区pa。所述半导体结构包括衬底101、置于所述衬底101上的第一图案层110、置于所述第一图案层110上的第二图案层120、覆盖层130及掩膜层140。所述第一图案层110包括沿第一方向d(如图1b所示)间隔排列的第一牺牲条111及第一间隔条112。所述第二图案层120包括沿第二方向e(如图1b所示)间隔设置的第二牺牲条121。所述覆盖层130覆盖所述第二牺牲条121表面及所述第一图案层110的暴露表面。所述掩膜层140覆盖位于所述外围区pa的所述覆盖层130的表面。
33.图1b是本公开第一实施例提供的形成电容孔后的半导体结构俯视示意图，请参阅图1b，在图1a所示半导体结构的基础上，将图案转移到衬底101上，形成电容孔102。
34.但是，发明人发现，在阵列区边缘会形成伪电容孔103，该伪电容孔的存在使得阵列区aa边缘图形脱离预定设计，影响半导体结构的性能。发明人经深入研究发现产生伪电容孔的原因在于，如图1a所示，按照版图设计，所述掩膜层140应与其相邻的所述覆盖层130接触，而在实际工艺中，受到光刻工艺局限性的影响，所述掩膜层140与其相邻的所述覆盖层130之间并未接触，而是具有空隙141，则在后续图形转移的过程中，该空隙141处的图形也被转移，从而在衬底101中形成伪电容孔103。
35.为解决上述技术问题，本公开还提出一种新的半导体结构的制备方法，其能够避免在衬底中形成伪电容孔，防止阵列区边缘图案脱离预定设计，进而提高半导体结构的良
率。
36.图2是本公开第二实施例提供的半导体结构的制备方法的步骤示意图。请参阅图2，所述制备方法包括如下步骤：步骤s20，提供基底，所述基底被划分为阵列区及外围区，所述基底包括衬底、置于所述衬底上的第一图案层，所述第一图案层包括沿第一方向间隔排列的第一牺牲条及第一间隔条；步骤s21，于所述第一图案层上形成第二图案层，所述第二图案层包括沿第二方向间隔设置的第二牺牲条，所述第一方向与所述第二方向呈锐角夹角；步骤s22，形成覆盖层，所述覆盖层3覆盖所述第二牺牲条表面及所述第一图案层的暴露表面；步骤s23，形成掩膜层，所述掩膜层覆盖位于所述外围区的覆盖层的表面；步骤s24，形成补充层，在所述阵列区与所述外围区的交界处，所述补充层填充所述掩膜层侧面与相邻的所述覆盖层之间的空隙；步骤s25，以所述掩膜层为掩膜，去除部分所述覆盖层，保留位于所述第二牺牲条侧壁的覆盖层，形成第二间隔条；步骤s26，去除所述第二牺牲条、所述掩膜层及所述第二牺牲条下方的所述第一牺牲条，在所述阵列区，形成由第一间隔条及第二间隔条界定的初始图案；步骤s27，将所述初始图案转移到所述衬底中，形成目标图案。
37.图3a～图3o是本公开第二实施例提供的制备方法的主要步骤形成的半导体结构示意图。需要说明的是，本公开实施例主要对阵列区aa与外围区pa交界处的制备方法进行介绍，相应的附图也只绘制出阵列区aa与外围区pa交界处的结构变化，便于本领域技术人员理解本方案的实施。
38.请参阅步骤s20、图3d及图3e，其中，图3d为俯视图，图3e为沿图3d中c-c线的截面示意图，提供基底300，所述基底300被划分为阵列区aa及外围区pa，所述基底300包括衬底301、置于所述衬底301上的第一图案层310，所述第一图案层310包括沿第一方向d间隔排列的第一牺牲条311及第一间隔条312。
39.所述阵列区aa用于形成电容阵列，所述外围区pa可以形成有晶体管等导电结构，用于与后续工艺形成的导电接触插塞电连接。
40.所述衬底301可以包括硅衬底、锗(ge)衬底、锗化硅(sige)衬底、soi衬底或goi(germanium-on-insulator，绝缘体上锗)衬底等；所述衬底301还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述衬底301还可以为叠层结构，例如硅/锗硅叠层等；另外，所述衬底301可以为进行离子掺杂后的衬底，可以进行p型掺杂，也可以进行n型掺杂；所述衬底301中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或pn结二极管等。本实施例中，所述衬底301为硅衬底，其内部还包括其他器件结构，例如位线结构，晶体管结构等，但由于与本发明无关，所以不绘示。
41.本实施例提供一种形成所述第一图案层310的方法。所述方法包括如下步骤：
42.请参阅图3a，在所述衬底301上形成沿所述第一方向d(如图3d所示)延伸的初始牺牲条302。所述初始牺牲条302平行设置，且彼此之间具有间隔。
43.所述衬底301上还设置有隔离层303及第一抗反射层304，作为后续工艺的掩膜层。所述隔离层303的材料包括非晶碳(acl)或者多晶硅，所述第一抗反射层304的材料包括氮化物，例如氮化硅或者氮氧化硅。在本实施例中，所述隔离层303为非晶碳层，所述第一抗反射层304为氮氧化硅层。所述初始牺牲条302形成在所述第一抗反射层304上。在本公开其他实施例中，在所述衬底301上还可以设置除隔离层303及第一抗反射层304以外的其他膜层，本实施例仅以设置所述隔离层303及第一抗反射层304为例进行描述。
44.在本实施例中，所述初始牺牲条302包括依次设置的旋涂硬掩膜(spin on hardmask，soh)层及氮氧化硅层。在本公开其他实施例中，所述初始牺牲条302也可仅包括旋涂硬掩膜层。
45.在该步骤中，可先在所述第一抗反射层304上形成旋涂硬掩膜材料层及氮氧化硅材料层；再对所述旋涂硬掩膜材料层及氮氧化硅材料层进行图案化，形成沿所述第一方向延伸的初始牺牲条302。
46.请参阅图3b，在所述初始牺牲条302侧壁形成第一间隔条312。
47.所述第一间隔条312的材料包括氧化物，例如氧化硅。在该步骤中，可先形成第一间隔层，所述第一间隔层覆盖所述初始牺牲条302的侧壁、顶面及所述第一抗反射层304的表面，其中可采用原子层沉积工艺形成所述第一间隔层，以提高所述第一间隔层的膜层质量；再采用干法刻蚀工艺去除所述初始牺牲条302顶面及所述第一抗反射层304的表面的第一间隔层，位于所述初始牺牲条302侧壁的第一间隔层被保留作为所述第一间隔条312。
48.请参阅图3c，去除所述初始牺牲条302。
49.在本实施例中，采用干法刻蚀工艺去除所述初始牺牲条302。在执行刻蚀工艺时，未被所述初始牺牲条302及所述第一间隔条312覆盖的第一抗反射层304表面也被刻蚀，使得该区域的第一抗反射层304表面低于被所述第一间隔条312覆盖的第一抗反射层304表面。
50.请继续参阅图3d及图3e，在所述第一间隔条312之间填充隔离物，形成第一牺牲条311。所述第一牺牲条311与所述第一间隔条312交替设置，并沿所述第一方向d延伸。在本实施例中，所述第一牺牲条311的顶面与所述第一间隔条312的顶面平齐。所述第一牺牲条311为旋涂硬掩膜(spin on hardmask，soh)层。
51.在本实施例中，在形成所述第一图案层310后，在所述第一图案层310上还形成有第二抗反射层313。所述第二抗反射层313的材料包括氮化物，例如氮化硅或者氮氧化硅。为了清楚显示本公开的方案，图3d为去除所述第二抗反射层313的结构，图3e未去除所述第二抗反射层313。
52.请参阅步骤s21、图3f及图3g，其中，图3f为俯视图，图3g为沿图3f中c-c线的截面图，于所述第一图案层310上形成第二图案层320，所述第二图案层320包括沿第二方向e间隔设置的第二牺牲条321。
53.在本实施例中，在所述第二抗反射层313表面形成所述第二图案层320。在该步骤中，可先在第二抗反射层313表面形成牺牲材料层，再对所述牺牲材料层进行图案化处理，形成所述第二牺牲条321。在本实施例中，所述第二牺牲条321包括依次设置的旋涂硬掩膜(spin on hardmask，soh)层及氮氧化硅层。在本公开其他实施例中，所述第二牺牲条321也可仅包括旋涂硬掩膜层。由于所述第一间隔条312被所述第二抗反射层313遮挡，为了清楚显示本公开的方案，在图3f中采用虚线绘示所述第一间隔条312。
54.所述第一方向d与所述第二方向e呈锐角夹角，例如，在一些实施例中，所述第一方向d与所述第二方向e的夹角为20度～40度。所述第一方向d与所述第二方向e的夹角可根据电容孔的版图设计确定。
55.请参阅步骤s22及图3h，形成覆盖层330，所述覆盖层330覆盖所述第二牺牲条321表面及所述第一图案层310的暴露表面。
56.在本实施例中，由于所述第一图案层310表面形成有第二抗反射层313，因此，所述覆盖层330覆盖所述第二牺牲条321的侧壁、顶面及所述第二抗反射层313的表面。所述覆盖层330包括氧化物层，例如氧化硅层。在该步骤中，采用原子层沉积工艺形成所述覆盖层330，以提高所述覆盖层330的膜层质量。
57.请参阅步骤s23及图3i，形成掩膜层340，所述掩膜层340覆盖位于所述外围区pa的覆盖层330的表面。
58.本实施例提供了一种形成掩膜层340方法，所述方法包括：形成掩膜材料层，所述掩膜材料层覆盖所述覆盖层330，并填充所述第二牺牲条321之间的间隔；去除所述阵列区aa的掩膜材料层，形成所述掩膜层340。在一些实施例中，所述掩膜材料层充满所述第二牺牲条321之间的间隔，并且其顶面还突出于所述覆盖层330顶面，以保证所述第二牺牲条321之间的间隔被所述掩膜材料层填满。所述掩膜层340包括光刻胶层。在本实施例中，可采用旋涂工艺旋涂光刻胶材料，形成掩膜材料层。
59.在一些实施例中，所述掩膜层340临近所述阵列区aa的边界与所述第二方向e(请参阅图3f)平行，即所述掩膜层340临近所述阵列区aa的边界与所述第二牺牲层延伸的方向相同，可避免所述掩膜层340影响所述第二图案层320的图形转移。
60.如第一实施例所述，在执行步骤s23后，受到光刻工艺的局限性，所述掩膜层340侧面与其相邻的所述覆盖层330之间具有空隙341。
61.请参阅步骤s24及图3k，形成补充层350，在所述阵列区aa与所述外围区pa的交界处，所述补充层350填充所述掩膜层340侧面与相邻的所述覆盖层330之间的空隙341。
62.本实施例提供一种形成所述补充层350的方法。所述方法包括如下步骤；
63.请参阅图3j，形成补充材料层351，所述补充材料层351覆盖所述覆盖层330及所述掩膜层340表面，且所述补充材料层351填充所述掩膜层340侧面与相邻的所述覆盖层330之间的空隙341(请参阅图3i)。在该步骤中，可采用原子层沉积工艺形成所述补充材料层，以提高后续形成的补充层350的膜层质量。
64.请继续参阅图3k，去除部分所述补充材料层，保留填充在所述掩膜层340侧面与相邻的所述覆盖层330之间的空隙341处的补充材料层，作为所述补充层350。在该步骤中，可采用干法刻蚀工艺去除补充材料层。
65.请参阅步骤s25及图3l，以所述掩膜层340为掩膜，去除部分所述覆盖层330，保留位于所述第二牺牲条321侧壁的覆盖层330，形成第二间隔条322。
66.在该步骤中，所述第二牺牲条321顶面、第二抗反射层313表面的覆盖层330被去除，被所述掩膜层340遮挡的区域及所述第二牺牲条321侧壁的所述覆盖层330未被去除，填充在所述掩膜层340侧面与相邻的所述覆盖层330之间的空隙341处的补充层350也未被去除。在阵列区aa，所述第二牺牲条321侧壁剩余的所述覆盖层330作为所述第二间隔条322，在阵列区aa与外围区pa的交界处，所述第二牺牲条321侧壁剩余的所述覆盖层330及所述补充层350共同作为所述第二间隔条322。
67.在本公开一些实施例中，去除部分所述补充材料层的步骤与去除部分所述覆盖层330的步骤在同一刻蚀步骤中进行，从而可避免新增处理步骤，简化半导体工艺步骤，节约成本，且提高生产效率。
68.在实际工艺中，在去除所述覆盖层330的同时，所述掩膜层340及所述掩膜层340侧
面的补充层350也被同时减薄，但可以理解的是，所述掩膜层340侧面与覆盖层330之间的空隙341处的补充层350依然被保留。
69.请参阅步骤s26及图3m，去除所述第二牺牲条321、所述掩膜层340及所述第一牺牲条311，在所述阵列区aa，形成由第一间隔条312及第二间隔条322界定的初始图案。
70.在执行该步骤之后，在所述阵列区aa，位于所述第二牺牲条321侧壁的所述覆盖层330被保留，在所述阵列区aa与所述外围区pa交界处，所述掩膜层340及所述补充层350被保留，即所述第二间隔条322被保留，在所述外围区pa，所述掩膜层340覆盖区域的覆盖层330被保留。
71.在该步骤中，采用湿法刻蚀工艺去除所述第二牺牲条321及所述掩膜层340。在去除所述第二牺牲条321后，所述第二牺牲条321下方的第二抗反射层313被暴露，则所述方法还包括去除未被所述第二间隔条322遮挡的所述第二抗反射层313，暴露出所述第一牺牲条311。所述第一牺牲条311被暴露后，再采用湿法刻蚀工艺去除所述第一牺牲条311，暴露出所述第一抗反射层304。
72.在执行湿法刻蚀工艺时，可选择对所述覆盖层330及补充层350的刻蚀速率小的刻蚀溶液进行刻蚀，以避免所述覆盖层330及所述补充层350被破坏，影响后续工艺的执行。在本公开一些实施例中，所述补充层350与所述覆盖层330的材料相同，则在去除所述第二牺牲条321及掩膜层340时，可避免刻蚀溶液对覆盖层330及补充层350的刻蚀速率不同而引起的覆盖层330或者补充层350被破坏的情况发生。
73.请参阅步骤s27及图3n，将所述初始图案转移到所述衬底301中，形成目标图案。
74.在该步骤中，以所述第一间隔条312及第二间隔条322为掩膜，采用干法刻蚀工艺对所述衬底301进行刻蚀，将所述初始图案转移到所述衬底301中，形成目标图案，所述目标图案包括电容孔304，所述电容孔304阵列排布。
75.在本实施例中，由于所述衬底301上设置有所述隔离层303，则先将所述初始图案转移到所述隔离层303上，形成中间图案；再以所述隔离层303为掩膜，将所述中间图案转移到所述衬底301中，形成所述目标图案。在一些实施例中，所述隔离层303表面还设置有第一抗反射层304，则在形成中间图案的步骤中，所述第一抗反射层304也被图案化，在形成所述目标图案的步骤中，所述第一抗反射层304也能够作为掩膜。
76.请参阅图3o，所述方法还包括，形成目标图案之后去除所述第一间隔条312及第二间隔条322。在本实施例中，去除所述第一间隔条312及第二间隔条322之后，所述隔离层303及所述第一抗反射层304也被去除。
77.本公开实施例的制备方法利用补充层350填充掩膜层340与覆盖层330之间的空隙341，避免了在初始图案中形成与空隙341对应的图案，则以所述初始图案为基础进行的图形转移后，能够避免在衬底301中形成伪电容孔，防止阵列区aa边缘图案脱离预定设计，进而提高半导体结构的良率。
78.本公开还提供一种采用上述制备方法形成的半导体结构。请参阅图3k，所述半导体结构包括基底300、第二图案层320、覆盖层330、掩膜层340及补充层350。
79.所述基底300被划分为阵列区aa及外围区pa。所述阵列区aa用于形成电容阵列，所述外围区pa可以形成有晶体管等导电结构，用于与后续的导电接触插塞电连接。
80.所述基底300包括衬底301及置于所述衬底301上的第一图案层310。
81.所述衬底301可以包括硅衬底、锗(ge)衬底、锗化硅(sige)衬底、soi衬底或goi(germanium-on-insulator，绝缘体上锗)衬底等；所述衬底301还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述衬底301还可以为叠层结构，例如硅/锗硅叠层等；另外，所述衬底301可以为进行离子掺杂后的衬底，可以进行p型掺杂，也可以进行n型掺杂；所述衬底301中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或pn结二极管等。本实施例中，所述衬底301为硅衬底，其内部还包括其他器件结构，例如位线结构，晶体管结构等，但由于与本公开无关，所以不绘示。
82.所述第一图案层310包括沿第一方向d(请参阅图3d)间隔排列的第一牺牲条311及第一间隔条312。所述第一牺牲条311与所述第一间隔条312交替设置，并沿所述第一方向d延伸。在本实施例中，所述第一牺牲条311的顶面与所述第一间隔条312的顶面平齐。所述第一牺牲条311为旋涂硬掩膜(spin on hardmask，soh)层。所述第一间隔条312的材料包括氧化物，例如氧化硅。
83.在本实施例中，所述基底300还包括隔离层303及第一抗反射层304。所述隔离层303置于所述衬底301上，所述第一抗反射层304置于所述隔离层303上，所述第一图案层310置于所述第一抗反射层304上。在本公开其他实施例中，在所述衬底301上还可以设置除隔离层303及第一抗反射层304以外的其他膜层，本实施例仅以设置所述隔离层303及第一抗反射层304为例进行描述。
84.所述第二图案层320置于所述第一图案层310上。所述第二图案层320包括沿第二方向e(请参阅图3f)间隔设置的第二牺牲条321。在本实施例中，所述第二牺牲条321包括依次设置的旋涂硬掩膜(spin on hardmask，soh)层及氮氧化硅层。在本公开其他实施例中，所述第二牺牲条321也可仅包括旋涂硬掩膜层。所述第一方向与所述第二方向呈锐角夹角。例如，在一些实施例中，所述第一方向与所述第二方向的夹角为20度～40度。所述第一方向与所述第二方向的夹角可根据电容孔的版图设计确定。
85.在本实施例中，所述半导体结构还包括第二抗反射层313，所述第二抗反射层313置于所述第一图案层310上，所述第二图案层320置于所述第二抗反射层313上。
86.所述覆盖层330覆盖所述第二牺牲条321表面及所述第一图案层310的暴露表面，即所述覆盖层330覆盖所述第二牺牲条321的顶面、侧壁及所述第一图案层310暴露的顶面。在本实施例中，由于所述第一图案层310表面设置有第二抗反射层313，则所述覆盖层330不覆盖所述第一图案层310的顶面，而是覆盖所述第二抗反射层313暴露的顶面，在本公开其他实施例中，若是不存在所述第二抗反射层313，则所述覆盖层330覆盖所述第一图案层310暴露的顶面。在本实施例中，所述覆盖层330为氧化物层，其采用原子沉积工艺形成，膜层质量高。
87.所述掩膜层340覆盖位于所述外围区pa的所述覆盖层330的表面。所述掩膜层340侧面与其相邻的所述覆盖层330之间具有空隙341(请参阅图3i)，即，所述掩膜层340侧面并未与其相邻的所述覆盖层330完全接触。在一些实施例中，所述掩膜层340临近所述阵列区aa的边界与所述第二方向e(请参阅图3f)平行，即所述掩膜层340临近所述阵列区aa的边界与所述第二牺牲层延伸的方向平行，可避免在后续工艺步骤中所述掩膜层340影响所述第二图案层320的图形转移。
88.所述补充层350设置在所述阵列区aa与所述外围区pa的交界处，所述补充层350填
充所述掩膜层340侧面与相邻的所述覆盖层330之间的空隙341(请参阅图3i)，即所述补充层350相对的两侧分别与所述掩膜层340及所述覆盖层330接触，且覆盖所述空隙341下方的覆盖层330。所述补充层350可采用原子层沉积工艺制备，膜层质量高。
89.在一些实施例中，所述补充层350的材料与所述覆盖层330材料相同，则在后续以该半导体结构为基础进行的刻蚀工艺中，可避免刻蚀溶液对覆盖层330及补充层350的刻蚀速率不同而引起的覆盖层330或者补充层350被破坏的情况发生。
90.本公开实施例提供的半导体结构在所述掩膜层340侧面与相邻的所述覆盖层330之间的空隙341填充有补充层350，则可避免该空隙341处的图案通过第一图案层310及第二图案层320转移到基底300中形成伪电容孔，防止阵列区aa边缘图案脱离预定设计，进而提高半导体结构的良率。
91.以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。