一种半导体器件、动态随机存取存储器及电子设备的制作方法

1.本公开涉及半导体器件技术领域，更为具体来说，本公开涉及一种半导体器件、动态随机存取存储器及电子设备。


背景技术：

2.随着集成电路的设计规则收缩(design rule shrink)，其包括电路的尺寸不断减小、相邻结构之间(例如相邻字线wl之间等)距离不断变小等。其中，对动态随机存取存储器(dynamic random access memory，dram)等器件影响较大的栅诱导漏极泄漏电流(gidl，gate induced drain leakage)问题变得越来越严重，极大地影响了半导体器件的刷新(refresh)性能。有人提出增加凹陷沟道(recess channel)深度的方案，但是该方案无法适应半导体器件小型化的要求。虽然现有技术可通过改善半导体基底掺杂分布(dopantprofile)的方式减少一定量的泄漏电流，但是这种方式对泄漏电流的影响有限，实际上难以满足尺寸在不断缩小的半导体器件的实际设计要求。所以栅诱导漏极泄漏电流问题亟需得到解决。


技术实现要素：

3.为解决现有增加沟道深度的方案无法满足半导体器件的小型化设计要求以及改善半导体基底掺杂分布的方式对栅诱导漏极泄漏电流减小仍有限等问题，本公开提供了一种半导体器件、动态随机存取存储器及电子设备。本公开采用了改进后的器件结构设计，在无需增加器件尺寸的前提下达到有效抑制栅诱导漏极泄漏电流的目的。
4.为实现上述技术目的，本公开提供了一种半导体器件。该半导体器件可包括但不限于半导体基底、沟槽隔离层、栅氧化层、第一阻挡层、第二阻挡层、第一导电层及第二导电层等。在半导体基底上设置有第一凹槽和第二凹槽，沟槽隔离层贴附于第一凹槽的底壁和侧壁上，栅氧化层贴附于第二凹槽的底壁和侧壁上。第一阻挡层沉积于沟槽隔离层上，第二阻挡层沉积于栅氧化层上，且第一阻挡层上表面的高度小于第二阻挡层上表面的高度。第一导电层填充于第一阻挡层围成的第一空间内，第二导电层填充于第二阻挡层围成的第二空间内。
5.为实现上述技术目的，本公开还能够提供一种半导体器件。该半导体器件可包括但不限于半导体基底、沟槽隔离层、栅氧化层、第一阻挡层、第二阻挡层、第一导电层以、第二导电层及多晶硅层等。在半导体基底上设置有第一凹槽和第二凹槽，沟槽隔离层贴附于第一凹槽的底壁和侧壁上，栅氧化层贴附于第二凹槽的底壁和侧壁上。第一阻挡层沉积于沟槽隔离层上，第二阻挡层沉积于栅氧化层上，且第一阻挡层上表面的高度等于第二阻挡层上表面的高度。多晶硅层设置于第二导电层顶部。
6.为实现上述技术目的，本公开还提供了一种动态随机存取存储器。该动态随机存取存储器包括但不限于本公开任一实施例中的半导体器件。
7.为实现上述技术目的，本公开还能够提供一种电子设备，该电子设备可包括但不
限于本公开任一实施例中的动态随机存取存储器。
8.本公开的有益效果为：本公开提供的技术方案能够通过全新的半导体器件结构设计有效地抑制栅诱导漏极泄漏电流，从而较好地解决现有技术存在的诸多问题。通过直接或者间接地减少第一导电层和/或第一阻挡层高度的方式降低电场强度，即有效降低场通栅极和主栅极之间的电场强度，从而达到明显减小栅诱导漏极泄漏电流的目的。
附图说明
9.图1示出了本公开实施例一中的半导体器件纵向截面结构示意图。
10.图2示出了本公开实施例二中的半导体器件纵向截面结构示意图。
11.图3示出了本公开实施例三中的半导体器件纵向截面结构示意图。
12.图4示出了本公开一些实施例中设置具有圆形通孔图案的光刻胶层的半导体器件俯视结构示意图。
13.图5示出了本公开另一些实施例中设置具有长条形图案的光刻胶层的半导体器件俯视结构示意图。
14.图中，
15.100、半导体基底。
16.101、第一凹槽。
17.102、第二凹槽。
18.200、沟槽隔离层。
19.300、栅氧化层。
20.400、第一阻挡层。
21.401、第二阻挡层。
22.500、第一导电层。
23.501、第二导电层。
24.502、多晶硅层。
25.600、光刻胶层。
26.wl、字线。
具体实施方式
27.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
28.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
29.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向
中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
30.实施例一：
31.如图1所示，本实施例能够提供一种半导体器件。该半导体器件包括但不限于半导体基底100、沟槽隔离层(trench isolation)200、栅氧化层(gox，gate oxide)300、第一阻挡层400、第二阻挡层401、第一导电层500以及第二导电层501等。具体地，在半导体基底100上开设有第一凹槽101和第二凹槽102。在第一凹槽101内设置沟槽隔离层200，沟槽隔离层200贴附于第一凹槽101的底壁和侧壁上。在第二凹槽102内设置栅氧化层300，栅氧化层300贴附于第二凹槽102的底壁和侧壁上。第一阻挡层400沉积于沟槽隔离层200上，以在沟槽隔离层200围成的空间内设置阻挡层400。第二阻挡层401沉积于栅氧化层300上，以在栅氧化层300围成的空间内设置第二阻挡层401。并在第一阻挡层400上设置第一导电层500，第一导电层500填充于第一阻挡层400围成的第一空间内，第一导电层500的高度可大于或等于第一阻挡层400的高度。且在第二阻挡层401上设置第二导电层501，第二导电层501填充于第二阻挡层401围成的第二空间内。其中，第一阻挡层400上表面的高度小于第二阻挡层401上表面的高度，第一导电层500上表面的高度小于第二导电层501上表面的高度。本实施例中的第一导电层500为场通栅极(pass gate)，第二导电层501为主栅极(main gate)。基于如上改进的结构设计，本实施例能够有效增加第一阻挡层400和场通栅极分别与可设置于器件层上方的存储节点(图中未示出)之间的距离，从而有效地减小主栅极与场通栅极之间的电场(electric field)，以显著降低场通栅极与主栅极之间发生gidl问题的可能性。因此，在有效减小栅诱导漏极泄漏电流的前提下，本实施例能够适用于sub-20nmdram单元等设计方案中。本实施例的最大优点在于能够最大化地减小栅诱导漏极泄漏电流，可通过干法刻蚀实现。本实施例中的半导体基底100例如可以是体硅衬底、绝缘体上硅(soi)衬底、锗衬底、绝缘体上锗(goi)衬底、硅锗衬底、iii-v族化合物半导体衬底或通过执行选择性外延生长(seg)获得的外延薄膜衬底，本公开能够在衬底上形成有源区(active region)。沟槽隔离层200材质例如可以是二氧化硅等，栅氧化层300材质例如可以是二氧化硅等。第一导电层500和第二导电层501的材质可以均为金属钨等导电金属，第一阻挡层400和第二阻挡层401的材质可以均为氮化钛等。
32.如图4所示，为了部分刻蚀图1中的第一导电层500和第一阻挡层400，本实施例可采用具有圆形图案(islandtype)的光刻胶层600作为刻蚀掩模。
33.如图5所示，为了部分刻蚀图1中的第一导电层500和第一阻挡层400，本实施例可采用具有条形图案(linetype)的光刻胶层600作为刻蚀掩模。
34.实施例二：
35.与实施例一基于相同的构思，本实施例也能够提供一种半导体器件。如图2所示，该半导体器件包括但不限于半导体基底100、沟槽隔离层200、栅氧化层300、第一阻挡层400、第二阻挡层401、第一导电层500以及第二导电层501等。具体地，可在半导体基底100上开设有第一凹槽101和第二凹槽102，沟槽隔离层200贴附于第一凹槽101的底壁和侧壁上，栅氧化层300贴附于第二凹槽102的底壁和侧壁上。第一阻挡层400沉积于沟槽隔离层200上，第二阻挡层401沉积于栅氧化层300上。第一导电层500填充于第一阻挡层400围成的第一空间内，第一导电层500的高度可大于第一阻挡层400的高度，第二导电层501填充于第二
阻挡层401围成的第二空间内。其中，第一阻挡层400上表面的高度小于第二阻挡层401上表面的高度，而第一导电层500上表面的高度等于第二导电层501上表面的高度。更为具体地，本实施例中的第一导电层500为场通栅极，第二导电层501为主栅极。本实施例能够有效增加第一阻挡层400与可设置于器件层上方的存储节点(图中未示出)之间的距离，从而有效地减小主栅极与场通栅极之间的电场，以显著降低场通栅极与主栅极之间发生gidl问题的可能性。本实施例可通过干法刻蚀或湿法刻蚀部分刻蚀第一阻挡层400，本实施例最大的优点是在改善器件刷新性能的同时不会增加场通栅极电阻，而且还无需考虑场通栅极接触的重新设计。本实施例中的半导体基底100例如可以是体硅衬底、绝缘体上硅(soi)衬底、锗衬底、绝缘体上锗(goi)衬底、硅锗衬底、iii-v族化合物半导体衬底或通过执行选择性外延生长(seg)获得的外延薄膜衬底，并可在衬底上形成有源区。沟槽隔离层200材质例如可以是二氧化硅等，栅氧化层300材质例如可以是二氧化硅等。第一导电层500和第二导电层501的材质可以均为金属钨，第一阻挡层400和第二阻挡层401的材质可以均为氮化钛。
36.如图4所示，为了部分刻蚀图2中的第一导电层500和第一阻挡层400，本实施例可采用具有圆形图案(island type)的光刻胶层600作为刻蚀掩模。
37.如图5所示，为了部分刻蚀图2中的第一导电层500和第一阻挡层400，本实施例可采用具有条形图案(line type)的光刻胶层600作为刻蚀掩模。
38.实施例三：
39.与实施例一或者实施例二基于相同的技术构思，本实施例还能够提供一种半导体器件。如图3所示，该半导体器件包括但不限于半导体基底100、沟槽隔离层200、栅氧化层300、第一阻挡层400、第二阻挡层401、第一导电层500、第二导电层501以及多晶硅层502等。具体地，本实施例在半导体基底100上开设有第一凹槽101和第二凹槽102，沟槽隔离层200贴附于第一凹槽101的底壁和侧壁上，栅氧化层300贴附于第二凹槽102的底壁和侧壁上。第一阻挡层400沉积于沟槽隔离层200上，第二阻挡层401沉积于栅氧化层300上。第一导电层500填充于第一阻挡层400围成的第一空间内，第一导电层500的高度可等于第一阻挡层400的高度，第二导电层501填充于第二阻挡层401围成的第二空间内。多晶硅层502设置于第二导电层501顶部，本实施例中的多晶硅层502也作为一种导电层使用，相当于间接地减小了第一导电层500和第一阻挡层400的高度。其中，第一阻挡层400上表面的高度等于第二阻挡层401上表面的高度，第一导电层500上表面的高度等于第二导电层501上表面的高度。如图3所示，多晶硅层502还设置于第二阻挡层401顶部，即多晶硅层502可同时沉积在第二阻挡层401和第二导电层501上方且设置于栅氧化层300围成的空间内。与图1中的半导体器件结构或图2中的半导体器件结构相比，本实施例中的第一阻挡层400、第一导电层500、第二阻挡层401及第二导电层501的顶面均更低。所以本实施例能够有效增加第一阻挡层400和场通栅极与可设置于器件层上方的存储节点(图中未示出)之间的距离，从而有效地减小主栅极与场通栅极之间的电场，以显著降低场通栅极与主栅极之间发生诱导漏极泄漏电流问题的可能性。本实施例的优点在于：在解决gidl问题的同时，采用了多晶硅层502作为一种导电层，能够更好地适用于sub-20nmdram单元的双工函数栅极(dualworkfunctiongate)。本实施例中的半导体基底100例如可以是体硅衬底、绝缘体上硅(soi)衬底、锗衬底、绝缘体上锗(goi)衬底、硅锗衬底、iii-v族化合物半导体衬底或通过执行选择性外延生长(seg)获得的外延薄膜衬底，并可在衬底上形成有源区。沟槽隔离层200材质例如可以是二氧化硅等，
栅氧化层300材质例如可以是二氧化硅等。第一导电层500和第二导电层501的材质可以均为金属钨，第一阻挡层400和第二阻挡层401的材质可以均为氮化钛。
40.如图4所示，为了部分刻蚀图3中的第一导电层500和第一阻挡层400，本实施例可采用具有圆形图案(island type)的光刻胶层600作为刻蚀掩模。
41.如图5所示，为了部分刻蚀图3中的第一导电层500和第一阻挡层400，本实施例可以采用具有条形图案(line type)的光刻胶层600作为刻蚀掩模。
42.实施例四：
43.本实施例能够提供一种动态随机存取存储器，该动态随机存取存储器可包括本公开任一实施例中的半导体器件。其中，半导体器件可以具有掩埋式沟道阵列晶体管(bcat，buried channel array transistor)。
44.实施例五：
45.本实施例能够提供一种电子设备，该电子设备可包括本公开任一实施例中的动态随机存取存储器或半导体器件。该电子设备包括但不限于智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等。
46.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
47.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。