存储器结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种存储器结构及其形成方法。


背景技术：

2.nor型闪存是基于intel公司提出的etox结构发展而来的，是一种非易失性存储器，即芯片断电后仍能保持所存数据不丢失。同时nor闪存是一种电压控制型器件，采用热电子注入方式写入数据，基于隧道效应擦除数据，其显著的一个特点是随机读取速度很快。nor闪存作为一种非挥发性存储器具有非挥发性、高器件密度、低功耗和可电重写性等特点，被广泛应用到便携式电子产品中如手机、数码相机、智能卡等。
3.flash存储单元结构与mos器件类似，通过加入浮栅和介质层实现电荷的储存。浮栅中电子的存取会导致器件阈值电压的变化，从而来表示flash存储单元的状态。nor flash阵列通过横向的栅极连接在一起，称为字线。漏极通过接触孔与纵向的金属相连，称为位线。相邻的两个器件的源极被接在一起，形成横向的源线。
4.然而，现有的nor flash器件在形成过程中仍存在诸多问题。


技术实现要素：

5.本发明解决的技术问题是提供一种存储器结构及其形成方法，以提升存储器结构的擦除性能。
6.为解决上述问题，本发明提供一种存储器结构，包括：衬底，所述衬底包括存储单元区；位于所述存储单元区上的两个相互分立的浮栅结构，两个所述浮栅结构之间具有第一开口，所述浮栅结构包括第一浮栅部、以及位于所述第一浮栅部上的第二浮栅部，所述第一开口暴露出所述第一浮栅部的侧壁和所述第二浮栅部的侧壁，且所述第一浮栅部的侧壁相对于所述第二浮栅部的侧壁凹陷；位于每个所述浮栅结构上的控制栅结构，两个所述控制栅结构之间具有第二开口，所述第二开口暴露出所述第一开口；位于所述第一开口和所述第二开口内的字线结构。
7.可选的，所述第二浮栅部与所述第一浮栅部的重叠面积占比所述第二浮栅部的80％～100％。
8.可选的，所述控制栅结构覆盖所述第二浮栅部的顶部表面、以及所述第一浮栅部暴露出的顶部表面。
9.可选的，所述浮栅结构包括：第一隧穿氧化层、位于所述第一隧穿氧化层上的浮栅层、以及位于所述浮栅层侧壁的第二隧穿氧化层。
10.可选的，所述控制栅结构包括：第一栅介质层、位于所述第一栅介质层上的控制栅层、以及位于所述控制栅层侧壁的第二栅介质层。
11.可选的，所述第一栅介质层和所述第二栅介质层为单层结构或多层结构。
12.可选的，当所述第一栅介质层和所述第二栅介质层为多层结构时，所述第一栅介质层和所述第二栅介质层分别包括：第一氧化硅层、位于所述第一氧化硅层上的氮化硅层、
以及位于所述氮化硅层上的第二氧化硅层。
13.可选的，所述字线结构的材料为半导体材料，所述半导体材料包括：多晶硅。
14.相应的，本发明的技术方案中还提供了一种存储器结构的形成方法，包括：提供衬底，所述衬底包括存储单元区；在所述存储单元区上形成两个相互分立的浮栅结构，两个所述浮栅结构之间具有第一开口，所述浮栅结构包括第一浮栅部、以及位于所述第一浮栅部上的第二浮栅部，所述第一开口暴露出所述第一浮栅部的侧壁和所述第二浮栅部的侧壁，且所述第一浮栅部的侧壁相对于所述第二浮栅部的侧壁凹陷；在每个所述浮栅结构上形成控制栅结构，两个所述控制栅结构之间具有第二开口，所述第二开口暴露出所述第一开口；在所述第一开口和所述第二开口内形成字线结构。
15.可选的，所述第二浮栅部与所述第一浮栅部的重叠面积占比所述第二浮栅部的80％～100％。
16.可选的，所述控制栅结构覆盖所述第二浮栅部的顶部表面、以及所述第一浮栅部暴露出的顶部表面。
17.可选的，所述浮栅结构包括：第一隧穿氧化层、位于所述第一隧穿氧化层上的浮栅层、以及位于所述浮栅层侧壁的第二隧穿氧化层。
18.可选的，所述控制栅结构包括：第一栅介质层、位于所述第一栅介质层上的控制栅层、以及位于所述控制栅层侧壁的第二栅介质层。
19.可选的，两个所述浮栅结构以及位于每个所述浮栅结构上的控制栅结构的形成方法包括：在所述衬底上形成牺牲层；在所述衬底上形成浮栅材料层，所述浮栅材料层覆盖所述牺牲层的侧壁和顶部表面；在所述浮栅材料层上形成控制栅材料层；在所述控制栅材料层上形成图形化层，所述图形化层暴露出部分所述控制栅材料层的顶部表面；采用第一刻蚀工艺，以所述图形化层为掩膜刻蚀所述控制栅材料层，直至暴露出所述浮栅材料层的顶部表面为止，形成两个初始控制栅结构，两个所述初始控制栅结构之间具有初始第二开口；在所述初始第二开口暴露出的所述初始控制栅结构的侧壁形成所述第二栅介质层，形成两个所述控制栅结构，且使得所述初始第二开口形成所述第二开口；在形成所述控制栅结构之后，采用第二刻蚀工艺，以所述图形化层为掩膜刻蚀所述浮栅材料层，直至暴露出所述牺牲层的顶部表面为止，形成两个初始浮栅结构；在形成所述初始存储栅结构之后，去除所述牺牲层，在两个所述初始浮栅结构之间形成初始第一开口；在去除所述牺牲层之后，在所述初始第一开口暴露出的所述初始浮栅结构的侧壁形成所述第二隧穿氧化层，形成两个所述浮栅结构，且使得所述初始第一开口形成所述第一开口。
20.可选的，所述第一栅介质层和所述第二栅介质层为单层结构或多层结构。
21.可选的，当所述第一栅介质层和所述第二栅介质层为多层结构时，所述第一栅介质层和所述第二栅介质层分别包括：第一氧化硅层、位于所述第一氧化硅层上的氮化硅层、以及位于所述氮化硅层上的第二氧化硅层。
22.可选的，所述牺牲层的材料与所述浮栅结构的材料不同；所述牺牲层的材料包括：氮化硅。
23.可选的，去除所述牺牲层的工艺包括：湿法刻蚀工艺。
24.可选的，所述字线结构的材料为半导体材料，所述半导体材料包括：多晶硅。
25.与现有技术相比，本发明的技术方案具有以下优点：
26.在本发明技术方案的存储器结构中，包括：位于所述存储单元区上的两个相互分立的浮栅结构，两个所述浮栅结构之间具有第一开口，所述浮栅结构包括第一浮栅部、以及位于所述第一浮栅部上的第二浮栅部，所述第一开口暴露出所述第一浮栅部的侧壁和所述第二浮栅部的侧壁，且所述第一浮栅部的侧壁相对于所述第二浮栅部的侧壁凹陷。由于所述第二浮栅部相对于所述第一浮栅部是错位堆叠，使得后续形成的字线结构在包覆所述浮栅结构的侧壁时，会与所述第二浮栅部之间形成三个擦除位点，以提升存储器结构的擦除性能。
27.在本发明技术方案的存储器结构的形成方法中，在所述存储单元区上形成两个相互分立的浮栅结构，两个所述浮栅结构之间具有第一开口，所述浮栅结构包括第一浮栅部、以及位于所述第一浮栅部上的第二浮栅部，所述第一开口暴露出所述第一浮栅部的侧壁和所述第二浮栅部的侧壁，且所述第一浮栅部的侧壁相对于所述第二浮栅部的侧壁凹陷。由于所述第二浮栅部相对于所述第一浮栅部是错位堆叠，使得后续形成的字线结构在包覆所述浮栅结构的侧壁时，会与所述第二浮栅部之间形成三个擦除位点，以提升存储器结构的擦除性能。
附图说明
28.图1是一种存储器结构的形成方法各步骤结构示意图；
29.图2至图10是本发明实施例中存储器结构及其形成方法各步骤结构示意图。
具体实施方式
30.正如背景技术所述，现有的nor flash器件在形成过程中仍存在诸多问题。以下将结合附图进行具体说明。
31.图1是一种存储器结构的形成方法各步骤结构示意图。
32.请参考图1，提供衬底100，所述衬底100包括存储单元区；在所述存储单元区上形成两个相互分立的浮栅结构101，两个所述浮栅结构101之间具有第一开口(未标示)；在每个所述浮栅结构101上形成控制栅结构102，两个所述控制栅结构102之间具有第二开口(未标示)，所述第二开口暴露出所述第一开口；在所述第一开口和所述第二开口内形成字线结构103。
33.闪存存储器发热擦除机理是通过在所述字线结构103上加高压，以隧穿(fowler nordheim，fn)方式实现，当所述浮栅结构101的尖端越尖，电场越大，势垒宽度越小，电子越容易隧穿，闪存存储器的擦除性能越好。
34.在本实施例中，所述浮栅结构101为单层平直结构，所述字线结构103与所述浮栅结构101之间仅有一个擦除位点(即尖端，如图1中a部分所示)。在制作所述存储栅结构的过程中，会伴随着多次的氧化处理和热处理，容易使得所述擦除位点被氧化为圆弧状，导致所述浮栅结构的放电尖角变钝，容易受其他工艺的波动导致存储器结构擦除性能不稳定。
35.在此基础上，本发明提供一种存储器结构及其形成方法，所述浮栅结构包括第一浮栅部和第二浮栅部，所述第二浮栅部相对于所述第一浮栅部是错位堆叠，使得后续形成的字线结构在包覆所述浮栅结构的侧壁时，会与所述第二浮栅部之间形成三个擦除位点，以提升存储器结构的擦除性能。
36.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
37.图2至图10是本发明实施例中存储器结构及其形成方法各步骤结构示意图。
38.请参考图2，提供衬底200，所述衬底200包括存储单元区。
39.在本实施例中，所述衬底200的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
40.在本实施例中，在提供所述衬底200之后，还包括：在所述存储单元区上形成两个相互分立的浮栅结构，两个所述浮栅结构之间具有第一开口，所述浮栅结构包括第一浮栅部、以及位于所述第一浮栅部上的第二浮栅部，所述第一开口暴露出所述第一浮栅部的侧壁和所述第二浮栅部的侧壁，且所述第一浮栅部的侧壁相对于所述第二浮栅部的侧壁凹陷；在每个所述浮栅结构上形成控制栅结构，两个所述控制栅结构之间具有第二开口，所述第二开口暴露出所述第一开口。
41.在本实施例中，所述浮栅结构包括：第一隧穿氧化层、位于所述第一隧穿氧化层上的浮栅层、以及位于所述浮栅层侧壁的第二隧穿氧化层；所述控制栅结构包括：第一栅介质层、位于所述第一栅介质层上的控制栅层、以及位于所述控制栅层侧壁的第二栅介质层。所述浮栅结构和所述控制栅结构的具体形成过程请参考图3至图9。
42.请参考图3，在所述衬底200上形成牺牲层201。
43.在本实施例中，所述牺牲层201的形成方法包括：在所述衬底200上形成牺牲材料层(未图示)；对所述牺牲材料层进行图形化处理，形成若干牺牲层201。
44.在本实施例中，所述牺牲层201的材料与所述浮栅结构的材料不同。具体的，所述牺牲层201的材料采用氮化硅。
45.在本实施例中，在形成所述牺牲层201之前，在所述衬底200上形成耦合氧化层202。
46.请参考图4，在所述衬底200上形成浮栅材料层203，所述浮栅材料层203覆盖所述牺牲层201的侧壁和顶部表面。
47.在本实施例中，所述浮栅材料层203的形成工艺采用原子层沉积工艺。
48.请继续参考图4，在所述浮栅材料层203上形成控制栅材料层204。
49.在本实施例中，所述控制栅材料层204的形成工艺采用原子层沉积工艺。
50.在本实施例中，所述浮栅材料层203和所述控制栅材料层204是用于后续通过图形化处理形成所述浮栅结构和所述控制栅结构。
51.请参考图5，在所述控制栅材料层204上形成图形化层205，所述图形化层205暴露出部分所述控制栅材料层204的顶部表面。
52.在本实施例中，所述图形化层205包括：第一掩膜层(未标示)、位于所述第一掩膜层上的第二掩膜层(未标示)，所述第一掩膜层和所述第二掩膜层内具有图形化开口(未标示)，所述图形化开口暴露除部分所述控制栅材料层204的顶部表面、以及位于所述图形化开口侧壁的侧墙层(未标示)。
53.在本实施例中，所述第一掩膜层的材料采用氮化硅，所述第二掩膜层的材料采用氧化硅，所述侧墙层的材料采用氧化硅。
54.请参考图6，采用第一刻蚀工艺，以所述图形化层205为掩膜刻蚀所述控制栅材料
层204，直至暴露出所述浮栅材料层203的顶部表面为止，形成两个初始控制栅结构(未标示)，两个所述初始控制栅结构之间具有初始第二开口(未标示)；在所述初始第二开口暴露出的所述初始控制栅结构的侧壁形成所述第二栅介质层(未标示)，以形成两个所述控制栅结构206，并基于所述初始第二开口形成第二开口207。
55.在本实施例中，所述第一栅介质层和所述第二栅介质层为多层结构。具体的，所述第一栅介质层和所述第二栅介质层分别包括：第一氧化硅层(未标示)、位于所述第一氧化硅层上的氮化硅层(未标示)、以及位于所述氮化硅层上的第二氧化硅层(未标示)。
56.其中，所述第一氧化硅层与所述第二氧化硅层能够较好与基晶进行结合，而所述氮化硅层居中，则可以阻挡缺陷(如pinhole)的延展，因此通过三层结构的设计能够互补所缺。
57.在其他实施例中，所述第一栅介质层和所述第二栅介质层还可以为单层结构。
58.在本实施例中，所述第一刻蚀工艺采用湿法刻蚀工艺；在其他实施例中，所述第一刻蚀工艺还可以采用干法刻蚀工艺。
59.请参考图7，在形成所述控制栅结构206之后，采用第二刻蚀工艺，以所述图形化层205为掩膜刻蚀所述浮栅材料层203，直至暴露出所述牺牲层201的顶部表面为止，形成两个初始浮栅结构208。
60.在本实施例中，所述第二刻蚀工艺采用湿法刻蚀工艺；在其他实施例中，所述第二刻蚀工艺还可以采用干法刻蚀工艺。
61.请参考图8，在形成所述初始存储栅结构208之后，去除所述牺牲层201，在两个所述初始浮栅结构208之间形成初始第一开口209。
62.在本实施例中，去除所述牺牲层201的工艺采用湿法刻蚀工艺。
63.请参考图9，在去除所述牺牲层201之后，在所述初始第一开口209暴露出的所述初始浮栅结构208的侧壁形成第二隧穿氧化层(未标示)，以形成两个所述浮栅结构210，且基于所述初始第一开口209形成第一开口211。
64.在本实施例中，所述浮栅结构210包括第一浮栅部210a(如图10所示)、以及位于所述第一浮栅部210a上的第二浮栅部210b(如图10所示)，所述第一开口211暴露出所述第一浮栅部210a的侧壁和所述第二浮栅部210b的侧壁，且所述第一浮栅部210a的侧壁相对于所述第二浮栅部210b的侧壁凹陷。由于所述第二浮栅部210b相对于所述第一浮栅部210a是错位堆叠，使得后续形成的字线结构在包覆所述浮栅结构210的侧壁时，会与所述第二浮栅部210b之间形成三个擦除位点，以提升存储器结构的擦除性能。
65.在本实施例中，所述第二浮栅部210b与所述第一浮栅部210a的重叠面积占比所述第二浮栅部210b的80％～100％。
66.在本实施例中，所述控制栅结构206覆盖所述第二浮栅部210b的顶部表面、以及所述第一浮栅部210a暴露出的顶部表面。
67.在本实施例中，所述第二隧穿氧化层还形成于所述初始第一开口209(如图8所示)的底部表面。
68.在其他实施例中，还可以先将所述初始第一开口暴露出的所述第一隧穿氧化层和所述耦合氧化层去除，再形成所述第二隧穿氧化层。这是由于在去除所述牺牲层的过程中，会对所述初始第一开口暴露出的所述第一隧穿氧化层和所述耦合氧化层造成一定的损伤。
为了提升最终形成的器件结构的可靠性，可以先将所述初始第一开口暴露出的所述第一隧穿氧化层和所述耦合氧化层去除，再形成所述第二隧穿氧化层。
69.请参考图10，在所述第一开口211和所述第二开口207内形成字线结构212。
70.在本实施例中，所述字线结构212的形成方法包括：在所述第一开口211和所述第二开口207内、以及所述图形化层205上形成字线材料层(未图示)；对所述字线材料层进行平坦化处理，直至暴露出所述图形化层205的顶部表面为止，形成所述字线结构212。
71.在本实施例中，所述字线结构212的材料采用半导体材料。具体的，所述半导体材料采用多晶硅。
72.在本实施例中，所述平坦化处理的工艺采用化学机械掩膜工艺。
73.相应的，本发明的实施例中还提供了一种存储器结构，请继续参考图10，包括：衬底200，所述衬底200包括存储单元区；位于所述存储单元区上的两个相互分立的浮栅结构210，两个所述浮栅结构210之间具有第一开口211，所述浮栅结构210包括第一浮栅部210a、以及位于所述第一浮栅部210a上的第二浮栅部210b，所述第一开口211暴露出所述第一浮栅部210a的侧壁和所述第二浮栅部210b的侧壁，且所述第一浮栅部210a的侧壁相对于所述第二浮栅部210b的侧壁凹陷；位于每个所述浮栅结构210上的控制栅结构206，两个所述控制栅结构206之间具有第二开口207，所述第二开口207暴露出所述第一开口211；位于所述第一开口211和所述第二开口207内的字线结构。
74.在本实施例中，所述浮栅结构210包括第一浮栅部210a、以及位于所述第一浮栅部210a上的第二浮栅部210b，所述第一开口211暴露出所述第一浮栅部210a的侧壁和所述第二浮栅部210b的侧壁，且所述第一浮栅部210a的侧壁相对于所述第二浮栅部210b的侧壁凹陷。由于所述第二浮栅部210b相对于所述第一浮栅部210a是错位堆叠，使得形成的字线结构212在包覆所述浮栅结构210的侧壁时，会与所述第二浮栅部210b之间形成三个擦除位点，以提升存储器结构的擦除性能。
75.在本实施例中，所述第二浮栅部210b与所述第一浮栅部210a的重叠面积占比所述第二浮栅部210b的80％～100％。
76.在本实施例中，所述浮栅结构210包括：第一隧穿氧化层(未标示)、位于所述第一隧穿氧化层上的浮栅层(未标示)、以及位于所述浮栅层侧壁的第二隧穿氧化层(未标示)。
77.在本实施例中，所述控制栅结构206包括：第一栅介质层(未标示)、位于所述第一栅介质层上的控制栅层(未标示)、以及位于所述控制栅层侧壁的第二栅介质层(未标示)。
78.在本实施例中，所述第一栅介质层和所述第二栅介质层为多层结构。具体的，所述第一栅介质层和所述第二栅介质层分别包括：第一氧化硅层(未标示)、位于所述第一氧化硅层上的氮化硅层(未标示)、以及位于所述氮化硅层上的第二氧化硅层(未标示)。
79.在其他实施例中，所述第一栅介质层和所述第二栅介质层还可以为单层结构。
80.在本实施例中，所述字线结构212的材料为半导体材料，具体的，所述半导体材料采用多晶硅
81.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。