存储控制器、存储系统及其操作方法与流程

1.本公开涉及存储控制器、存储系统及其操作方法。


背景技术：

2.半导体存储器通过使用半导体元件来存储数据。易失性存储器设备是仅在通电时维持其数据的存储设备。易失性存储器设备的示例包括静态随机存取存储器(static random-access memory，sram)、动态随机存取存储器(dynamic random-access memory，dram)和同步动态随机存取存储器(synchronous dram，sdram)。非易失性存储器(nonvolatile memory，nvm)设备是即使在断电时也能保留其数据的存储设备。nvm设备的示例包括只读存储器(read-only memory，rom)、可编程rom(programmable rom，prom)、电可编程rom(electrically programmable rom，eprom)、电可擦除可编程rom(electrically erasable and programmable rom，eeprom)、闪存、相变随机存取存储器(phase-change random-access memory，pram)、磁随机存取存储器(magnetic random-access memory，mram)、电阻随机存取存储器(resistive random-access memory，rram)和铁电随机存取存储器(ferroelectric random-access memory，fram)。
3.在存储器设备中，读取和写入延迟不同，并且读取和写入吞吐量(throughput)也不同。出于各种原因，用于写入操作的、数据经由其被传输的接收器(rx)路径和用于读取操作的、数据经由其被传输的发送器(tx)路径具有不同的吞吐量，但是由于典型的主机设备不能识别存储器设备的内部状态，所以通常仅使用默认设置来连接主机设备和存储器设备。


技术实现要素：

4.本公开的实施例提供了一种通过反映存储器设备的内部状态而连接到主机设备的存储控制器。
5.本公开的实施例提供了一种基于存储器设备的内部状态连接到主机设备的存储系统。
6.本公开的实施例还提供了一种基于存储设备的内部状态连接到主机设备的存储控制器的操作方法。
7.本公开的实施例还提供了一种基于存储器设备的内部状态连接到主机设备的存储系统的操作方法。
8.然而，本公开的实施例不限于本文阐述的那些。通过参考下面给出的本公开的详细描述，本公开的上述和其他实施例对于本公开所属领域的普通技术人员将变得更加明显。
9.根据本公开的实施例，存储系统包括存储设备，该存储设备包括多个非易失性存储器。存储设备被配置为输出存储吞吐量信息(storage throughput information)。存储系统包括被配置为基于存储吞吐量信息改变存储设备的连接配置的主机设备，其中主机设
备通过改变存储设备和主机设备之间的发送器路径和接收器路径的配置来改变连接配置，使得发送器路径的配置和接收器路径的配置被独立地改变。
10.根据本公开的另一实施例，一种包括通用闪存(ufs)主机和通用闪存设备的通用闪存系统的操作方法，包括：完成ufs主机和ufs设备之间的m-phy链路配置的设置，由ufs主机发送读取描述符的查询请求，由ufs设备输出对应于该查询请求的查询响应，该查询响应包括资源描述符，该资源描述符包括m-phy链路配置的返回值；由ufs主机基于资源描述符的返回值来重新设置(reset)通用闪存设备的链路属性；由ufs主机向ufs设备发送与被重新设置的链路属性相对应的链路属性改变请求；以及由ufs设备响应于链路属性改变请求来改变链路属性；以及由ufs设备发送链路属性改变响应。
11.根据本公开的其他实施例，连接在主机设备和多个非易失性存储器之间的存储控制器包括资源管理知识产权(ip)，资源管理知识产权被配置为响应于从主机设备接收到查询请求，发送包括资源描述符的查询响应。存储控制器被配置为根据基于资源描述符而被重新设置的链路属性来连接到主机设备，并且通过独立地设置发送器(tx)路径域和接收器(rx)路径域的连接来重新设置链路属性。
12.根据本公开的其他实施例，连接在主机设备和多个存储设备之间的存储控制器包括：通用闪存(ufs)互连(uic)输入/输出接口，连接到主机设备以发送和接收一对差分输入信号和一对差分输出信号；以及资源管理知识产权(ip)，被配置为基于存储吞吐量信息来控制差分输入信号和差分输出信号的发送器路径域和接收器路径域，其中资源管理知识产权被配置为独立地设置发送器路径域和接收器路径域。
13.根据本公开的其他实施例，存储控制器的操作方法包括根据初始链路配置将存储控制器连接到主机设备，从主机设备接收读取描述符的查询请求，基于查询请求向主机设备发送包括几何描述符的查询响应，从主机设备接收基于查询请求的功率模式改变请求，以及响应于功率模式改变请求重新设置存储控制器和主机设备之间的发送器路径和接收器路径。
14.从下面的详细描述、附图和权利要求中，其他特征和实施例可能是明显的。
附图说明
15.通过参考附图详细描述本公开的实施例，本公开的上述和其他实施例和特征将变得更加明显，其中：
16.图1是应用根据本公开的一些实施例的存储设备的系统的框图。
17.图2是根据本公开的一些实施例的存储系统的框图。
18.图3是根据本公开的一些实施例的存储控制器的框图。
19.图4是根据本公开的一些实施例的存储控制器的框图。
20.图5和图6示出了根据本公开的一些实施例的资源描述符。
21.图7至图10是示出根据本公开的一些实施例的存储器系统的操作方法的流程图。
22.图11是用于解释根据本公开的一些实施例的存储系统的链接属性的表格。
23.图12是用于解释根据本公开的一些实施例的资源描述符的表格。
24.图13至图15是根据本公开的一些实施例的存储控制器的框图。
25.图16是示出根据本公开的一些实施例的ufs系统的操作方法的流程图。
26.图17是根据本公开的一些实施例的存储系统的框图。
27.图18是根据本公开的一些实施例的存储系统的框图。
28.图19是图18的存储器设备的框图。
29.图20是根据本公开的一些实施例的可应用于ufs设备的3d v-nand结构的等效电路图。
30.图21是根据本公开的一些实施例的可应用于ufs设备的bvnand结构的截面图。
具体实施方式
31.下文将参考附图描述本公开的实施例。
32.图1是应用根据本公开的一些实施例的存储设备的系统的框图。
33.参考图1，系统1000可以是移动系统，诸如移动通信终端、智能手机、平板个人计算机(personal computer，pc)、可穿戴设备、保健设备或物联网(internet-of-things，iot)设备，但是本公开不限于此。可替代地，系统1000可以是pc、膝上型计算机、服务器、媒体播放器或诸如导航设备的汽车设备。
34.系统1000可以包括主处理器1100、存储器1020a和1020b以及存储设备1300a和1300b，并且还可以包括图像捕获设备1410、用户输入设备1420、传感器1430、通信设备1440、显示器1450、扬声器1460、电源设备1470和连接接口1480。
35.主处理器1100可以控制系统1000的一般操作，特别是系统1000的其他元件的操作。主处理器1100可以实现为通用处理器、专用处理器或应用处理器。
36.主处理器1100可以包括一个或多个cpu内核1110，并且还可以包括用于控制存储器1020a和1020b和/或存储设备1300a和1300b的控制器1120。主处理器1100还可以包括加速器块1130，加速器块1130是用于诸如人工智能(artificial intelligence，ai)数据操作的高速数据操作的专用电路。加速器块1130可以包括图形处理单元(graphics processing unit，gpu)、神经处理单元(neural processing unit，npu)和/或数据处理单元(data processing unit，dpu)，并且可以被实现为与主处理器1100的其他元件物理分离的芯片。如所公开的技术领域中的传统，特征和实施例根据功能块、单元和/或模块来描述，并在附图中示出。本领域技术人员将理解，这些块、单元和/或模块由可以使用基于半导体的制造技术或其他制造技术形成的电子(或光学)电路(诸如逻辑电路、分立元件、微处理器、硬连线电路、存储器元件、布线连接等)物理实现。在块、单元和/或模块由微处理器或类似物实现的情况下，可以使用软件(例如，微代码)来编程它们以执行本文讨论的各种功能，并且可以可选地由固件和/或软件驱动。可替代地，每个块、单元和/或模块可以由专用硬件实现，或者作为执行一些功能的专用硬件和执行其他功能的处理器(例如，一个或多个编程的微处理器和相关电路)的组合来实现。此外，实施例的每个块、单元、和/或模块可以在物理上分离成两个或更多个相互作用且分立的块、单元和/或模块，而不脱离本发明构思的范围。此外，实施例的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块，而不脱离本发明构思的范围。上述描述也适用于用～器描述的功能项。
37.存储器1020a和1020b可以用作系统1000的主存储器，并且可以包括易失性存储器(诸如静态随机存取存储器(sram)和/或动态随机存取存储器(dram))，或者可以包括非易失性存储器(诸如闪存、相变随机存取存储器(pram)或电阻随机存取存储器(rram))。在一
些实施例中，存储器1020a和1020b可以在与主处理器1100相同的半导体封装中实现。例如，存储器1020a和1020b以及主处理器1100可以堆叠在单个封装衬底上，并由单个密封剂封装。
38.存储设备1300a和1300b可以用作存储数据的非易失性存储器设备，而不管是否向其供电，并且可以具有比存储器1020a和1020b更大的存储容量。存储设备1300a和1300b可以分别包括存储控制器1310a和1310b，以及分别在存储控制器1310a和1310b的控制下存储数据的非易失性存储器(nvm)1320a和1320b。nvm 1320a和1320b可以包括二维(2d)或三维(3d)垂直nand(vertical-nand，v-nand)闪存，但是也可以包括其他非易失性存储器，诸如pram和/或rram。
39.存储设备1300a和1300b可以作为与主处理器1100物理分离而包括在系统1000中，或者可以在与主处理器1100相同的封装中实现。存储设备1300a和1300b可以是固态驱动器(ssd)或存储器卡的形式，并且因此可以经由诸如连接接口1480的接口可拆卸地耦合到系统1000的其他元件。可替代地，存储设备1300a和1300b可以安装在印刷电路板上，以嵌入到另一个设备(诸如例如处理器)中。存储设备1300a和1300b可以是应用了诸如通用闪存(universal flash storage，ufs)、嵌入式多媒体卡(embedded multimedia card，emmc)或非易失性存储器快速(non-volatile memory express，nvme)的标准的设备，但是本公开不限于此。
40.图像捕获设备1410可以是被配置为捕获静止或运动图像的光学输入设备，并且可以是照相机、摄像机和/或网络摄像机。
41.用户输入设备1420可以从系统1000的用户接收各种类型的数据，并且可以是触摸板、小键盘、键盘、鼠标和/或麦克风。
42.传感器1430可以感测可以从系统1000外部获得的各种类型的物理量，并且可以将感测到的物理量转换成电信号。传感器1430可以是温度传感器、压力传感器、照度传感器、位置传感器、加速度传感器、生物传感器和/或陀螺仪。
43.通信设备1440可以根据各种通信协议向系统1000外部的外部设备发送信号或者从外部设备接收信号。通信设备1440可以被配置为包括天线、收发器和/或调制解调器。
44.显示器1450和扬声器1460可以用作输出设备，以用于分别向系统1000的用户输出视觉信息和听觉信息。
45.电源设备1470可以适当地转换由系统1000的嵌入式电池(未示出)和/或外部电源(未示出)提供的电力，从而可以向系统1000的其他元件供电。
46.连接接口1480可以提供系统1000和能够连接到系统1000并由此与系统1000交换数据的外部设备之间的连接。连接接口1480可以实现为例如高级技术附件(advanced technology attachment，ata)接口、串行ata(serial ata，sata)接口、外部sata(external sata，e-sata)接口、小型计算机小型接口(small computer small interface，scsi)、串行连接scsi(serial attached scsi，sas)接口、外围组件互连(peripheral component interconnection，pci)、pci快速(pci express，pcie)接口、nvme接口、ieee 1394接口、通用串行总线(universal serial bus，usb)接口、安全数字(secure digital，sd)卡接口、多媒体卡(multimedia card，mmc)接口、嵌入式多媒体卡(emmc)接口、ufs接口、嵌入式ufs(embedded ufs，eufs)接口或紧凑型闪存(compact flash，cf)卡接口。
47.图2是根据本公开的一些实施例的存储系统的框图。
48.参考图2，作为符合由联合电子设备工程委员会(joint electron device engineering council，jedec)公布的ufs标准的系统的ufs系统2000，可以包括ufs主机2100、ufs设备2200和ufs接口2300。ufs系统2000也可以简单地称为存储系统。在不与下面的描述相冲突的情况下，上述对图1的系统1000的描述可以直接应用于图2的ufs系统2000。
49.ufs主机2100和ufs设备2200可以经由ufs接口2300彼此连接。在图1的主处理器1100是应用处理器的情况下，ufs主机2100可以被实现为应用处理器的一部分。ufs主机控制器2110和主机存储器2140可以分别对应于图1的控制器1120和存储器1020a和1020b。ufs设备2200可以对应于图1的存储设备1300a和1300b，并且ufs设备控制器2210和存储器设备(例如，nvm)2220可以分别对应于图1的存储控制器1310a和1310b以及非易失性存储器1320a和1320b。
50.ufs主机2100可以包括ufs主机控制器2110、应用2120、ufs驱动器2130、主机存储器2140和ufs互连(ufs interconnect，uic)层2150。ufs设备2200可以包括ufs设备控制器2210、存储器设备2220、存储接口(i/f)2230、设备存储器2240、uic层2250和调节器2260。存储器设备2220可以由多个存储单元2221-1至2221-n组成，并且存储单元2221-1至2221-n可以包括2d或3d v-nand闪存或其他非易失性存储器(诸如pram和/或rram)。ufs设备控制器2210和存储器设备2220可以经由存储接口2230彼此连接。存储接口2230可以被配置成符合诸如toggle或onfi的标准。
51.应用2120可以是希望并被配置为与ufs设备2200通信以使用ufs设备2200的功能的程序。应用2120可以向ufs驱动器2130发送输入/输出(i/o)请求(input/output request，ior)，以向ufs设备2200输入数据或从其输出数据。ior可以指读取请求、写入请求和/或丢弃请求，但是本公开不限于此。
52.ufs驱动器2130可以经由ufs主机控制器接口(host controller interface，hci)管理ufs主机控制器2110。ufs驱动器2130可以将ior转换成由ufs标准定义的ufs命令，并且可以将ufs命令发送到ufs主机控制器2110。一个ior可以转换成多个ufs命令。ufs命令可以是由scsi标准定义的命令，也可以是特定于ufs标准的命令。
53.ufs主机控制器2110可以经由uic层2150和ufs接口2300将ufs驱动器2130提供的ufs命令发送到ufs设备2200的uic层2250。在该过程中，ufs主机控制器2110的ufs主机寄存器2111可以用作命令队列(command queue，cq)。
54.ufs主机2100的uic层2150可以包括“mipi m-phy”2151和“mipi unipro”2152，并且ufs设备2200的uic层2250可以包括“mipi m-phy”2251和“mipi unipro”2252。
55.ufs接口2300可以包括用于传输参考时钟ref_clk的线路、用于传输ufs设备2200的硬件复位信号reset_n的线路、用于传输一对差分输入信号din_t和din_c的一对线路以及用于传输一对差分输出信号dout_t和dout_c的一对线路。
56.从ufs主机2100提供给ufs设备2200的参考时钟ref_clk的频率可以是19.2mhz、26mhz、38.4mhz和52mhz之一，但是本公开不限于此。即使在ufs主机2100的操作期间，即在ufs主机2100和ufs设备2200之间的数据传输期间，参考时钟ref_clk的频率也可以被改变。ufs设备2200可以使用锁相环(phase-locked loop，pll)基于来自ufs主机2100的参考时钟ref_clk生成各种频率的时钟。此外，ufs主机2100可以基于参考时钟ref_clk的频率来设置
ufs主机2100和ufs设备2200之间的数据速率。也就是说，ufs主机2100和ufs设备2200之间的数据速率可以基于参考时钟ref_clk的频率来确定。
57.ufs接口2300可以支持多个通路(lane)，并且多个通路中的每一个可以被实现为差分对。例如，ufs接口2300可以包括至少一个接收器(rx)通路和至少一个发送器(tx)通路。用于传输差分输入信号din_t和din_c的线路对可以形成rx通路，并且用于传输差分输出信号dout_t和dout_c的线路对可以形成tx通路。图2示出了存在一个tx通路和一个rx通路，但是tx通路和rx通路的数量可以变化。
58.rx和tx通路可以通过串行通信发送数据，并且由于rx和tx通路是分开的，所以可以在ufs主机2100和ufs设备2200之间实现全双工通信。也就是说，ufs设备2200可以经由tx通路向ufs主机2100发送数据，同时经由rx通路从ufs主机2100接收数据。要存储在存储器设备2220中或从存储器设备2220中读出的诸如命令和用户数据的控制数据可以经由同一通路从ufs主机2100发送到ufs设备2200。因此，不需要在ufs主机2100和ufs设备2200之间提供除了一对rx通路和一对tx通路之外的附加通路。
59.ufs设备2200的ufs设备控制器2210可以控制ufs设备2200的一般操作。ufs设备控制器2210可以以逻辑单元2211为单位管理存储器设备2220，其中逻辑单元2211是存储逻辑数据的单位。逻辑单元2211的数量可以是8个，但是本公开不限于此。ufs设备控制器2210可以包括闪存转换层(flash translation layer，ftl)，并且可以使用ftl的地址映射信息将ufs主机2100发送的逻辑数据地址(例如，逻辑块地址(logical block address，lba))转换成物理数据地址(例如，物理块地址(physical block address，pba))。用于在ufs系统2000中存储用户数据的逻辑块可以具有预定的大小。例如，逻辑块可以被设置为最小4kb(kbyte)。
60.响应于经由uic层2250从ufs主机2100输入到ufs设备2200的命令，ufs设备控制器2210可以执行对应于输入命令的操作，并且可以在对应于输入命令的操作完成时向ufs主机2100发送完成响应。
61.例如，在ufs主机2100希望将用户数据存储在ufs设备2200中的情况下，ufs主机2100可以向ufs设备2200发送数据写入命令。响应于从ufs设备2200接收的传送就绪(ready-to-transfer)响应，ufs主机2100可以向ufs设备2200发送用户数据。ufs设备控制器2210可以将用户数据临时存储在设备存储器2240中，然后可以基于ftl的地址映射信息将临时存储的用户数据存储在存储器设备2220中的特定位置。
62.在另一示例中，在ufs主机2100希望从ufs设备2200读出用户数据的情况下，ufs主机2100可以向ufs设备2200发送数据读取命令。ufs设备控制器2210可以响应于数据读取命令从存储器设备2220读出用户数据，并且可以将用户数据临时存储在设备存储器2240中。在该过程中，ufs设备控制器2210可以使用嵌入其中的纠错码(error correction code，ecc)电路(未示出)来检测和校正用户数据中的错误。然后，ufs设备控制器2210可以将临时存储在设备存储器2240中的用户数据发送到ufs主机2100。ufs设备控制器2210还可以包括高级加密标准(advanced encryption standard，aes)电路(未示出)，并且aes电路可以使用对称密钥算法加密或解密输入到ufs设备控制器2210的数据。
63.ufs主机2100可以在ufs主机寄存器2111中存储要发送到ufs设备2200的命令，其中ufs主机寄存器2111可以以预定顺序充当cq，并且可以以预定顺序将存储的命令发送到
ufs设备2200。即使当ufs设备2200仍在处理前一个命令时，即，当还没有接收到指示前一个命令的处理完成的通知时，ufs主机2100也可以向ufs设备2200发送在cq中待机的后续命令，因此，ufs设备2200可以在处理前一个命令的同时接收后续命令。例如，可以存储在cq中的命令数量，即队列深度，可以是32。cq可以被实现为循环队列，其中该循环队列指示存储在具有头部指针和尾部指针的队列中的命令序列的开始和结束。
64.存储单元2221-1至2221-n中的每一个可以包括存储器单元阵列(未示出)和控制存储器单元阵列的操作的控制电路(未示出)。存储器单元阵列包括2d或3d存储器单元阵列。存储器单元阵列可以包括多个存储器单元，并且存储器单元可以是能够存储1位数据的单级单元(single-level cell，slc)，或者可以是多级单元(multi-level cell，mlc)、三级单元(triple-level cell，tlc)或四级单元(quadruple-level cell，qlc)。3d存储器单元阵列可以包括其中至少一个存储单元被垂直定向以位于另一个存储器单元之上的v-nand串。
65.电源电压vcc、vccq和vccq2可以输入到ufs设备2200。电源电压vcc可以是用于ufs设备2200的主电源电压，并且可以是2.4v到3.6v。电源电压vccq可以用于提供一系列低电压，主要用于ufs设备控制器2210，并且可以是1.14v到1.26v。电源电压vccq2可以用于提供低于电源电压vcc但是高于电源电压vccq的一系列电压，主要用于诸如mipi m-phy 2251的i/o接口，并且可以是1.7v到1.95v。电源电压vcc、vccq和vccq2可以经由调节器2260被提供给ufs设备2200的元件。调节器2260可以被实现为连接到不同电源电压的一组单元调节器。
66.图3是根据本公开的一些实施例的存储控制器的框图，并且图4是根据本公开的一些实施例的存储控制器的框图。
67.参考图3，ufs设备控制器(也称为“存储控制器”)2210经由uic层2250连接到ufs主机2100，并且经由逻辑单元2211连接到存储器设备(例如，nvm)2220。
68.在一些实施例中，存储控制器2210可以包括设备级管理器2215、描述符储存器2217和逻辑单元2211。
69.设备级管理器2215可以通过分配逻辑单元2211之一来执行来自应用2120的请求。在一些实施例中，可以提供多个不同的应用2120。例如，ufs主机2100的ufs驱动器2130可以将唯一的发起者标识符(initiator identifier，id)分配给三个应用，即应用a、b和c，并且设备级管理器2215可以基于来自应用a、b和c的请求将逻辑单元2211分配给应用a、b和c。在该实例中，一个逻辑单元2211(例如，逻辑单元#2)可以针对来自所有三个应用(即应用a、b和c)的请求被分配，以执行操作。可替代地，不同的逻辑单元2211可以针对来自三个不同的应用(即应用a、b和c)的请求被分配，以执行操作(例如，读取、写入和丢弃操作)。
70.逻辑单元2211中的每一个可以被分配给存储器设备2220中包括的存储单元2221-1至2221-n中的至少一个。可替代地，逻辑单元2211中的每一个可以被分配给存储单元2221-1至2221-n之一的至少一部分。例如，逻辑单元#1可以被分配给从2221-1至2221-n的整个存储单元，即存储单元#2221-3，或者存储单元#2221-3的三分之一。这种情况下的存储单元可以是例如半导体设备，诸如半导体芯片或半导体封装。如本文所使用的，例如，半导体设备可以指诸如半导体芯片(例如，形成在管芯上的存储器芯片和/或逻辑芯片)、半导体芯片堆叠、包括堆叠在封装衬底上的一个或多个半导体芯片的半导体封装、或者包括多个封装的封装上封装(package-on-package)设备的设备。这些设备可以使用球栅阵列、引线
键合、衬底通孔或其他电连接元件来形成，并且可以包括存储设备，诸如易失性或非易失性存储器设备。半导体封装可以包括封装衬底、一个或多个半导体芯片以及形成在封装衬底上并覆盖半导体芯片的密封剂。
71.设备级管理器2215可以包括资源管理知识产权(intellectual property，ip)100。
72.资源管理ip 100可以收集关于存储单元222-1至2221-n中的每一个、逻辑单元2211中的每一个和ufs设备2200的资源信息，并且可以响应于从ufs主机2100接收到查询请求而发送所收集的资源信息。
73.资源管理ip 100可以收集存储吞吐量信息(storage throughput information)，并且可以将存储吞吐量信息发送到ufs主机2100。存储吞吐量信息可以包括例如存储器设备2220中的读取和写入延迟、ufs设备2200和主机设备2100之间的i/o速度、存储器设备2220的存储器单元的类型(例如，存储器设备2220的存储器单元是slc还是mlc)、存储器设备2220的存储器单元的密度(例如，存储器设备2220中包括的非易失性存储器的数量，即，存储器设备2220是否具有64gb、128gb、256gb、512gb或1tb的存储容量)、操作属性(例如，存储器设备2220的非易失性存储器是通过哪种纳米工艺制造的指示，其与一组操作属性相关联)、内部缓冲器大小、通道数量(诸如存储器设备2220的非易失性存储器的通道数量)、控制单元的类型和数量、内部模块的操作频率、或者与违背初衷设计的智能设备的最大吞吐量，以防瓶颈是由智能设备的吞吐量引起的。
74.描述符储存器2217可以存储关于被定义为用于ufs设备2200的操作的多个配置(config)值的多个描述符的信息。作为在ufs主机2100和ufs设备2200之间传输的信号的描述符可以根据ufs主机2100和ufs设备2200之间的预定义规则集合，被定义为任意返回值和对应于返回值的配置(config)值，并且可以被存储在描述符储存器2217中。
75.例如，响应于从ufs主机2100接收的读取描述符的查询请求，即“查询请求upiu_读取描述符(query request upiu_read descriptor)”，存储控制器2210的资源管理ip 100可以响应于查询请求从描述符储存器2217中选择描述符，并且可以选择对应于所收集的存储吞吐量信息的返回值。资源管理ip 100可以在查询响应中包括所选择的描述符和所选择的返回值，并且可以向ufs主机2100发送查询响应。此外，响应于从ufs主机2100接收到包括描述符的查询请求，资源管理ip 100可以从描述符储存器2217识别与描述符的返回值相对应的配置值，并且可以根据所识别的配置值对ufs设备2200执行操作。这将在后面参考图5详细描述。
76.参考图4，资源管理ip 100可以被包括在存储控制器2210中，作为与设备级管理器2215分离的元件。设备级管理器2215通常可以控制ufs主机2200和存储单元2221-1至2221-n的操作，并且资源管理ip 100可以收集资源信息，即存储吞吐量信息，可以每当从ufs主机2100接收到请求时基于存储吞吐量信息发送描述符和返回值，并且可以允许根据对应于返回值的配置值来设置存储器设备2220或存储单元2221-1至2221-n。
77.图5和图6示出了根据本公开的一些实施例的资源描述符。
78.描述符储存器2217可以存储多个描述符、以及描述符的返回值和配置值。描述符中的每一个可以包括描述符标识符(即“描述符idn(descriptor idn)”)、返回值(或描述符索引或简单地索引)、描述符选择器和长度值(即从最高有效位(most significant bit，
msb)到最低有效位(least significant bit，lsb)的位长度)。
79.例如，几何描述符可以包括在存储在描述符储存器2217中的描述符中。几何描述符是ufs设备2200的几何参数。在ufs主机2100向ufs设备2200发送包括几何描述符的查询请求(即，“查询请求upiu(query request upiu)”)的情况下，几何描述符的描述符标识符、返回值和描述符选择器可以分别是07h、00h和00h。
80.几何描述符可以包括多个返回值，每个返回值由偏移值定义。几何描述符可以包括例如关于存储设备的内部状态的资源描述符。资源描述符可以被定义在几何描述符中例如对应于偏移值57h或58h的区域中。
81.资源管理ip 100可以为所收集的关于资源描述符的内部信息(例如，存储吞吐量信息)选择返回值，并且可以将所选择的返回值发送到ufs主机2100。
82.参考图5，几何描述符可以包括资源描述符“brecommendrxlevel”，并且资源描述符“brecommendrxlevel”可以为ufs主机2100和ufs设备2200之间的rx路径的rx功率模式选择返回值。
83.参考图6，几何描述符可以包括资源描述符“brecommendtxlevel”，并且资源描述符“brecommendtxlevel”可以为ufs主机2100和ufs设备2200之间的tx路径的tx功率模式选择返回值。因此，可以接收功率模式改变请求，并且可以基于该请求发送响应。
84.参考图5和图6，“偏移”表示ufs设备2200的资源描述符在几何描述符中的位置，并且具有1位的大小。描述符储存器2217可以存储对应于ufs设备2200的资源描述符的存储吞吐量信息的多个返回值。资源描述符“brecommendrxlevel”可以具有范围从“级别(level)1”到“级别20”的返回值，并且该返回值可以由资源管理ip 100基于ufs设备2200的状态来确定。
85.图7至图10是示出根据本公开的一些实施例的存储器系统的操作方法的流程图。
86.参考图7，ufs主机2100发送包括读取描述符的查询请求。ufs主机2100的“mipi m-phy”2151和“mipi unipro”2152可以向ufs设备2200的“mipi m-phy”2251和“mipi unipro”2252发送查询请求，并且ufs设备2200的“mipi unipro”2252可以向存储控制器2210，特别是向资源管理ip 100发送查询请求。
87.资源管理ip 100可以选择对应于ufs设备2200的存储吞吐量信息的返回值，并且可以通过将所选择的描述符包括在资源描述符“brecommendrxlevel”或“brecommendtxlevel”中，经由ufs设备2200的“mipi unipro”2152将所选择的返回值发送到ufs主机2110。
88.例如，参考图5至图7，响应于确定资源描述符“brecommendrx level”的返回值是“级别10”，资源管理ip 100可以向ufs主机2100发送“级别10”作为资源描述符“brecommendrx level”的返回值。也就是说，资源管理ip 100可以向ufs主机2100返回反映存储设备2200的内部信息的资源描述符。
89.ufs设备2200(特别地，存储控制器2210)可以经由“mipi phy”2251和“mipi unipro”2252以及“mipi phy”2151和“mipi unipro”2152向主机控制器2110发送资源描述符。
90.从mipi m-phy规范版本4.1(及以上)和mipi unipro规范版本1.8(及以上)中可以清楚地看出“unipro”和“m-phy”层之间的联系，因此，将省略其详细描述。mipi m-phy规范
版本4.1和mipi unipro规范版本1.8通过引用整体并入本文。随后，ufs主机2100可以基于资源描述符的返回值来重新设置ufs设备2200的链路属性，ufs主机2100然后可以向ufs设备2200发送对应于被重新设置的链路属性的链路属性改变请求(例如，“发送查询请求(send query request)”和“t_co_pwrmode.req”)，并且ufs设备2200可以响应于链路属性改变请求来改变链路属性，并且向ufs主机2100发送链路属性改变响应(例如，“t_co_pwrmode.rsp_l”和“t_co_pwrmode.cnf”)。
91.参考图8，在主机设备的“unipro”和“m-phy”层与存储控制器的“unipro”和“m-phy”层相连接的初始状态下，主机设备确定对于tx和rx路径中的每一个激活了多少数据通路(s10和s11)，对于激活的数据通路，将tx和rx路径的档位速度(gear speed)配置为初始值(s12和s13)，并确定是否存在终止(s14和s15)。此后，主机设备识别主机设备和存储控制器之间的连接的“hs系列(hs series)”(s16)，进行关于为发送或接收用户数据设置哪个功率模式的测试(s17)，并设置最佳功率模式(s18)。可以设置的功率模式可以包括，例如，“fast_mode”、“slow_mode”、“fastauto_mode”和“slowauto_mode”。
92.在s18中，主机设备可以参考对于s17中初始设置的功率模式的从存储控制器接收的资源描述符的返回值来改变功率模式。在s19中，主机设备向存储控制器发送与在s18中设置的功率模式相对应的链路属性的配置值，从而重新设置tx路径域和rx路径域之间的连接。在这种情况下，tx路径域和rx路径域最初可以被配置为对称的，并且之后可以被配置为独立于功率模式的改变，从而不对称地连接。稍后将参照图8和图10详细描述s18。
93.参考图8至图10，假设在步骤a之前，主机控制器和存储控制器已经通过s10至s16完成了到m-phy层的连接配置。参考图9，在步骤a，ufs主机(例如，主机控制器)向ufs设备(例如，存储控制器)发送nop out upiu。在步骤b，ufs主机(例如，主机控制器)从ufs设备(例如，存储控制器)接收nop out upiu。
94.主机控制器根据任意初始链路属性(“配置链路属性(configure link attribute)”)配置tx和rx路径的链路属性。存储控制器根据所配置的链路属性(“响应(response)”)配置tx和rx路径。
95.具体地，参考图9和10，资源管理ip收集关于非易失性存储器的内部信息，即存储吞吐量信息(s20)，并且选择与存储吞吐量信息相对应的资源描述符的返回值。资源描述符“brecommendrxlevel”“brecommendtxlevel”根据由资源管理ip执行的实时监视的结果来更新存储吞吐量信息(s21)。
96.此后，主机控制器向存储控制器发送读取资源描述符的查询请求，即“查询请求(读取描述符)”(“query request(read descriptor)”)(s23或步骤c)。
97.存储控制器中的资源管理ip在包括资源描述符的查询响应(即“查询响应(设备描述符)”(“query response(device descriptor)”))中包括存储吞吐量信息的返回值，并发送查询响应(步骤d)。例如，存储控制器然后选择57h或58h的返回值(步骤s22)，将选择的返回值包括在查询响应中，并向主机控制器发送查询响应(s30)。根据图3至图6的实施例，查询响应可以包括返回值。
98.主机控制器识别包括在接收到的查询响应中的返回值，并基于所识别的返回值改变tx和rx路径的链路属性(s31)。例如，主机控制器可以基于所识别的返回值来改变m-phy层的初始设置，并且向存储控制器发送功率模式改变请求(s32)。存储控制器基于功率模式
改变请求中包括的返回值来改变tx和rx路径的链路属性，并且向主机控制器发送指示功率模式的改变完成的功率模式改变响应(s24)。
99.响应于接收到功率模式改变响应，主机控制器识别改变的m-phy链路属性并执行后续操作(例如，步骤e)。
100.图11是用于解释根据本公开的一些实施例的存储系统的链接属性的表格，并且图12是用于解释根据本公开的一些实施例的资源描述符的表格。
101.作为根据图7至图10的实施例的连接重新配置的结果，可以基于存储设备的内部状态，即存储吞吐量信息，独立地配置主机设备和存储设备之间的tx和rx路径域。例如，tx和rx路径域最初可以被配置为彼此对称，但是之后可以通过存储吞吐量信息被重新配置为不对称连接，或者连接到不同的时钟频率、不同的速度或不同数量的通路，或者“hs系列(hs series)”。
102.主机设备和存储设备之间的tx和rx路径的链路属性可以如图11和12所示进行配置。参考图11，mipi m-phy 5.0规范定义“hs-gear1”到“hs-gear5”为快速模式的档位速度。例如，当设置“hs-gear1”时，“速率a系列(rate a-series)”和“速率b系列(rate b-series)”可以分别设置为1248bps(位每秒)和1459.2bps，并且数据通路的数量可以设置为1或2。
103.主机控制器识别包括在接收到的查询响应中的返回值，并基于所识别的返回值改变tx和rx路径的链路属性。参考图12，如果rx路径的资源描述符的返回值是0
×
6，则rx路径可以被重新设置为“hs-gear2”的档位速度。也就是说，当功率模式更改为“hs-gear2”时，rx路径的链路属性可以被重新设置为2918.4bps的速度以及1或更大的通路数量。可以看到，可以选择不同的hs series(例如rate a-series或rate b-series)。
104.图13至图15是根据本公开的一些实施例的存储控制器的框图。存储控制器中的每一个可以基于存储设备的内部状态来控制tx和rx路径的时钟速度，而无需来自主机设备2100的改变设置的请求。
105.参考图13和14，存储控制器2210可以包括资源管理ip 100、振荡器200、rx路径域310和tx路径域320。
106.资源管理ip 100可以基于存储吞吐量信息独立地控制提供给rx路径域310和tx路径域320的时钟频率。
107.振荡器200可以包括多个分频器d1和d2，如图13所示。分频器d1和d2可以根据控制信号ck_con具有独立的对于单个输入时钟信号clkin的分频比。例如，分频器d1可以以通过来自资源管理ip 100的控制信号ck_con从输入时钟信号clkin的多个分频比中选择的分频比生成第一时钟clkout1，并且分频器d2可以以通过来自资源管理ip 100的控制信号ck_con从输入时钟信号clkin的分频比中选择的分频比生成第二时钟clkout2。
108.可替代地，参考图14，可以提供多个第一振荡器210和第二振荡器220。第一振荡器osc1可以根据第一控制信号ck_con1生成第一时钟信号clkout1，并且第二振荡器osc2可以根据第二控制信号ck_con2生成第二时钟信号clkout2。在这种情况下，第一振荡器osc1和第二振荡器osc2可以共享相同的输入时钟信号，或者可以具有不同的输入时钟信号。
109.第一时钟信号clkout1可以输入到rx路径域310，并且第二时钟信号clkout2可以输入到tx路径域320。第一时钟信号clkout1和第二时钟信号clkout2可以被设置为具有独
立的时钟频率，从而设置ufs主机2100和ufs设备2200之间的链路连接。以这种方式，ufs主机2100和ufs设备2200之间的连接配置可以通过为发送器路径设置第一链路连接以及为接收器路径设置不同于第一链路连接的第二链路连接来改变。
110.可替代地，参考图15，振荡器200可以向rx路径域310和tx路径域320提供相同的时钟信号，例如时钟信号clkout1。例如，时钟信号clkout1可以根据ufs系统的链路连接的初始设置被提供给rx路径域310和tx路径域320，可以被改变为具有独立时钟频率的两个时钟信号，例如图13的第一时钟信号clkout1和第二时钟信号clkout 2，并且可以被改变回具有对称时钟频率的单个时钟信号，从而调整ufs主机2100和ufs设备2200之间的链路连接的设置。
111.图16是示出根据本公开的一些实施例的ufs系统的操作方法的流程图。
112.参考图9和图16，一旦链路连接的初始配置完成(步骤a)，资源管理ip可以收集存储设备的内部信息，即存储吞吐量信息(s40)。资源描述符的返回值可以基于存储吞吐量信息来更新(s41)。资源管理ip可以用控制信号clk_con控制tx路径域或rx路径域的时钟速度(s42或s43)，而不管资源描述符的返回值的更新，从而设置ufs主机2100和ufs设备2200之间的链路连接。
113.图17是根据本公开的一些实施例的存储系统的框图。
114.参考图17，存储系统200可以包括存储器设备2220和存储控制器2210。存储系统2000可以支持多个第一通道ch1到第m通道chm，并且存储器设备2220和存储控制器2210可以经由第一通道ch1到第m通道chm连接。例如，存储系统2000可以被实现为诸如固态硬盘的存储设备。
115.存储器设备2220可以包括多个非易失性存储器设备nvm11至nvmmn。非易失性存储器设备nvm11至nvmmn可以经由它们各自的路线连接到通道ch1至chm之一。例如，非易失性存储器设备nvm11至nvm1n可以分别经由路线(例如路径)w11至w1n连接到第一通道ch1，并且非易失性存储器设备nvm21至nvm2n可以分别经由路线(例如路径)w21至w2n连接到第二通道ch2。非易失性存储器设备nvm11至nvmmn可以以能够响应于来自存储控制器2210的单独命令而操作的任意存储器为单位来实现。例如，非易失性存储器设备nvm11至nvmmn可以被实现为芯片或管芯，但是本公开不限于此。
116.存储控制器2210可以经由第一通道ch1到第m通道chm向存储器设备2220发送信号或者从存储器设备2220接收信号。例如，存储控制器2210可以经由第一通道ch1到第m通道chm向存储器设备2220发送命令cmda至cmdm、地址addra至addrm和数据dataa至datam，或者从存储器设备2220接收数据dataa至datam。
117.存储控制器2210可以选择连接到第一通道ch1到第m通道chm中的每一个的非易失性存储器设备之一，并且可以向所选择的非易失性存储器设备发送信号或者从所选择的非易失性存储器设备接收信号。例如，存储控制器2210可以从连接到第一通道ch1的非易失性存储器设备nvm11至nvm1n中选择非易失性存储器设备nvm11。在该示例中，存储控制器2210可以经由第一通道ch1向非易失性存储器设备nvm11发送命令cmda、地址addra和数据dataa，或者从非易失性存储器设备nvm11接收数据dataa。
118.存储控制器2210可以并行地向存储器设备2220发送信号和从存储器设备2220接收信号。例如，存储控制器2210可以经由第二通道ch2向存储器设备2220发送命令cmdb，同
时经由第一通道ch1向存储器设备2220发送命令cmda。例如，存储控制器2210可以经由第二通道ch2从存储器设备2220接收数据datab，同时经由第一通道ch1从存储器设备2220接收数据dataa。
119.存储控制器2210可以控制存储器设备2220的一般操作。存储控制器2210可以通过向第一通道ch1到第m通道chm发送信号来控制连接到第一通道ch1到第m通道chm的非易失性存储器设备nvm11到nvmmn。例如，存储控制器2210可以通过向第一通道ch1发送命令cmda和地址addra来控制非易失性存储器设备nvm11至nvm1n之一。
120.非易失性存储器设备nvm11至nvmmn可以在存储控制器2210的控制下操作。例如，非易失性存储器设备nvm11可以根据提供给第一通道ch1的命令cmda、地址addra和数据dataa来编程数据dataa。例如，非易失性存储器设备nvm21可以根据提供给第二通道ch2的命令cmdb和地址addrb来读取数据datab，并且可以向存储控制器2210发送数据datab。诸如上述实施例中描述的类似方法可以用于控制存储控制器2210和存储器设备2220之间的tx和rx路径的链路属性。
121.图17示出了存储器设备2220经由m个通道与存储控制器200通信，并且包括用于m个通道中的每一个的n个非易失性存储器设备，但是通道的数量和连接到通道的每一个的非易失性存储器设备的数量可以变化。
122.图18是根据本公开的一些实施例的存储系统的框图。
123.参考图18，存储系统2000可以包括存储器设备2220和存储控制器2210。存储器设备2220可以对应于图17的非易失性存储器设备nvm11至nvmmn之一，其中非易失性存储器设备nvm11至nvmmn经由第一通道ch1到第m通道chm之一与存储控制器2210通信。存储控制器2210可以对应于图17的存储控制器2210。
124.存储器设备2220可以包括第一至第八引脚p11至p18、存储器接口电路2232、控制逻辑电路510和存储器单元阵列520。
125.存储器接口电路2232可以经由第一引脚p11从存储控制器2210接收芯片使能信号nce。存储器接口电路2232可以根据芯片使能信号nce经由第二至第八引脚p12至p18向存储控制器2210发送信号或从存储控制器2210接收信号。例如，当芯片使能信号nce被使能(或具有例如低电平)时，存储器接口电路2232可以经由第二至第八引脚p12至p18向存储控制器2210发送信号或从存储控制器2210接收信号。
126.存储器接口电路2232可以经由第二至第四引脚p12至p14从存储控制器2210接收命令锁存使能信号cle、地址锁存使能信号ale和写入使能信号nwe。存储器接口电路2232可以经由第七引脚p17从存储控制器2210接收数据信号dq，或者向存储控制器2210发送数据信号dq。命令cmd、地址addr和数据“data”可以经由数据信号dq发送。例如，数据信号dq可以经由多条数据信号线发送。在该示例中，第七引脚p17可以包括对应于多个数据信号的多个引脚。
127.存储器接口电路2232可以基于写入使能信号nwe的切换定时(toggle timing)，从在命令锁存使能信号cle的使能时段(例如，高电平时段)期间接收的数据信号dq获取命令cmd。存储器接口电路2232可以基于写入使能信号nwe的切换定时，从在地址锁存使能信号ale的使能时段(例如，高电平时段)期间接收的数据信号dq获取地址addr。
128.写入使能信号nwe可以保持静态(例如，高电平或低电平状态)，然后可以在高电平
和低电平之间切换(toggle)。例如，写入使能信号nwe可以在发送命令cmd或地址addr的时段期间切换。因此，存储器接口电路2232可以基于写入使能信号nwe的切换定时来获取命令cmd或地址addr。
129.存储器接口电路2232可以经由第五引脚p15从存储控制器2210接收读取使能信号nre。存储器接口电路2232可以经由第六引脚p16从存储控制器2210接收数据选通信号dqs，或者向存储控制器2210发送数据选通信号dqs。
130.在存储器设备2220输出数据“data”的操作中，存储器接口电路2232可以经由第五引脚p15在输出数据“data”之前接收切换的读取使能信号nre。存储器接口电路2232可以根据读取使能信号nre的切换生成切换的数据选通信号dqs。例如，存储器接口电路2232可以生成在读取使能信号nre的切换开始之后预定延迟(例如，“tdqsre”)后开始切换的数据选通信号dqs。存储器接口电路2232可以基于数据选通信号dqs的切换定时发送包括数据“data”的数据信号dq。因此，数据“data”可以根据数据选通信号dqs的切换定时被发送到存储控制器2210。
131.在存储器设备2220输入数据“data”的操作中，在从存储控制器2210接收到包括数据“data”的数据信号dq的情况下，存储器接口电路2232可以从存储控制器2210接收切换的数据选通信号dqs和数据“data”。存储器接口电路2232可以基于数据选通信号dqs的切换定时从数据信号dq获取数据“data”。例如，存储器接口电路2232可以通过在数据选通信号dqs的上升沿和下降沿对数据信号dq进行采样来获取数据“data”。
132.存储器接口电路2232可以经由第八引脚p18向存储控制器2210发送就绪/忙碌输出信号nr/b。存储器接口电路2232可以经由就绪/忙碌输出信号nr/b向存储控制器2210发送存储器设备2220的状态信息。在存储器设备2220正忙于执行内部操作的情况下，存储器接口电路2232可以向存储控制器2210发送指示存储器设备2220正忙的就绪/忙碌输出信号nr/b。在存储器设备2220因为在存储器设备2220中没有正在执行的内部操作或者内部操作完成而就绪的情况下，存储器接口电路2232可以向存储控制器2210发送指示存储器设备2220就绪的就绪/忙碌输出信号nr/b。例如，当存储器设备2250响应于页面读取命令从存储器单元阵列520读取数据“data”时，存储器接口电路2232可以向存储控制器2210发送指示存储器设备2220正忙(或者具有例如低电平)的就绪/忙碌输出信号nr/b。例如，当存储器设备2220响应于编程命令将数据“data”编程到存储器单元阵列520时，存储器接口电路2232可以向存储控制器2210发送指示存储器设备2220正忙的就绪/忙碌输出信号nr/b。
133.控制逻辑电路510通常可以控制存储器设备2220的各种操作。控制逻辑电路510可以接收由存储器接口电路2232获取的命令/地址cmd/addr。控制逻辑电路510可以基于接收到的命令/地址cmd/addr生成用于控制存储器设备2220的其他元件的控制信号。例如，控制逻辑电路510可以生成各种控制信号，以用于将数据“data”编程到存储器单元阵列520或从存储器单元阵列520读取数据“data”。
134.在控制逻辑电路510的控制下，存储器单元阵列520可以存储由存储器接口电路2232获取的数据“data”。存储器单元阵列520可以在控制逻辑电路510的控制下将存储的数据“data”输出到存储器接口电路2232。
135.存储器单元阵列520可以包括多个存储器单元。例如，存储器单元可以是闪存单元，但是本公开不限于此。可替代地，存储器单元是电阻随机存取存储器(rram)单元、铁电
随机存取存储器(fram)单元、相变随机存取存储器(pram)、晶闸管随机存取存储器(thyristor random-access memory，tram)单元或磁性随机存取存储器(mram)单元。存储单元将在下文中被描述为例如nand闪存单元。
136.存储控制器2210可以包括第一至第八引脚p21至p28和控制器接口电路2231。第一至第八引脚p21至p28可以分别对应于存储器设备2220的第一到第八引脚p11至p18。
137.控制器接口电路2231可以经由第一引脚p21向存储器设备2220发送芯片使能信号nce。控制器接口电路2231可以经由第二至第八引脚p22至p28向由芯片使能信号nce选择的存储器设备2220发送信号或从由芯片使能信号nce选择的存储器设备2220接收信号。
138.控制器接口电路2231可以经由第二至第四引脚p22至p24向存储器设备2220发送命令锁存使能信号cle、地址锁存使能信号ale和写入使能信号nwe。控制器接口电路2231可以经由第七引脚p27向存储器设备2220发送数据信号dq或者从存储器设备2220接收数据信号dq。
139.控制器接口电路2231可以向存储器设备2220发送包括命令cmd或地址addr的数据信号dq以及切换的写入使能信号nwe。当被使能的命令锁存使能信号cle被发送时，控制器接口电路2231可以向存储器设备2220发送包括命令cmd的数据信号dq。当被使能的地址锁存使能信号ale被发送时，控制器接口电路2231可以向存储器设备2220发送包括地址addr的数据信号dq。
140.控制器接口电路2231可以经由第五引脚p25向存储器设备2220发送读取使能信号nre。控制器接口电路2231可以经由第六引脚p26从存储器设备2220接收数据选通信号dqs，或者向存储器设备2220发送数据选通信号dqs。
141.在存储器设备2220输出数据“data”的操作中，控制器接口电路2231可以生成切换的读取使能信号nre，并且可以向存储器设备2220发送读取使能信号nre。例如，控制器接口电路2231可以生成在数据“data”输出之前从静态(例如，高电平或低电平状态)切换到切换状态(toggle state)的读取使能信号nre。因此，可以在存储器设备2220中生成基于读取使能信号nre切换的数据选通信号dqs。控制器接口电路2231可以从存储器设备2220接收包括数据“data”的数据信号dq以及切换的数据选通信号dqs。控制器接口电路2231可以基于数据选通信号dqs的切换定时从数据信号dq获取数据“data”。
142.在存储器设备2220输入数据“data”的操作中，控制器接口2231可以生成切换的数据选通信号dqs。例如，控制器接口电路2231可以生成在数据“data”发送之前从静态(例如，高电平或低电平状态)切换到切换状态的数据选通信号dqs。控制器接口电路2231可以基于数据选通信号dqs的切换定时向存储器设备2220发送包括数据“data”的数据信号dq。
143.控制器接口电路2231可以经由第八引脚p28从存储器设备2220接收就绪/忙碌输出信号nr/b。控制器接口电路2231可以基于就绪/忙碌输出信号来确定存储器设备2220的状态。诸如上述实施例中描述的类似方法可以用于控制存储控制器2210和存储器设备2220之间的tx和rx路径的链路属性。
144.图19是图18的存储设备的框图。
145.参考图19，存储器设备2220可以包括控制逻辑电路510、存储器单元阵列520、页面缓冲器单元550、电压发生器530和行解码器540。尽管在图19中没有具体示出，但是存储器设备2220还可以包括存储器接口电路，并且还可以包括列逻辑、预解码器、温度传感器、命
令解码器和地址解码器。
146.控制逻辑电路510通常可以控制存储器设备2220的各种操作。控制逻辑电路510可以响应于来自存储器接口电路的命令cmd和/或地址addr输出各种控制信号。例如，控制逻辑电路510可以输出电压控制信号ctrl_vol、行地址x-addr和列地址y-addr。
147.存储器单元阵列520可以包括多个存储器块blk1至blkz(其中z是正整数)，并且存储器块blk1至blkz中的每一个可以包括多个存储器单元。存储器单元阵列520可以经由位线bl连接到页面缓冲器单元550，并且经由字线wl、串选择线ssl和接地选择线gsl连接到行解码器540。
148.存储器单元阵列520可以包括三维(3d)存储器单元阵列，并且3d存储器单元阵列可以包括多个nand串。nand串中的每一个可以包括连接到字线的、垂直堆叠在衬底上的存储器单元。美国专利第7,679,133号、第8,553,46号、第8,654,587号和第8,559,235号以及韩国专利申请公开第2011/0233648号示出了这种3d存储器单元阵列的示例，并通过引用整体并入本文。存储器单元阵列520可以包括二维(2d)存储器单元阵列，并且2d存储器单元阵列可以包括在行和列方向上排列的多个nand串。
149.页面缓冲器单元550可以包括多个页面缓冲器pb1至pbn(其中n是3或更大的整数)，并且页面缓冲器pb1至pbn可以经由位线bl连接到存储单元。页面缓冲器单元550可以响应于列地址y-addr选择位线bl中的至少一条。页面缓冲器单元550可以根据其操作模式作为写入驱动器或读出放大器来操作。例如，在编程操作期间，页面缓冲器单元550可以将对应于要被编程的数据的位线电压施加到所选择的位线bl。例如，在读取操作期间，页面缓冲器单元550可以通过感测来自所选择的位线bl的电流或电压来感测存储在对应于所选择的位线bl的存储器单元中的数据。
150.电压生成器530可以基于电压控制信号ctrl_vol生成用于执行编程、读取和丢弃操作的各种电压。例如，电压生成器530可以生成编程电压、读取电压、编程验证电压和丢弃电压作为字线电压vwl。
151.行解码器540可以响应于行地址x-addr选择字线wl之一，并且可以选择串选择线ssl之一。例如，在编程操作期间，行解码器540可以将编程电压和编程验证电压施加到所选择的字线wl。例如，在读取操作期间，行解码器540可以将读取电压施加到所选择的字线wl。
152.图20是可应用于ufs设备以执行根据上述本公开实施例的方法的3d v-nand结构的等效电路图。
153.在ufs设备的存储模块被实现为3d v-nand闪存的情况下，存储模块的多个存储器块中的每一个可以由图20表示。
154.参考图20，存储器块blki可以是三维形成在衬底上的3d存储器块。例如，包括在存储器块blki中的多个存储nand串可以相对于衬底垂直形成。
155.存储器块blki可以包括连接在位线bl1、bl2和bl3与公共源极线csl之间的多个存储nand串ns11至ns33。存储器nand串ns11至ns33中的每一个可以包括串选择晶体管sst、多个存储器单元mc1至mc8和接地选择晶体管gst。图20示出了存储器nand串ns11至ns33中的每一个包括八个存储器单元，但是本公开不限于此。
156.每个串选择晶体管sst可以连接到串选择线ssl1至ssl3之一。存储器单元mc1至mc8可以分别连接到栅极线gtl1至gtl8。栅极线gtl1至gtl8可以对应于字线，并且栅极线
gtl1至gtl8中的一些可以对应于伪字线。每个接地选择晶体管gst可以连接到接地选择线gsl1至gsl3之一。每个串选择晶体管sst可以连接到位线bl1至bl3之一，并且每个接地选择晶体管gst可以连接到公共源极线csl。
157.相同高度的字线(例如，字线gtl1)可以公共连接，并且接地选择线gsl1至gsl3和串选择线ssl1至ssl3可以彼此分离(例如，电分离)。图20示出了存储器块blki连接到八条栅极线和三条位线，但是本公开不限于此。
158.图21是根据本公开的一些实施例的可应用于ufs设备的bvnand(bonded vnan，键合vnand)结构的截面图。
159.参考图21，存储器设备5000可以具有芯片到芯片(chip-to-chip，c2c)结构。具有c2c结构的存储器设备5000可以通过在第一晶片上形成包括单元区域cell的上芯片，在不同于第一晶片的第二晶片上形成包括外围电路区域peri的下芯片，以及通过键合连接上芯片和下芯片来获得。例如，可以通过电连接形成在上芯片的最上层金属中的键合金属和形成在下芯片的最上层金属中的键合金属来连接上芯片和下芯片。例如，在键合金属由铜(cu)形成的情况下，上芯片和下芯片可以经由cu-cu键合来连接。可替代地，键合金属可以由铝(al)或钨(w)形成。
160.存储器设备5000的外围电路区域peri和单元区域cell中的每一个可以包括外部焊盘键合区域pa、字线键合区域wlba和位线键合区域blba。
161.外围电路区域peri可以包括第一衬底5210、层间绝缘层5215、形成在第一衬底5210上的多个电路元件(5220a至5220c)、分别连接到电路元件(5220a至5220c)的第一金属层(5230a至5230c)以及分别形成在第一金属层(5230a至5230c)上的第二金属层(5240a至5240c)。例如，第一金属层(5230a至5230c)可以由具有相对高电阻的w形成，并且第二金属层(5240a至5240c)可以由具有相对低电阻的cu形成。
162.图21仅示出了两种类型的金属层，即第一金属层(5230a至5230c)和第二金属层(5240a至5240c)，但是本公开不限于此。可替代地，至少一个金属层可以进一步形成在第二金属层(5240a至5240c)中的每一个上，并且可以包括具有比第二金属层(5240a至5240c)的材料(即cu)更低的电阻的al。
163.层间绝缘层5 215可以设置在第一衬底5210上，以覆盖电路元件(5220a至5220c)、第一金属层(5230a至5230c)和第二金属层(5240a至5240c)，并且可以包括诸如氧化硅或氮化硅的绝缘材料。
164.下键合金属(5271b和5272b)可以形成在字线键合区域wlba中的第二金属层5240b上。在字线键合区域wlba，外围电路区域peri的下键合金属(5271b和5272b)可以经由键合电连接到单元区域cell的下键合金属(5271b和5272b)。下键合金属(5271b和5272b)和上键合金属(5371b和5372b)可以由al、cu或w形成。
165.单元区域cell可以提供至少一个存储器块。单元区域cell可以包括第二衬底5310和公共源极线5320。多条字线5330(或5331至5338)可以在垂直于第二衬底5310的顶表面的第三方向(或z轴方向)上堆叠。串选择线和接地选择线可以设置在字线5330的上方和下方，并且字线5330可以设置在串选择线和接地选择线之间。
166.在位线键合区域blba中，沟道结构ch可以在第三方向上延伸以穿透串选择线和接地选择线。沟道结构ch可以包括数据存储层、沟道层和掩埋绝缘层，并且沟道层可以电连接
到第一金属层5350c和第二金属层5360c。例如，第一金属层5350c可以是位线接触，并且第二金属层5360c可以是位线。例如，位线5360c可以在平行于第二衬底5310的顶表面的第一方向(或y轴方向)上延伸。
167.在图21的实施例中，设置沟道结构ch和位线5360c的区域可以被定义为键合区域blba。位线5360c可以电连接到外围电路区域peri中的电路元件5220c，电路元件5220c在键合区域blba提供页面缓冲器单元550。例如，位线5360c可以连接到外围电路区域peri中的上键合金属(5371c和5372c)，并且上键合金属(5371c和5372c)可以连接到下键合金属(5271c和5272c)，下键合金属连接到页面缓冲器单元550的电路元件5220c。
168.在字线键合区域wlba中，字线5330可以在平行于第二衬底5310的顶表面的第二方向(或x轴方向)上延伸，并且可以连接到多个单元接触插头5340(或5341至5347)。字线5330和单元接触插头5340可以通过焊盘连接，焊盘是由于字线5330中的至少一些在第二方向上以不同长度延伸而提供的。第一金属层5350b和第二金属层5360b可以在连接到字线5330的单元接触插头5340上方顺序连接。单元接触插头5340可以经由单元区域cell的上键合金属(5371b和5372b)和外围电路区域peri的下键合金属(5271b和5272b)连接到外围电路区域peri。
169.单元接触插头5340可以电连接到电路元件5220b，电路元件5220b在外围电路区域peri中提供行解码器540。提供行解码器540的电路元件5220b的操作电压可以不同于提供页面缓冲器单元550的电路元件5220c的操作电压。例如，提供行解码器540的电路元件5220b的操作电压可以高于提供页面缓冲器单元550的电路元件5220c的操作电压。
170.公共源极线接触插头5380可以设置在外部焊盘键合区域pa中。公共源极线接触插头5380可以由诸如金属、金属化合物或多晶硅的导电材料形成，并且可以电连接到公共源极线5230。第一金属层5350a和第二金属层5360a可以顺序堆叠在公共源极线接触插头5380上。例如，设置公共源极线接触插头5380、第一金属层5350a和第二金属层5360a的区域可以被定义为外部焊盘键合区域pa。
171.第一输入/输出焊盘5205和第二输入/输出焊盘5305可以设置在外部焊盘键合区域pa中。参考图21，下绝缘膜5201可以形成在第一衬底5210下方以覆盖第一衬底5210的底表面，并且第一输入/输出焊盘5205可以形成在下绝缘膜5201上。第一输入/输出焊盘5205可以连接到设置在外围电路区域peri中的电路元件(5220a至5220c)中的至少一个，并且可以由下绝缘膜5201与第一衬底5210分离。侧绝缘膜(未示出)可以设置在第一输入/输出接触插头5203和第一衬底5210之间，以将第一输入/输出接触插头5203和第一衬底5210电分离。
172.上绝缘膜5301可以形成在第二衬底5310上以覆盖第二衬底5301的顶表面，并且第二输入/输出焊盘5305可以设置在上绝缘膜5301上。第二输入/输出焊盘5305可以经由第二输入/输出接触插头5303连接到设置在外围电路区域peri中的电路元件(5220a至5220c)中的至少一个。
173.第二衬底5310和公共源极线5320可以不设置在设置第二输入/输出接触插头5303的区域中。第二输入/输出焊盘5305可以在第三方向(或z轴方向)上不与字线5330重叠。第二输入/输出接触插头5303可以在第三方向(或z轴方向)上与第二衬底5310分离，并且可以通过单元区域cell的层间绝缘层5 3 15连接到第二输入/输出焊盘5305。
174.可以选择性地形成第一输入/输出焊盘5205和第二输入/输出焊盘5305。例如，存储器设备5000可以仅包括第一衬底5201上的第一输入/输出焊盘5205或者仅包括第二衬底5301上的第二输入/输出焊盘5305。在另一个示例中，存储器设备5000可以包括第一输入/输出焊盘5205和第二输入/输出焊盘5305两者。
175.在单元区域cell和外围电路区域peri中的每一个的外部焊盘键合区pa和键合区blba中，最上层金属的金属图案可以作为伪图案存在，或者最上层金属可以是空的。
176.在外部焊盘键合区域pa中，下金属图案5273a可以形成在外围电路区域peri的最上层金属层中，以对应于上金属图案5372a，该下金属图案5273a具有与单元区域cell的最上层金属层中的上金属图案5372a相同的形状。外围电路区域peri的最上层金属层中的下金属图案5273a可以不连接到外围电路区域peri中的任何特定接触点。类似地，在外部焊盘键合区域pa中，可以在单元区域cell的最上层金属层中形成与外围电路区域peri的最上层金属层中的下金属图案具有相同形状的上金属图案，以对应于外围电路区域peri的最上层金属层中的下金属图案。
177.下键合金属(5271b和5272b)可以形成在字线键合区域wlba中的第二金属层5240b上。在字线键合区域wlba，外围电路区域peri的下键合金属(5271b和5272b)可以通过键合电连接到单元区域cell的上键合金属(5371b和5372b)。
178.在位线键合区blba中，可以在单元区域cell的最上层金属层中形成与外围电路区域peri的最上层金属层中的下金属图案5252具有相同形状的上金属图案5392。在形成在单元区域cell的最上层金属中的上金属图案5392上可以不形成接触点。诸如上述实施例中描述的类似方法可以用于控制存储控制器(例如，如上述各种实施例中描述的2210)和图21的存储器设备5000之间的tx和rx路径的链路属性。
179.上面已经参考附图描述了本公开的实施例，但是本公开不限于此，并且可以以各种不同的形式实现。应当理解，在不改变本公开的技术精神或要点的情况下，本公开可以以其他特定形式实现。因此，应该理解，本文阐述的实施例在所有方面都是说明性的，而不是限制性的。