存储装置及其操作方法与流程

存储装置及其操作方法
1.相关申请的交叉引用
2.本技术要求于2020年10月7日提交的申请号为10-2020-0129570的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
3.本公开的各个实施例总体涉及一种电子装置，并且更特别地，涉及一种存储装置及操作存储装置的方法。


背景技术：

4.存储装置是在诸如计算机或智能电话的主机装置的控制下存储数据的装置。存储装置可以包括存储数据的存储器装置以及控制存储器装置的存储器控制器。这种存储器装置分为易失性存储器装置和非易失性存储器装置。
5.易失性存储器装置是仅在供电时存储数据并且在中断供电时丢失所存储的数据的存储器装置。易失性存储器装置的示例包括静态随机存取存储器(sram)和动态随机存取存储器(dram)。
6.非易失性存储器装置是即使在中断供电时也能保持所存储的数据的存储器装置。非易失性存储器装置的示例包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)和闪速存储器。


技术实现要素：

7.本公开的各个实施例涉及一种具有提高的编程性能的存储装置和操作存储装置的方法。
8.本公开的实施例可以提供一种存储器装置。存储器装置可包括多个存储器单元、外围电路和控制逻辑。外围电路可以被配置为对从多个存储器单元之中选择的存储器单元执行编程操作。控制逻辑可以被配置为当待被编程到所选择的存储器单元的写入数据的大小小于预设大小时，基于写入数据生成虚设数据，并且控制外围电路将包括该写入数据和该虚设数据的编程数据存储在所选择的存储器单元中。
9.本公开的实施例可以提供一种控制存储器装置的存储器控制器。存储器控制器可以包括写入缓冲器和写入控制器。写入缓冲器可以被配置为存储待被编程到存储器装置的写入数据。写入控制器可以被配置为控制存储器装置，以当写入数据的大小小于预设大小时，基于写入数据生成虚设数据，并且存储包括该写入数据和该虚设数据的编程数据。
10.本公开的实施例可以提供一种存储装置。存储装置可以包括存储器装置和存储器控制器，存储器装置包括多个存储器单元。存储器控制器可以被配置为控制存储器装置，以当写入数据的大小小于预设大小时，基于写入数据生成虚设数据，并且将包括该写入数据和该虚设数据的编程数据存储在多个存储器单元之中所选择的存储器单元中。
11.本公开的实施例可以提供一种存储器装置。存储器装置可以包括存储电路和控制
电路。存储电路可以被配置为一次存储预定大小的编程数据。控制电路可以被配置为通过将虚设数据添加到所提供的数据来生成编程数据。
附图说明
12.图1是示出根据本公开的实施例的存储装置的示图。
13.图2是示出图1的存储器装置的结构的示图。
14.图3是示出图2的存储器单元阵列的示图。
15.图4是示出图2的存储器单元阵列的实施例的示图。
16.图5是示出图4的存储块blk1至blkz中的一个存储块blka的电路图。
17.图6是示出图4的存储块blk1至blkz中的一个存储块blkb的示例的电路图。
18.图7是描述根据本公开的实施例的编程操作的示图。
19.图8是描述根据本公开的实施例的虚设数据的生成的示图。
20.图9是描述根据本公开的实施例的虚设数据的生成的示图。
21.图10是描述根据本公开的实施例的虚设数据的生成的示图。
22.图11是描述根据本公开的实施例的编程命令集的示图。
23.图12是描述根据本公开的实施例的编程命令集的示图。
24.图13是示出图1的存储器控制器的本公开的实施例的示图。
25.图14是示出应用根据本公开的实施例的存储装置的存储卡系统的框图。
26.图15是示出应用根据本公开的实施例的存储装置的固态驱动器(ssd)系统的框图。
27.图16是示出应用根据本公开的实施例的存储装置的用户系统的框图。
具体实施方式
28.在本说明书或本技术中引入的本公开的实施例中的具体结构或功能描述是用于描述根据本公开的概念的实施例的示例。根据本公开的概念的实施例可以以各种形式实施，并且不应被解释为限于本说明书或本技术中描述的实施例。
29.图1是示出根据本公开的实施例的存储装置的示图。
30.参照图1，存储装置50可以包括存储器装置100以及控制存储器装置的操作的存储器控制器200。存储装置50可以是在诸如移动电话、智能电话、mp3播放器、膝上型计算机、台式计算机、游戏控制台、电视(tv)、平板pc或车载信息娱乐系统的主机300的控制下存储数据的装置。
31.存储装置50可以根据作为与主机300通信的方案的主机接口而被制造为各种类型的存储装置中的任意一种。存储装置50可以被实施为各种类型的存储装置中的任意一种，例如，固态驱动器(ssd)，诸如mmc、嵌入式mmc(emmc)、缩小尺寸的mmc(rs-mmc)或微型mmc的多媒体卡，诸如sd、迷你sd或微型sd的安全数字卡，通用串行总线(usb)存储装置，通用闪存(ufs)装置，个人计算机存储卡国际协会(pcmcia)卡型存储装置，外围组件互连(pci)卡型存储装置，高速pci(pci-e)卡型存储装置，紧凑型闪存(cf)卡，智能媒体卡和记忆棒。
32.存储装置50可以以各种类型的封装形式中的任意一种制造。例如，存储装置50可以以诸如以下的各种类型的封装形式中的任意一种来制造：堆叠封装(pop)、系统级封装
(sip)、片上系统(soc)、多芯片封装(mcp)、板上芯片(cob)、晶圆级制造封装(wfp)和晶圆级堆叠封装(wsp)。
33.存储器装置100可存储数据。存储器装置100响应于存储器控制器200的控制而操作。存储器装置100可包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。
34.存储器单元中的每一个可被实施为能够存储单个数据位的单层单元(slc)、能够存储两个数据位的多层单元(mlc)、能够存储三个数据位的三层单元(tlc)或能够存储四个数据位的四层单元(qlc)。
35.存储器单元阵列可以包括多个存储块。每个存储块可以包括多个存储器单元。单个存储块可以包括多个页面。在实施例中，每个页面可以是将数据存储在存储器装置100中或读取存储器装置100中存储的数据的单位。
36.存储块可以是擦除数据的单位。在实施例中，存储器装置100可以采用诸如以下的许多可选形式：双倍数据速率同步动态随机存取存储器(ddr sdram)、第四代低功率双倍数据速率(lpddr4)sdram、图形双倍数据速率(gddr)sdram、低功率ddr(lpddr)sdram、rambus动态随机存取存储器(rdram)、nand闪速存储器、垂直nand闪速存储器、nor闪速存储器装置、电阻式ram(rram)、相变随机存取存储器(pram)、磁阻ram(mram)、铁电ram(fram)、或自旋转移力矩ram(stt-ram)。在本说明书中，为了便于描述，将以存储器装置100是nand闪速存储器来进行描述。
37.存储器装置100可从存储器控制器200接收命令和地址，并且可访问存储器单元阵列中的由该地址选择的区域。也就是说，存储器装置100可对由该地址选择的区域执行由命令指示的操作。例如，存储器装置100可执行写入操作(即，编程操作)、读取操作及擦除操作。在编程操作期间，存储器装置100可将数据编程到由地址选择的区域。在读取操作期间，存储器装置100可从由地址选择的区域读取数据。在擦除操作期间，存储器装置100可擦除由地址选择的区域中存储的数据。
38.在实施例中，存储器装置100可以包括虚设数据生成器131和编程操作控制器132。在其它实施例中，虚设数据生成器131可为存储器装置100的外部装置。因此，虚设数据生成器131可位于存储器装置100外部。
39.虚设数据生成器131可以基于存储器装置100的主缓冲器中存储的写入数据来生成虚设数据。虚设数据生成器131可以基于写入数据的全部或部分来生成虚设数据。
40.编程操作控制器132可以将从存储器控制器200接收的写入数据存储在主缓冲器中。编程操作控制器132可以将主缓冲器中存储的写入数据编程到存储器单元阵列。
41.在实施例中，编程操作控制器132可控制虚设数据生成器131，使得当主缓冲器中存储的写入数据的大小小于预设大小时，基于该写入数据生成虚设数据。编程操作控制器132可将所生成的虚设数据存储在主缓冲器中。
42.编程操作控制器132可以将具有预设大小的编程数据编程到存储器单元阵列。编程数据可以包括主缓冲器中存储的写入数据和虚设数据。预设大小可以是一个物理页面中存储的数据的大小。也就是说，预设大小可以是通过一次编程操作将数据存储在整个页面中的单触发编程单位。
43.存储器控制器200控制存储装置50的全部操作。
44.当向存储装置50施加电力时，存储器控制器200可以运行固件(fw)。当存储器装置100为闪速存储器装置时，存储器控制器200可运行诸如闪存转换层(ftl)的固件以用于控制主机300与存储器装置100之间的通信。
45.在实施例中，存储器控制器200可从主机300接收数据和逻辑块地址(lba)，并且可将该逻辑块地址(lba)转换为物理块地址(pba)，该物理块地址(pba)指示存储器装置100中包括的并且待存储数据的存储器单元的地址。
46.存储器控制器200可以响应于从主机300接收的请求而控制存储器装置100，从而执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可将写入命令、物理块地址(pba)和数据提供到存储器装置100。在读取操作期间，存储器控制器200可将读取命令和物理块地址(pba)提供到存储器装置100。在擦除操作期间，存储器控制器200可将擦除命令和物理块地址(pba)提供到存储器装置100。
47.在实施例中，存储器控制器200可以自主地生成命令、地址和数据，而不管是否接收到来自主机300的请求，并且可以将它们传输到存储器装置100。例如，存储器控制器200可将命令、地址和数据提供到存储器装置100以执行后台操作，诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作。
48.在实施例中，存储器控制器200可以控制至少两个存储器装置100。在这种情况下，存储器控制器200可以使用交错方案来控制存储器装置100，以提高操作性能。交错方案可以是使至少两个存储器装置100的操作时段彼此重叠的操作方式。
49.在实施例中，存储器控制器200可以控制存储器装置100，使得当待编程到存储器装置100的写入数据的大小小于预设大小时，存储器装置100基于写入数据生成虚设数据。存储器控制器200可以控制存储器装置100，从而存储具有预设大小的编程数据。该编程数据可以包括由存储器控制器200提供到存储器装置100的写入数据以及由存储器装置100生成的虚设数据。
50.在实施例中，存储器控制器200可以包括写入缓冲器210和写入控制器220。
51.写入缓冲器210可以存储待提供到存储器装置100的写入数据。
52.当写入缓冲器210中存储的写入数据的大小小于预设大小时，写入控制器220可以向存储器装置100提供包括虚设生成命令的编程命令集，该虚设生成命令指示基于写入数据生成虚设数据。在实施例中，该编程命令集可以包括编程开始命令、虚设生成命令和编程确认命令，该编程开始命令指示编程操作的开始，该编程确认命令指示编程操作的输入的完成。编程操作的输入可以包括数据、地址、命令等的输入。
53.如稍后将参照图12描述的，写入控制器220可以向存储器装置100提供写入数据、写入地址和编程命令集，该写入地址指示存储器装置100中的待存储该写入数据的区域。编程数据可以存储在从存储器装置100中包括的多个页面之中选择的页面中。写入地址可以包括所选择的页面中待存储写入数据的区域的起始地址，以及待存储虚设数据的区域的起始地址。
54.主机300可以使用诸如以下的各种通信方法中的至少一种与存储装置50通信：通用串行总线(usb)、串行at附件(sata)、串列scsi(sas)、高速芯片间(hsic)、小型计算机系统接口(scsi)、外围组件互连(pci)、高速pci(pcie)、高速非易失性存储器(nvme)、通用闪存(ufs)、安全数字(sd)、多媒体卡(mmc)、嵌入式mmc(emmc)、双列直插式存储器模块
(dimm)、寄存式dimm(rdimm)和低负载dimm(lrdimm)通信方法。
55.图2是示出图1的存储器装置的结构的示图。
56.参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。
57.存储器单元阵列110包括多个存储块blk1至blkz。多个存储块blk1至blkz通过行线rl联接到地址解码器121。存储块blk1至blkz通过位线bl1到blm联接到读取和写入电路123。存储块blk1至blkz中的每一个包括多个存储器单元。在实施例中，多个存储器单元是非易失性存储器单元。在多个存储器单元中，联接到相同字线的存储器单元被定义为单个物理页面。也就是说，存储器单元阵列110包括多个物理页面。根据本公开的实施例，存储器单元阵列110中包括的多个存储块blk1至blkz中的每一个可包括多个虚设单元。作为虚设单元，一个或多个虚设单元可串联联接在漏极选择晶体管与存储器单元之间以及源极选择晶体管与存储器单元之间。
58.存储器装置100的存储器单元中的每一个可实施为能够存储单个数据位的单层单元(slc)、能够存储两个数据位的多层单元(mlc)、能够存储三个数据位的三层单元(tlc)或能够存储四个数据位的四层单元(qlc)。
59.外围电路120可以包括地址解码器121、电压生成器122、读取和写入电路123、数据输入/输出电路124和感测电路125。
60.外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110，从而执行编程操作、读取操作和擦除操作。
61.地址解码器121通过行线rl联接至存储器单元阵列110。行线rl可以包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的实施例，字线可以包括普通字线和虚设字线。根据本公开的实施例，行线rl可进一步包括管道选择线。
62.地址解码器121可以在控制逻辑130的控制下操作。地址解码器121从控制逻辑130接收地址addr。
63.地址解码器121可对接收到的地址addr中的块地址进行解码。地址解码器121根据解码后的块地址选择存储块blk1至blkz中的至少一个。地址解码器121可以对接收到的地址addr中的行地址进行解码。地址解码器121可以根据解码后的行地址选择所选择的存储块的字线中的至少一条。地址解码器121可以将从电压生成器122提供的操作电压vop施加到所选择的字线。
64.在编程操作期间，地址解码器121可将编程电压施加到所选择的字线，并且将具有比编程电压低的电平的通过电压施加到未选择的字线。在编程验证操作期间，地址解码器121可以将验证电压施加到所选择的字线，并且将具有比验证电压高的电平的验证通过电压施加到未选择的字线。
65.在读取操作期间，地址解码器121可将读取电压施加到所选择的字线，并且将具有比读取电压高的电平的读取通过电压施加到未选择的字线。
66.根据本公开的实施例，可以以存储块为单位执行存储器装置100的擦除操作。在擦除操作期间，输入到存储器装置100的地址addr包括块地址。地址解码器121可以对块地址进行解码，并且响应于解码后的块地址选择单个存储块。在擦除操作期间，地址解码器121可将接地电压施加到联接到所选择的存储块的字线。
67.根据本公开的实施例，地址解码器121可以对接收到的地址addr中的列地址进行解码。解码后的列地址可以被传送到读取和写入电路123。在实施例中，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器的组件。
68.电压生成器122可使用供应到存储器装置100的外部电源电压来生成多个操作电压vop。电压生成器122可以在控制逻辑130的控制下操作。
69.在实施例中，电压生成器122可以通过调节外部电源电压来生成内部电源电压。由电压生成器122生成的内部电源电压用作存储器装置100的操作电压。
70.在实施例中，电压生成器122可以使用外部电源电压或内部电源电压来生成多个操作电压vop。电压生成器122可生成存储器装置100所需的各种电压。例如，电压生成器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压和多个未选择读取电压。
71.电压生成器122可包括用于接收内部电源电压的多个泵浦电容器，以生成具有各种电压电平的多个操作电压vop，并且可通过在控制逻辑130的控制下选择性地启用多个泵浦电容器来生成多个操作电压vop。
72.所生成的操作电压vop可以通过地址解码器121提供到存储器单元阵列110。
73.读取和写入电路123包括第一页面缓冲器pb1至第m页面缓冲器pbm。第一页面缓冲器pb1至第m页面缓冲器pbm分别通过第一位线bl1至第m位线blm联接到存储器单元阵列110。第一页面缓冲器pb1至第m页面缓冲器pbm在控制逻辑130的控制下操作。
74.第一页面缓冲器pb1至第m页面缓冲器pbm与数据输入/输出电路124执行数据通信。在编程操作期间，第一页面缓冲器pb1至第m页面缓冲器pbm通过数据输入/输出电路124和数据线dl接收待存储的数据data。
75.在编程操作期间，当编程脉冲被施加到所选择的字线时，第一页面缓冲器pb1至第m页面缓冲器pbm可以通过位线bl1至blm将通过数据输入/输出电路124接收的待存储的数据data传送到所选择的存储器单元。基于接收到的数据data对所选择的页面中的存储器单元进行编程。联接到被施加编程允许电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。联接到被施加编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可保持。在编程验证操作期间，第一页面缓冲器pb1至第m页面缓冲器pbm通过位线bl1至blm从所选择的存储器单元读取所选择的存储器单元中存储的数据data。
76.在读取操作期间，读取和写入电路123可以通过位线bl从所选择的页面中的存储器单元读取数据data，并且可以将所读取的数据data存储在第一页面缓冲器pb1至第m页面缓冲器pbm中。
77.在擦除操作期间，读取和写入电路123可以允许位线bl浮置。在实施例中，读取和写入电路123可以包括列选择电路。
78.数据输入/输出电路124通过数据线dl联接到第一页面缓冲器pb1至第m页面缓冲器pbm。数据输入/输出电路124响应于控制逻辑130的控制而操作。
79.数据输入/输出电路124可以包括接收输入数据data的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124从外部控制器(未示出)接收待存储的数据data。在读取操作期间，数据输入/输出电路124将从读取和写入电路123中包括的第一页面缓冲器pb1至第m页面缓冲器pbm接收的数据data输出到外部控制器。
80.在读取操作或验证操作期间，感测电路125可响应于由控制逻辑130生成的使能位信号vrybit而生成参考电流，并且可通过将从读取和写入电路123接收的感测电压vpb与由参考电流生成的参考电压进行比较，来将通过信号或失败信号输出到控制逻辑130。
81.控制逻辑130可以联接到地址解码器121、电压生成器122、读取和写入电路123、数据输入/输出电路124和感测电路125。控制逻辑130可控制存储器装置100的全部操作。控制逻辑130可以响应于从外部装置传输的命令cmd而操作。
82.控制逻辑130可通过响应于命令cmd和地址addr而生成各种类型的信号来控制外围电路120。例如，控制逻辑130可响应于命令cmd和地址addr而生成操作信号opsig、地址addr、读取和写入电路控制信号pbsignals以及使能位vrybit。控制逻辑130可将操作信号opsig输出到电压生成器122，将地址addr输出到地址解码器121，将读取和写入电路控制信号pbsignals输出到读取和写入电路123，并且将使能位vrybit输出到感测电路125。另外，控制逻辑130可以响应于从感测电路125输出的通过信号或失败信号pass或fail来确定验证操作是通过还是失败。
83.在实施例中，读取和写入电路123可以包括主缓冲器，该主缓冲器包括多个页面缓冲器。主缓冲器可以存储待被编程到从存储器单元阵列110中包括的多个存储器单元之中选择的存储器单元的数据。
84.在实施例中，控制逻辑130可以包括虚设数据生成器131和编程操作控制器132。
85.虚设数据生成器131可以基于主缓冲器中存储的写入数据的全部或部分来生成虚设数据。虚设数据生成器131可通过对预设值和该写入数据执行异或(xor)运算来生成虚设数据。在实施例中，该预设值可以是包括至少一个位的数据模式。
86.虚设数据生成器131可以基于移位数据来生成虚设数据，该移位数据是通过根据写入数据将被编程到的字线的位置来对写入数据进行移位而获得的。例如，虚设数据生成器131可根据联接到所选择的存储器单元的所选择的字线的位置来对写入数据进行移位。虚设数据生成器131可通过对预设值以及通过对写入数据进行移位而获得的移位数据执行异或(xor)运算来生成虚设数据。
87.编程操作控制器132可以将从上面参照图1描述的存储器控制器接收的写入数据存储在主缓冲器中。编程操作控制器132可以控制外围电路120，从而将主缓冲器中存储的写入数据编程到所选择的存储器单元。
88.在实施例中，编程操作控制器132可控制虚设数据生成器131，使得当主缓冲器中存储的写入数据的大小小于预设大小时，基于该写入数据生成虚设数据。编程操作控制器132可将所生成的虚设数据存储在主缓冲器中。
89.编程操作控制器132可以控制外围电路120，从而将具有预设大小的编程数据编程到所选择的存储器单元。编程数据可以包括主缓冲器中存储的写入数据和虚设数据。预设大小可以是一个物理页面中存储的数据的大小。也就是说，预设大小可以是通过一次编程操作将数据存储在整个页面中的单触发编程单位。
90.图3是示出图2的存储器单元阵列的示图。
91.参照图3，第一存储块blk1至第z存储块blkz共同联接到第一位线bl1至第m位线blm。在图3中，为了便于描述，示出多个存储块blk1至blkz之中的第一存储块blk1中包括的元件，并且省略了剩余存储块blk2至blkz中的每一个中包括的元件的图示。将理解的是，剩
余存储块blk2到blkz中的每一个具有与第一存储块blk1相同的配置。
92.存储块blk1可以包括多个单元串cs1_1至cs1_m(其中m是正整数)。第一单元串cs1_1至第m单元串cs1_m分别联接到第一位线bl1至第m位线blm。第一单元串cs1_1至第m单元串cs1_m中的每一个可以包括漏极选择晶体管dst、彼此串联联接的多个存储器单元mc1至mcn(其中n是正整数)以及源极选择晶体管sst。
93.第一单元串cs1_1至第m单元串cs1_m中的每一个中包括的漏极选择晶体管dst的栅极端子联接到漏极选择线dsl1。第一单元串cs1_1至cs1_m中的每一个中包括的第一存储器单元mc1至第n存储器单元mcn的栅极端子分别联接到第一字线wl1至第n字线wln。第一单元串cs1_1至第m单元串cs1_m中的每一个中包括的源极选择晶体管sst的栅极端子连接到源极选择线ssl1。
94.为了便于描述，将基于多个单元串cs1_1至cs1_m中的第一单元串cs1_1来描述每个单元串的结构。然而，将理解的是，剩余单元串cs1_2至cs1_m中的每一个以与第一单元串cs1_1相同的方式配置。
95.第一单元串cs1_1中包括的漏极选择晶体管dst的漏极端子联接到第一位线bl1。第一单元串cs1_1中包括的漏极选择晶体管dst的源极端子联接到第一单元串cs1_1中包括的第一存储器单元mc1的漏极端子。第一存储器单元mc1至第n存储器单元mcn可彼此串联联接。第一单元串cs1_1中包括的源极选择晶体管sst的漏极端子联接到第一单元串cs1_1中包括的第n存储器单元mcn的源极端子。第一单元串cs1_1中包括的源极选择晶体管sst的源极端子联接到公共源极线csl。在实施例中，公共源极线csl可以共同联接到第一存储块blk1至第z存储块blkz。
96.漏极选择线dsl1、第一字线wl1至第n字线wln以及源极选择线ssl1被包括在图2的行线rl中。漏极选择线dsl1、第一字线wl1至第n字线wln以及源极选择线ssl1由地址解码器121控制。公共源极线csl由控制逻辑130控制。第一位线bl1至第m位线blm由读取和写入电路123控制。
97.图4是示出图2的存储器单元阵列的实施例的示图。
98.参照图4，存储器单元阵列110包括多个存储块blk1至blkz。每个存储块可以具有三维(3d)结构。每个存储块包括堆叠在衬底上的多个存储器单元。这些存储器单元布置在正x( x)方向、正y( y)方向、以及正z( z)方向上。下面将参照图5和图6详细描述每个存储块的结构。
99.图5是示出图4的存储块blk1至blkz中的一个存储块blka的电路图。
100.参照图5，存储块blka包括多个单元串cs11至cs1m和cs21至cs2m。在实施例中，单元串cs11至cs1m和cs21至cs2m中的每一个可以形成为“u”形。在存储块blka中，m个单元串被布置在行方向(即，正( )x方向)上。在图5中，两个单元串被示出为布置在列方向(即正( )y方向)上。然而，该图示是为了便于描述而进行的，并且将理解，三个或更多个单元串可以布置在列方向上。
101.在实施例中，单个存储块可以包括多个子块。单个子块可以包括在单个列中以“u”形布置的单元串。
102.多个单元串cs11至cs1m和cs21至cs2m中的每一个包括至少一个源极选择晶体管sst、第一存储器单元mc1至第n存储器单元mcn、管道晶体管pt和至少一个漏极选择晶体管
dst。
103.选择晶体管sst和dst以及存储器单元mc1至mcn可以具有类似的结构。在实施例中，选择晶体管sst和dst、存储器单元mc1至mcn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施例中，用于提供沟道层的柱可以设置在每个单元串中。在实施例中，用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱可以设置在每个单元串中。
104.每个单元串的源极选择晶体管sst联接在公共源极线csl与存储器单元mc1至mcp之间。
105.在实施例中，布置在相同行中的单元串的源极选择晶体管联接到沿行方向延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管联接到不同的源极选择线。在图5中，第一行中的单元串cs11至cs1m的源极选择晶体管联接到第一源极选择线ssl1。第二行中的单元串cs21至cs2m的源极选择晶体管联接到第二源极选择线ssl2。
106.在实施例中，单元串cs11至cs1m和cs21至cs2m的源极选择晶体管可共同联接到单个源极选择线。
107.每个单元串中的第一存储器单元mc1至第n存储器单元mcn联接在源极选择晶体管sst与漏极选择晶体管dst之间。
108.第一存储器单元mc1至第n存储器单元mcn可被分成第一存储器单元mc1至第p存储器单元mcp以及第p 1存储器单元mcp 1至第n存储器单元mcn。第一存储器单元mc1至第p存储器单元mcp顺序地布置在与正( )z方向相反的方向上，并且串联联接在源极选择晶体管sst与管道晶体管pt之间。第p 1存储器单元mcp 1至第n存储器单元mcn顺序地布置在 z方向上，并且串联联接在管道晶体管pt与漏极选择晶体管dst之间。第一存储器单元mc1至第p存储器单元mcp与第p 1存储器单元mcp 1至第n存储器单元mcn经由管道晶体管pt彼此联接。每个单元串的第一存储器单元mc1至第n存储器单元mcn的栅极分别联接到第一字线wl1至第n字线wln。
109.每个单元串的管道晶体管pt的栅极联接到管线pl。
110.每个单元串的漏极选择晶体管dst联接在相应位线与存储器单元mcp 1至mcn之间。行方向上的单元串联接到在行方向上延伸的漏极选择线。第一行中的单元串cs11至cs1m的漏极选择晶体管联接到第一漏极选择线dsl1。第二行中的单元串cs21至cs2m的漏极选择晶体管联接到第二漏极选择线dsl2。
111.在列方向上布置的单元串与在列方向上延伸的位线联接。在图5中，第一列中的单元串cs11和cs21联接到第一位线bl1。第m列中的单元串cs1m和cs2m联接到第m位线blm。
112.在行方向上布置的单元串中的联接到相同字线的存储器单元形成单个页面。例如，第一行中的单元串cs11至cs1m之中联接到第一字线wl1的存储器单元形成单个页面。在第二行中的单元串cs21至cs2m之中联接到第一字线wl1的存储器单元形成另外的页面。可以通过选择漏极选择线dsl1和dsl2中的任意一个来选择在单个行的方向上布置的单元串。可通过选择字线wl1至wln中的任意一个来从所选择的单元串中选择单个页面。
113.在实施例中，代替第一位线bl1至第m位线blm，可提供偶数位线和奇数位线。进一步地，在行方向上布置的单元串cs11至cs1m或cs21至cs2m之中的偶数编号的单元串可以联接到相应的偶数位线。在行方向上布置的单元串cs11至cs1m或cs21至cs2m之中的奇数编号
的单元串可以联接到相应的奇数位线。
114.在实施例中，第一存储器单元mc1至第n存储器单元mcn中的一个或多个可以用作虚设存储器单元。例如，提供一个或多个虚设存储器单元以减小源极选择晶体管sst与存储器单元mc1至mcp之间的电场。可选地，提供一个或多个虚设存储器单元以减小漏极选择晶体管dst与存储器单元mcp 1至mcn之间的电场。随着提供更多的虚设存储器单元，存储块blka的操作可靠性提高，但是存储块blka的大小增加。随着提供更少的虚设存储器单元，存储块blka的大小减小，但是存储块blka的操作可靠性可能劣化。
115.为了有效地控制一个或多个虚设存储器单元，虚设存储器单元中的每一个可以具有所需的阈值电压。在对存储块blka执行擦除操作之前或之后，可以对虚设存储器单元中的全部或一些执行编程操作。当在已经执行编程操作之后执行擦除操作时，可以通过控制施加到与各个虚设存储器单元联接的虚设字线的电压来控制虚设存储器单元的阈值电压，因此虚设存储器单元可以具有所需的阈值电压。
116.图6是示出图4的存储块blk1至blkz中的一个存储块blkb的示例的电路图。
117.参照图6，存储块blkb可以包括多个单元串cs11
′
至cs1m
′
以及cs21
′
至cs2m
′
。单元串cs11
′
至cs1m
′
和cs21
′
至cs2m
′
中的每一个在正( )z方向上延伸。单元串cs11
′
至cs1m
′
和cs21
′
至cs2m
′
中的每一个包括堆叠在存储块blkb下面的衬底(未示出)上的至少一个源极选择晶体管sst、第一存储器单元mc1至第n存储器单元mcn、以及至少一个漏极选择晶体管dst。
118.在实施例中，单个存储块可以包括多个子块。单个子块可以包括在单个列中以“i”形布置的单元串。
119.每个单元串的源极选择晶体管sst联接在公共源极线csl与存储器单元mc1至mcn之间。布置在相同行中的单元串的源极选择晶体管联接到相同源极选择线。布置在第一行中的单元串cs11
′
至cs1m
′
的源极选择晶体管联接到第一源极选择线ssl1。布置在第二行中的单元串cs21
′
至cs2m
′
的源极选择晶体管联接到第二源极选择线ssl2。在实施例中，单元串cs11
′
至cs1m
′
和cs21
′
至cs2m
′
的源极选择晶体管可共同联接到单个源极选择线。
120.每个单元串中的第一存储器单元mc1至第n存储器单元mcn串联联接在源极选择晶体管sst与漏极选择晶体管dst之间。第一存储器单元mc1至第n存储器单元mcn的栅极分别联接到第一字线wl1至第n字线wln。
121.每个单元串的漏极选择晶体管dst联接在相应位线与存储器单元mc1至mcn之间。在行方向上布置的单元串的漏极选择晶体管联接到在行方向上延伸的漏极选择线。第一行中的单元串cs11
′
至cs1m
′
的漏极选择晶体管联接到第一漏极选择线dsl1。第二行中的单元串cs21
′
至cs2m
′
的漏极选择晶体管联接到第二漏极选择线dsl2。
122.因此，除了从每个单元串中排除了管道晶体管pt之外，图6的存储块blkb具有与图5的存储块blka类似的等效电路。
123.在实施例中，代替第一位线bl1至第m位线blm，可提供偶数位线和奇数位线。进一步地，在行方向上布置的单元串cs11
′
至cs1m
′
或cs21
′
至cs2m
′
之中的偶数编号的单元串可以联接到相应偶数位线。在行方向上布置的单元串cs11
′
至cs1m
′
或cs21
′
至cs2m
′
之中的奇数编号的单元串可以联接到相应奇数位线。
124.在实施例中，第一存储器单元mc1至第n存储器单元mcn中的一个或多个可以用作
虚设存储器单元。例如，提供一个或多个虚设存储器单元以减小源极选择晶体管sst与存储器单元mc1至mcn之间的电场。可选地，提供一个或多个虚设存储器单元以减小漏极选择晶体管dst与存储器单元mc1至mcn之间的电场。随着所提供的虚设存储器单元的数量增加，存储块blkb的操作可靠性可以提高，而存储块blkb的大小可能增加。随着所提供的虚设存储器单元的数量减少，存储块blkb的大小可以减小，而存储块blkb的操作可靠性可能劣化。
125.为了有效地控制一个或多个虚设存储器单元，各个虚设存储器单元可以具有所需的阈值电压。在对存储块blkb执行擦除操作之前或之后，可以对虚设存储器单元中的全部或一些执行编程操作。当在已经执行编程操作之后执行擦除操作时，通过控制待被施加到联接到各个虚设存储器单元的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。
126.图7是说明根据本公开的实施例的编程操作的示图。
127.参照图7，写入缓冲器210可以存储待被编程到存储器装置中的多条写入数据d1至d4。写入缓冲器210中存储的写入数据d1至d4的大小不限于本实施例。
128.存储器控制器可以将写入数据d1至d4提供到存储器装置。存储器装置可将从存储器控制器接收的写入数据d1到d4存储在读取和写入电路123中包括的主缓冲器中。
129.当主缓冲器中存储的写入数据d1至d4的大小小于预设大小时，虚设数据生成器131可基于主缓冲器中存储的写入数据d1至d4生成多条虚设数据d1
′
至d4
′
。在实施例中，预设大小可以是一个物理页面中存储的数据的大小。然而，预设大小不限于本实施例。
130.主缓冲器中存储的具有预设大小的编程数据pgm data可以被编程到存储器单元阵列110。编程数据pgm data可以包括写入数据d1至d4和虚设数据d1
′
至d4
′
。
131.在其它实施例中，当写入缓冲器210中存储的写入数据的大小小于预设大小时，存储器控制器可以生成虚设数据。存储器控制器可以将所生成的虚设数据存储在写入缓冲器210中。存储器控制器可以将写入缓冲器210中存储的写入数据和虚设数据提供到存储器装置。
132.在图7的实施例中，由存储器装置而非存储器控制器来生成虚设数据，因此可以更有效地使用写入缓冲器210。存储器控制器可以直接将写入缓冲器210中存储的写入数据清除到存储器装置中，而不需要生成虚设数据。因此，写入缓冲器210可以在先前存储的写入数据已经被清除之后接收和存储新的写入数据，而不需要等待存储器控制器生成虚设数据。
133.图8是描述根据本公开的实施例的虚设数据的生成的示图。
134.参照图8，当写入数据的大小小于预设大小时，可生成虚设数据。
135.在图8中，写入数据“1011”的大小可以是4个位。预设大小可以是8个位。预设大小不限于本实施例。由于写入数据“1011”的大小小于预设大小，所以可以生成虚设数据。该虚设数据可以是通过对预设值和写入数据执行异或(xor)运算而获得的数据。图8中的预设值可以是“1”，其为一个位。然而，预设值可以是包括至少一个位的任何值，而不限于本实施例。
136.在图8中，通过对预设值“1”和写入数据“1011”执行xor运算，可以将虚设数据计算为“0100”。编程数据可以是包括写入数据“1011”和虚设数据“0100”的“10110100”。可以改变写入数据和虚设数据的位置。编程数据的大小可以是与预设大小相对应的8个位。虚设数
据的大小可以被确定为通过从预设大小减去写入数据的大小而获得的值。
137.图9是描述根据本公开的实施例的虚设数据的生成的示图。
138.参照图9，与图8不同，虚设数据可以是通过对移位数据和预设值执行xor运算所获得的数据，而非对写入数据和预设值执行xor运算所获得的数据。该移位数据可以是通过在预设方向上将写入数据移位至少一个位而获得的数据。
139.当生成虚设数据时，可以根据用于存储编程数据的存储器单元所联接到的字线的位置来确定是将使用写入数据还是将使用移位数据。
140.例如，当编程数据存储在联接到偶数字线的存储器单元中时，可以通过对写入数据和预设值执行xor运算来计算虚设数据。当编程数据存储在联接到奇数字线的存储器单元中时，可以通过对移位数据和预设值执行xor运算来计算虚设数据。
141.在其它示例中，当编程数据存储在联接到奇数字线的存储器单元中时，可通过对写入数据和预设值执行xor运算来计算虚设数据。当编程数据存储在联接到偶数字线的存储器单元中时，可通过对移位数据和预设值执行xor运算来计算虚设数据。
142.根据字线的位置使用写入数据或移位数据的原因是为了防止当相同的写入数据存储在联接到相邻字线的存储器单元中时由于相同的虚设数据模式的迭代生成而发生的编程干扰。也就是说，可以通过根据字线的位置选择性地使用写入数据或移位数据来生成虚设数据，因此可以不同地生成虚设数据的模式。
143.在图9中，因为写入数据为“1011”，预设方向为向右方向，并且被移位的位为1个位，所以可将移位数据计算为“1101”。预设方向和被移位的位数量不限于本实施例。
144.通过对预设值“1”和移位数据“1101”执行xor运算，可以将虚设数据计算为“0010”。
145.因此，编程数据可以包括写入数据“1011”和虚设数据“0010”。
146.图10是描述根据本公开的实施例的虚设数据的生成的示图。
147.参照图10，写入数据可以是“10”，并且其大小可以是2个位。由于写入数据的大小小于预设大小，因此可以生成虚设数据。因为预设大小是8个位，所以所生成的虚设数据的大小可被设置为6个位。
148.在这种情况下，写入数据的大小是2个位，因此可以通过对写入数据“10”和预设值“1”执行xor运算来生成第一虚设数据“01”。可以通过对第一虚设数据“01”和预设值“1”执行xor运算来生成第二虚设数据“10”。可以通过对第二虚设数据“10”和预设值“1”执行xor运算来生成第三虚设数据“01”。虚设数据可以被生成为包括第一至第三虚设数据的“011001”。
149.编程数据可以是包括写入数据“10”和虚设数据“011001”的“10011001”。
150.图11是描述根据本公开的实施例的编程命令集的示图。
151.参照图11，由存储器控制器提供到存储器装置的写入数据data的大小可以对应于预设大小。存储器控制器可以向存储器装置提供指示编程操作的开始的编程开始命令pgm ini_cmd、将存储写入数据data的区域的写入地址addr、以及指示编程操作的输入的完成的编程确认命令pgm cf_cmd。编程操作的输入可以包括写入数据data、写入地址addr、编程开始命令pgm ini_cmd等的输入。
152.存储器装置可以从存储器控制器接收编程开始命令pgm ini_cmd、写入地址addr、
写入数据data和编程确认命令pgm cf_cmd。在接收到编程确认命令pgm cf_cmd之后，存储器装置可以将写入数据data编程到从写入地址addr所指示的区域开始的区域。
153.图12是描述根据本公开的实施例的编程命令集的示图。
154.参照图12，由存储器控制器提供到存储器装置的写入数据data的大小可以小于预设大小。存储器控制器可以向存储器装置提供编程命令集(dqx)，该编程命令集包括指示基于写入数据data生成虚设数据的虚设生成命令dm gen_cmd。编程数据可包括写入数据data和虚设数据，其中写入数据可为d1至d4，并且虚设数据可为d1
′
至d4
′
。
155.存储器控制器可以向存储器装置提供写入数据data、指示将存储编程数据的区域的写入地址、以及包括虚设生成命令dm gen_cmd的编程命令集。
156.编程命令集可以包括指示编程操作的开始的编程开始命令pgm ini_cmd、虚设生成命令dm gen_cmd、以及指示编程操作的输入的完成的编程确认命令pgm cf_cmd。
157.写入地址可包括第一地址addr1和第二地址addr2。当编程数据存储在所选择的页面中时，第一地址addr1可以包括指示所选择的页面中将存储指示写入数据data的d1至d4的区域的起始地址。第二地址addr2可包括指示所选择的页面中将存储指示虚设数据的d1
′
至d4
′
的区域的起始地址。可通过第一地址addr1和第二地址addr2在所选择的页面中指定将存储写入数据data的区域。
158.存储器装置可以从存储器控制器接收编程开始命令pgm ini_cmd、第一地址addr1、写入数据data、虚设生成命令dm gen_cmd、第二地址addr2和编程确认命令pgm cf_cmd。在接收到编程确认命令pgm cf_cmd之后，存储器装置可响应于虚设生成命令dm gen_cmd生成具有与通过从预设大小减去写入数据data的大小而获得的值相对应的大小的虚设数据。存储器装置可参考第一地址addr1和第二地址addr2将包括写入数据data和所生成的虚设数据的编程数据编程到所选择的页面。
159.图13是示出图1的存储器控制器的实施例的示图。
160.参照图13，存储器控制器1000联接到主机和存储器装置。响应于来自主机的请求，存储器控制器1000可以访问存储器装置。例如，存储器控制器1000可控制存储器装置的读取操作、写入操作、擦除操作和后台操作。存储器控制器1000可提供存储器装置与主机之间的接口。存储器控制器1000可运行用于控制存储器装置的固件。
161.存储器控制器1000可以包括处理器1010、存储器缓冲器1020、错误校正电路(ecc)1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
162.总线1070可提供存储器控制器1000的组件之间的通道。
163.处理器1010可控制存储器控制器1000的全部操作并且执行逻辑操作。处理器1010可通过主机接口1040与外部主机通信，并且还通过存储器接口1060与存储器装置通信。进一步地，处理器1010可通过缓冲器控制电路1020与存储器缓冲器1050通信。处理器1010可以通过使用存储器缓冲器1020作为工作存储器、高速缓存存储器或缓冲存储器来控制存储装置的操作。
164.处理器1010可执行闪存转换层(ftl)的功能。处理器1010可通过ftl将主机提供的逻辑块地址(lba)转换为物理块地址(pba)。ftl可使用映射表接收lba并将lba转换为pba。通过ftl执行的地址映射方法的示例可包括根据映射单元的各种方法。代表性地址映射方法包括页面映射方法、块映射方法和混合映射方法。
165.处理器1010可使从主机接收的数据随机化。例如，处理器1010可使用随机化种子来随机化从主机host接收的数据。经随机化的数据可以作为待存储的数据被提供到存储器装置，并且可以被编程到存储器单元阵列中。
166.处理器可在读取操作期间对从存储器装置接收的数据进行去随机化。例如，处理器1010可以使用去随机化种子对从存储器装置接收的数据进行去随机化。经去随机化的数据可以被输出到主机。
167.在实施例中，处理器1010可以运行软件或固件以执行随机化或去随机化操作。
168.存储器缓冲器1020可以用作处理器1010的工作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可以存储由处理器1010执行的代码和命令。存储器缓冲器1020可以存储由处理器1010处理的数据。存储器缓冲器1020可以包括静态ram(sram)或动态ram(dram)。
169.错误校正电路1030可以执行错误校正。错误校正电路1030可以基于待通过存储器接口1060写入到存储器装置的数据来执行错误校正码(ecc)编码。经ecc编码的数据可通过存储器接口1060被传送到存储器装置。错误校正电路1030可以基于通过存储器接口1060从存储器装置接收的数据来执行ecc解码。在示例中，错误校正电路1030可以作为存储器接口1060的组件被包括在存储器接口1060中。
170.主机接口1040可以在处理器1010的控制下与外部主机通信。主机接口1040可以使用诸如以下的各种通信方法中的至少一种来执行通信：通用串行总线(usb)、串行at附件(sata)、串列scsi(sas)、高速芯片间(hsic)、小型计算机系统接口(scsi)、外围组件互连(pci)、高速pci(pcie)、高速非易失性存储器(nvme)、通用闪存(ufs)、安全数字(sd)、多媒体卡(mmc)、嵌入式mmc(emmc)、双列直插式存储器模块(dimm)、寄存式dimm(rdimm)和低负载dimm(lrdimm)通信方法。
171.缓冲器控制电路1050可在处理器1010的控制下控制存储器缓冲器1020。
172.存储器接口1060可以在处理器1010的控制下与存储器装置通信。存储器接口1060可通过通道向存储器装置传输命令、地址和数据/从存储器装置接收命令、地址和数据。
173.在实施例中，存储器控制器1000可以不包括存储器缓冲器1020和缓冲器控制电路1050。
174.在实施例中，处理器1010可以使用代码来控制存储器控制器1000的操作。处理器1010可从存储器控制器1000中提供的非易失性存储器装置(例如，rom)加载代码。在实施例中，处理器1010可以通过存储器接口1060从存储器装置加载代码。
175.在实施例中，存储器控制器1000的总线1070可被划分为控制总线和数据总线。数据总线可在存储器控制器1000中传输数据，并且控制总线可在存储器控制器1000中传输控制信息，诸如命令或地址。数据总线和控制总线可以彼此分离，并且可以既不彼此干扰也不彼此影响。数据总线可联接到主机接口1040、缓冲器控制电路1050、错误校正电路1030和存储器接口1060。控制总线可联接到主机接口1040、处理器1010、缓冲器控制电路1050、存储器缓冲器1020和存储器接口1060。
176.在实施例中，图1的写入缓冲器210可以被包括在存储器缓冲器1020中。图1的写入控制器220可以被包括在处理器1010中。
177.图14是示出应用根据本公开的实施例的存储装置的存储卡系统的框图。
178.参照图14，存储卡系统2000可以包括存储器控制器2100、存储器装置2200和连接器2300。
179.存储器控制器2100联接到存储器装置2200。存储器控制器2100可访问存储器装置2200。例如，存储器控制器2100可控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100可以提供存储器装置2200与主机之间的接口。存储器控制器2100可以运行用于控制存储器装置2200的固件。存储器控制器2100可以以与上面参照图1描述的存储器控制器200相同的方式来实施。
180.在实施例中，存储器控制器2100可以包括诸如ram、处理器、主机接口、存储器接口和错误校正电路的组件。
181.存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可基于特定通信协议与外部装置(例如，主机)通信。在实施例中，存储器控制器2100可以通过诸如以下的各种接口协议中的至少一种与外部装置通信：通用串行总线(usb)、多媒体卡(mmc)、嵌入式mmc(emmc)、外围组件互连(pci)、高速pci(pci-e)、高级技术附件(ata)协议、串行ata(sata)、并行ata(pata)、小型计算机系统接口(scsi)、增强型小型磁盘接口(esdi)、电子集成驱动器(ide)、火线、通用闪存(ufs)、wifi、蓝牙和高速非易失性存储器(nvme)协议。在实施例中，连接器2300可以由上述各种通信协议中的至少一种来限定。
182.在实施例中，存储器装置2200可以被实施为诸如以下的各种非易失性存储器装置中的任意一种：电可擦除可编程rom(eeprom)、nand闪速存储器、nor闪速存储器、相变ram(pram)、电阻式ram(reram)、铁电ram(fram)和自旋转移力矩磁性ram(stt-mram)。
183.存储器控制器2100和存储器装置2200可以被集成到单个半导体装置中以形成存储卡。例如，存储器控制器2100和存储器装置2200可以被集成到单个半导体器件中，然后可以形成诸如以下的存储卡：个人计算机存储卡国际协会(pcmcia)、紧凑型闪存卡(cf)、智能媒体卡(sm或smc)、记忆棒、多媒体卡(mmc、rs-mmc、微型mmc或emmc)、sd卡(sd、迷你sd、微型sd或sdhc)、通用闪存(ufs)等。
184.图15是示出应用根据本公开的实施例的存储装置的固态驱动器(ssd)系统的框图。
185.参照图15，ssd系统3000可以包括主机3100和ssd 3200。ssd 3200可通过信号连接器3001与主机3100交换信号sig，并且可通过电源连接器3002接收电力pwr。ssd 3200可以包括ssd控制器3210、多个闪速存储器3221至322n、辅助电源3230和缓冲存储器3240。
186.根据本公开的实施例，ssd控制器3210可以执行上面参照图1描述的存储器控制器200的功能。
187.ssd控制器3210可以响应于从主机3100接收的信号sig来控制多个闪速存储器3221至322n。在实施例中，信号sig可指示基于主机3100和ssd 3200的接口的信号。例如，信号sig可以是由诸如以下的各种接口中的至少一种限定的信号：通用串行总线(usb)、多媒体卡(mmc)、嵌入式mmc(emmc)、外围组件互连(pci)、高速pci(pci-e)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)、小型计算机系统接口(scsi)、增强型小型磁盘接口(esdi)、电子集成驱动器(ide)、火线、通用闪存(ufs)、wifi、蓝牙和高速非易失性存储器(nvme)接口。
188.辅助电源3230可以通过电源连接器3002联接到主机3100。辅助电源3230可以由主
机3100提供电力pwr，并且可以被充电。当来自主机3100的电力供应没有被平稳地执行时，辅助电源3230可以供应ssd 3200的电力。在实施例中，辅助电源3230可位于ssd 3200内部或位于ssd 3200外部。例如，辅助电源3230可位于主板中，并且还可将辅助电力提供到ssd 3200。
189.缓冲存储器3240用作ssd 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或者从多个闪速存储器3221至322n接收的数据，或者可以临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如dram、sdram、ddr sdram、lpddr sdram和gram的易失性存储器，或者诸如fram、reram、stt-mram和pram的非易失性存储器。
190.图16是示出应用根据本公开的实施例的存储装置的用户系统的框图。
191.参照图16，用户系统4000可以包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
192.应用处理器4100可以运行用户系统4000中包括的组件，操作系统(os)，或用户程序。在实施例中，应用处理器4100可以包括用于控制用户系统4000中包括的组件的控制器、接口、图形引擎等。应用处理器4100可以由片上系统(soc)形成。
193.存储器模块4200可以充当用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器。存储器模块4200可以包括诸如dram、sdram、ddr sdram、ddr2 sdram、ddr3 sdram、lpddr sdram、lpddr2 sdram和lpddr3 sdram的易失性ram，或者诸如pram、reram、mram和fram的非易失性ram。在实施例中，应用处理器4100和存储器模块4200可以基于堆叠封装(pop)来封装，并且然后可以被设置为单个半导体封装。
194.网络模块4300可以与外部装置通信。在实施例中，网络模块4300可以支持诸如以下的无线通信：码分多址(cdma)、全球移动通信系统(gsm)、宽带cdma(wcdma)、cdma-2000、时分多址(tdma)、长期演进(lte)、wimax、wlan、uwb、蓝牙或wi-fi。在实施例中，网络模块4300可以被包括在应用处理器4100中。
195.存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。可选地，存储模块4400可以将存储模块4400中存储的数据传输到应用处理器4100。在实施例中，存储模块4400可以被实施为诸如以下的非易失性半导体存储器装置：相变ram(pram)、磁性ram(mram)、电阻式ram(rram)、nand闪速存储器、nor闪速存储器或具有三维(3d)结构的nand闪速存储器。在实施例中，存储模块4400可以被设置为可移除存储介质(可移除驱动器)，诸如用户系统4000的存储卡或外部驱动器。
196.在实施例中，存储模块4400可以包括多个非易失性存储器装置，多个非易失性存储器装置中的每一个可以以与上面参照图1所述的存储器装置100相同的方式操作。存储模块4400可以以与上面参照图1所述的存储装置50相同的方式操作。
197.用户接口4500可以包括将数据或指令输入到应用处理器4100或将数据输出到外部装置的接口。在实施例中，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以进一步包括用户输出接口，诸如液晶显示器(lcd)、有机发光二极管(oled)显示装置、有源矩阵oled(amoled)显示装置、led、扬声器和监视器。
198.根据本公开，提供了一种具有提高的编程性能的存储装置和操作存储装置的方
法。
199.本公开的上述实施例旨在说明而不是限制本公开。各种替代和等同方案是可能的。本发明不受本文所述实施例的限制。本发明也不限于任何特定类型的存储装置。鉴于本公开而显而易见的其他添加、减少或修改旨在落入所附权利要求的范围内。