三维存储器及其制备方法与流程

1.本技术涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3d nand)的结构及其制备方法。


背景技术：

2.三维存储器件的存储密度大、存储量高，在近些年得到了不断地发展和广泛的应用。一般来说，在3d nand结构中，包括垂直交替堆叠的多层栅极层和绝缘层，堆叠层的中心区域为核心存储区，用于形成存储单元以存储数据，堆叠层的边缘区域为台阶结构，栅极层通过台阶结构的接触结构与外部电路实现电连接。
3.但是随着存储容量的增大，堆叠层数也随之增加，形成接触结构时需要的刻蚀的接触孔(ct)越来越深，因此在形成接触孔的过程中极易造成栅极层击穿，在接触孔中填充用于形成接触结构的导电材料之后，会导致不同栅极层之间的短接，从而引发存储器的失效。并且栅极层的端部在与字线接触连接的过程中，栅极层的端部在与字线连接容易出现断路，从而导致存储器失效。
4.因此，如何在不影响三维存储器结构性能的前提下，实现字线接触与栅极层的有效电连接是目前亟待解决的问题。


技术实现要素：

5.本技术的一些实施方式提供了可至少部分解决现有技术中存在的上述问题的三维存储器及其制备方法。
6.根据本技术的一个方面，提供三维存储器的制备方法，所述方法可包括：在衬底上交替堆叠绝缘层和牺牲层，以形成具有台阶区域的叠层结构；在所述台阶区域的每个台阶上形成凸起结构，各个所述凸起结构与其上方相邻台阶之间存在第一接触孔，并包括中心绝缘层以及包围所述中心绝缘层的连接牺牲层；在所述第一接触孔内以及每个所述凸起结构上方沉积第二绝缘层；形成覆盖所述第二绝缘层的填充介质层和贯穿所述填充介质层及所述叠层结构并延伸至所述衬底的多个虚拟沟道结构；以及去除所述牺牲层和所述连接牺牲层，形成栅极间隙和回字形的连接间隙，其中，所述连接间隙位于所述虚拟沟道结构、所述第二绝缘层、所述绝缘层与所述中心绝缘层之间。
7.在本技术一个实施方式中，所述方法还可包括：在所述栅极间隙和所述连接间隙内填充导电材料，形成栅极层和连接层；以及形成贯穿所述填充介质层和所述第二绝缘层并与所述连接层电连接的导电触点。
8.在本技术一个实施方式中，去除所述牺牲层和所述连接牺牲层的步骤可包括：形成贯穿所述叠层结构并延伸至所述衬底的栅线缝隙，并经由所述栅线缝隙去除所述牺牲层和所述连接牺牲层。
9.在本技术一个实施方式中，在形成栅极层和连接层之前，所述方法还可包括：在所述栅线缝隙的内壁、所述栅极间隙的内壁以及所述连接间隙的内壁分别依次形成高介电常
数层和粘接层。
10.在本技术一个实施方式中，所述导电触点的底部可位于所述连接层、所述中心绝缘层或者所述粘接层。
11.在本技术一个实施方式中，在所述台阶区域的每个台阶上形成凸起结构的步骤可包括：对所述台阶区域的所述绝缘层进行处理，形成第一绝缘层并在所述叠层结构上方形成第一牺牲层；在每个所述台阶的端部形成至少贯穿所述第一牺牲层的第一接触孔；经由所述第一接触孔，对每个所述台阶上的所述第一绝缘层进行刻蚀，形成凹槽和中心绝缘层；在所述凹槽内部、所述第一接触孔的内壁以及每个所述台阶上沉积第二牺牲层；以及去除所述第二牺牲层位于所述第一接触孔内壁以及所述叠层结构上方的部分。
12.在本技术一个实施方式中，多个所述虚拟沟道结构分别位于每个所述台阶的端部，且与所述台阶一一对应。
13.在本技术一个实施方式中，所述方法还可包括：去除所述栅线缝隙侧壁上的所述粘合层。
14.在本技术一个实施方式中，所述方法还可包括：在去除所述栅线缝隙侧壁上的所述粘合层后，对所述栅线缝隙进行填充，以形成栅线缝隙结构。
15.在本技术一个实施方式中，所述方法还可包括：形成贯穿所述叠层结构并延伸至所述衬底的沟道孔；以及在所述沟道孔的内壁上依次形成功能层和沟道层，并在所述沟道孔内填充绝缘材料，以形成沟道结构。
16.本技术另一方面提供了一种三维存储器，所述三维存储器可包括：衬底；叠层结构，设置于所述衬底的一侧，并包括具有交替堆叠绝缘层和栅极层的台阶区域；以及外围接触结构，包括位于所述台阶区域的每个台阶的端部并与所述栅极层连接的回字形连接结构，其中，所述回字形连接结构包括中心绝缘层以及包围所述中心绝缘层的连接层。
17.在本技术一个实施方式中，所述外围接触结构还可包括：位于所述回字形连接结构上方的第二绝缘层以及覆盖所述第二绝缘层的填充介质层。
18.在本技术一个实施方式中，所述外围接触结构还可包括：贯穿所述填充介质层及所述叠层结构并延伸至所述衬底的多个虚拟沟道结构。
19.在本技术一个实施方式中，所述外围接触结构还可包括：位于所述虚拟沟道结构之间、贯穿所述填充介质层和所述第二绝缘层并与所述连接层电连接的导电触点。
20.在本技术一个实施方式中，所述回字形连接结构还可包括：位于所述中心绝缘层与所述连接层之间的高介电常数层和粘接层，其中，所述粘接层与所述中心绝缘层接触。
21.在本技术一个实施方式中，所述导电触点的底部可位于所述连接层、所述中心绝缘层或者所述粘接层。
22.在本技术一个实施方式中，所述多个虚拟沟道结构可分别位于每个所述台阶的端部，且与所述台阶一一对应。
23.在本技术一个实施方式中，所述三维存储器还可包括：贯穿所述叠层结构并延伸至所述衬底的栅线缝隙结构。
24.在本技术一个实施方式中，，所述三维存储器还可包括：沟道结构，贯穿所述叠层结构并延伸至所述衬底，并包括绝缘芯部以及依次围绕所述绝缘芯部的沟道层和功能层。
25.根据本技术实施方式的三维存储器的制备方法，通过在叠层结构的阶梯区域形成
回字形的连接间隙，进一步形成回字形连接层，扩大了导电触点的接触窗口，以及增加了与导电触点的接触厚度，降低了对形成导电触点过程中刻蚀深度的精度要求，在一定程度上提高了三维存储器的电连接可靠性。并且形成回字形连接结构对于单个和多个堆叠结构的存储器都适用，技术可扩展性强。
附图说明
26.通过阅读参照以下附图所作的对非限制性实施例的详细描述，本技术的其它特征、目的和优点将会变得更明显。其中：
27.图1为根据本技术示例性实施方式的三维存储器制备方法的流程图；
28.图2为根据本技术示例性实施方式在衬底上形成叠层结构后的剖面示意图；
29.图3a为根据本技术示例性实施方式形成沟道结构后的剖面示意图；
30.图3b为根据本技术另一示例性实施方式的形成沟道结构的剖面示意图；
31.图3c为根据本技术再一示例性实施方式的形成沟道结构的剖面示意图；
32.图4为根据本技术示例性实施方式的形成凸起结构的工艺流程图；
33.图5至图17为根据本技术示例性实施方式的三维存储器的制备方法的剖面示意图；以及
34.图18为根据本技术示例性实施方式的三维存储器俯视图示意图。
具体实施方式
35.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
36.在附图中，为了便于说明，已稍微调整了元件的大小、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。另外，在本技术中，各步骤处理描述的先后顺序并不必然表示这些处理在实际操作中出现的顺序，除非有明确其它限定或者能够从上下文推导出的除外。
37.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
38.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
39.需要说明的是，在不冲突的情况下，本技术中的实施方式及实施方式中的特征可
以相互组合。下面将参考附图并结合实施方式来详细说明本技术。
40.图1为根据本技术实施方式的三维存储器制备方法的流程图。如图1所示，本技术提供一种三维存储器的制备方法1000，包括：
41.步骤s100：在衬底上交替堆叠绝缘层和牺牲层，以形成具有台阶区域的叠层结构；
42.步骤s200：在台阶区域的每个台阶上形成凸起结构，各个凸起结构与其上方相邻台阶之间存在第一接触孔，并包括中心绝缘层以及包围中心绝缘层的连接牺牲层；
43.步骤s300：在第一接触孔内以及每个凸起结构上方沉积第二绝缘层；
44.步骤s400：形成覆盖第二绝缘层的填充介质层和贯穿填充介质层及叠层结构并延伸至衬底的多个虚拟沟道结构；以及
45.步骤s500：去除牺牲层和连接牺牲层，形成栅极间隙和回字形连接间隙，其中，连接间隙位于虚拟沟道结构、第二绝缘层、绝缘层与中心绝缘层之间。
46.下面将结合图2至图18详细说明上述制备方法1000的各个步骤的具体工艺。
47.步骤s100
48.首先，根据本技术的一些实施方式的三维存储器的制备方法1000从步骤s100开始，在衬底上交替堆叠绝缘层和牺牲层，以形成具有台阶区域的叠层结构。图2为根据本技术示例性实施方式在衬底上形成叠层结构后的剖面示意图。存储器的衬底可以为单层衬底，例如硅衬底，也可以为多层的复合衬底，本技术以衬底为复合衬底为例进行说明。如图2所示，在复合衬底110上形成叠层结构120，其中复合衬底110用于支撑在其上的器件结构，可通过诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合的薄膜沉积工艺，依次设置有基底、支撑层、衬底牺牲层和盖层，以形成复合衬底110。基底可选择任何适合的半导体材料，例如可为单晶硅(si)、单晶锗(ge)、硅锗(gesi)、碳化硅(sic)、绝缘体上硅(soi)或者绝缘体上锗(goi)等
ⅲ‑
v族化合物。值得注意的是，本技术的衬底110还可采用本领域中已知的其它半导体材料中的至少一种制备。
49.叠层结构120包括交替堆叠的绝缘层121和牺牲层122。多个牺牲层122的厚度可相同也可不同，多个绝缘层121的厚度可相同也可不同，绝缘层121和牺牲层122的厚度可根据具体工艺需求进行设置。此外，在叠层结构120可包括交替堆叠的多对绝缘层121和牺牲层122。例如，叠层结构120可包括32对、64对、128对或多于128对的绝缘层121和牺牲层122。在这里虽然例举了绝缘层121和牺牲层122对的具体个数，但是在其它实施方式中还可以采用其它对数的绝缘层121和牺牲层122，本技术对此不作限制。
50.在一些实施方式中，绝缘层121和牺牲层122选用的材料可具有不同的刻蚀选择比，牺牲层122可在后续的工艺过程中被去除并被导电材料代替，从而形成栅极层，即字线。可选地，绝缘层121的材料可例如包括氧化硅，牺牲层122的材料可例如包括氮化硅。叠层结构120中绝缘层121和牺牲层122层数越多，集成度越高，由其形成的存储单元的个数越多，可根据实际存储需求来设计叠层结构120的堆叠层数及堆叠高度，本技术对此不做具体的限定。
51.随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，可采用双堆叠技术或多堆叠技术，通过在叠层结构的厚度的方向上依次堆叠的n个(n≥2)子叠层结构形成叠层结构，每个子叠层结构可包括多个交替堆叠的多个牺牲层122和绝缘层121，每个子叠层结构的层数可相同，也可不同。在本技术中以单个叠层结构为
例进行说明，然而本领域技术人员可以理解的是，可以在多叠层结构或单叠层结构的基础上进行后续制备工艺。
52.步骤s200
53.本技术示例性的实施方式的三维存储器的俯视图如图18所示，三维存储器包括核心区150和台阶区域140，其中核心区域150还包括垂直于衬底的沟道结构130和栅线缝隙结构280。为了更好的说明本技术示例性方式的三维存储器的制备方法，将结合工艺流程对核心区域150沿虚线bb’的剖面示意图和/或台阶区域140沿虚线aa’的剖面示意图进行说明。
54.在形成叠层结构120之后，可形成贯穿叠层结构120并延伸至复合衬底110的沟道孔(未示出)，以及在沟道孔的内壁上依次形成功能层131和沟道层132，并在沟道孔内填充绝缘材料，以形成沟道结构130，形成沟道结构130后的存储器剖面示意图如图3a所示。
55.在本技术一个实施方式中，沟道结构130如图3a中虚线框内所示，可采用例如干法或者湿法刻蚀工艺在叠层结构120中形成沟道孔(未示出)。该沟道孔可垂直地向复合衬底110的方向延伸，从而暴露部分复合衬底110。可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺在沟道孔的侧壁上依次形成功能层131和沟道层132。在沟道孔侧壁依次形成电荷阻挡层、电荷捕获层和隧穿层，电荷阻挡层、电荷捕获层和隧穿层可被称为功能层131。在一些实施方式中，功能层131可包括氧化物-氮化物-氧化物(ono)结构。在功能层131的表面形成沟道层132，沟道层132的材料可为多晶硅。在形成有功能层131和沟道层132的沟道孔内形成绝缘填充层的步骤中，可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺在沟道孔内填充电介质材料例如氧化硅，从而形成沟道结构130。可选地，可通过控制填充工艺，在填充过程中形成一个或多个空气间隙以减轻结构应力。
56.在本技术另一个实施方式中，图3b为图18中沿虚线bb’的剖面示意图，其中沟道结构130如图3b中虚线框内所示，可采用例如干法或者湿法刻蚀工艺在叠层结构120中形成沟道孔(未示出)。该沟道孔可垂直地向复合衬底110的方向延伸，从而暴露部分复合衬底110。可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺在沟道孔的侧壁上依次形成功能层131和沟道层132a。在沟道孔侧壁依次形成电荷阻挡层、电荷捕获层和隧穿层，电荷阻挡层、电荷捕获层和隧穿层可被称为功能层131。在一些实施方式中，功能层131可包括氧化物-氮化物-氧化物(ono)结构。在功能层131的表面形成沟道层132a，沟道层132a延伸至复合衬底110内以及临近复合衬底110的部分的掺杂浓度大于沟道层的其他部分的掺杂浓度，有利于实现沟道层132a与复合衬底中的外围接触部133之间良好稳定的电连接，提高了三维存储器的电性能。
57.在本技术又一个实施方式中，图3c为图18中沿虚线bb’的剖面示意图，其中沟道结构130如图3c中虚线框内所示，可采用例如干法或者湿法刻蚀工艺在叠层结构120中形成沟道孔(未示出)。该沟道孔可垂直地向复合衬底110的方向延伸，从而暴露部分复合衬底110。可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺在沟道孔的侧壁上依次形成功能层131和沟道层132。在沟道孔侧壁依次形成电荷阻挡层、电荷捕获层和隧穿层，电荷阻挡层、电荷捕获层和隧穿层可被称为功能层131。在一些实施方式中，功能层131可包括氧化物-氮化物-氧化物(ono)结构。在功能层131的表面形成沟道层132，沟道层132的材料可为多晶硅。在复合衬底110中，可形成垂直贯穿功能层131，与沟道层132实现电连接的导电层111，通过改变与沟道层132电连接的位置，可更好的配合后续电路设计。
58.然后在步骤s200中，在台阶区域的每个台阶上形成凸起结构。如图4所示，形成凸起结构的方法2000可以包括：
59.步骤s2100：对台阶区域的绝缘层进行处理，形成第一绝缘层并在叠层结构上方形成第一牺牲层；
60.步骤s2200：在每个台阶的端部形成至少贯穿第一牺牲层的第一接触孔；
61.步骤s2300：经由第一接触孔，对每个台阶区域上的第一绝缘层进行刻蚀，形成凹槽和中心绝缘层；
62.步骤s2400：在凹槽内部、第一接触孔的内壁以及每个台阶区域上沉积第二牺牲层；以及
63.步骤s2500：去除第二牺牲层位于第一接触孔的内壁以及叠层结构上方的部分。
64.在步骤s2100中，对台阶区域的绝缘层进行处理，形成第一绝缘层并在叠层结构上方依次形成第一绝缘层和形成第一牺牲层。在本技术示例性的实施方式中，图5a为图18沿虚线bb’和沿虚线aa’的剖面示意图拼接后的剖面示意图。如图5a所示，可通过对叠层结构120中的绝缘层121和牺牲层122的边缘部分执行多个“修整-刻蚀”循环，以使叠层结构120具有一个或者多个倾斜的边缘，其中，远离复合衬底110的一侧的绝缘层121和牺牲层122对的长度小于靠近复合衬底110的一侧的绝缘层121和牺牲层122对的长度，每一对绝缘层121和牺牲层122形成一个台阶141，多个绝缘层121和牺牲层122对组成台阶区域140。
65.图5b和5c是三维存储器的俯视图，三维存储器可包括核心区域(core)150和台阶区域(ss)140，其中，核心区域150用于信息的存储，台阶区域140用于向核心区域150传输控制信息，以实现核心区域150的读写等操作。在本技术的一个实施方式中，台阶区域140位于相邻的核心区域150之间，两个核心区域150可共用一个台阶区域140来进行信息的传递，核心区域150与台阶区域140的设置如图5b所示。在本技术的另一个实施方式中，核心区域150位于相邻的台阶区域140之间，核心区域150可通过相邻的两个台阶区域140来进行信息的传递，核心区域150与台阶区域140的设置如图5c所示。然而本领域技术人员可以理解，图5b和图5c中核心区域150与台阶区域140的设置为示例性设置，本技术不限于此。
66.为了更好的说明本技术，图6至图16为图18沿虚线bb’和沿虚线aa’的剖面示意图拼接后的剖面示意图。在本技术一个示例性的实施方式中，可采用表面处理工艺，例如离子注入工艺(imp)，对台阶中暴露的绝缘层121进行处理，形成第一绝缘层210。然后在叠层结构120上方第一牺牲层220，如图6a所示。在本技术另一个示例性的实施方式中，可例如采用光刻工艺去除台阶区域暴露的的牺牲层121，去除台阶区域的牺牲层121后的剖面示意图如图6b所示。然后可采用诸如cvd、pvd、ald或其任何组合薄膜工艺，在台阶区域沉积第一绝缘层210，然后在叠层结构120上方形成第一牺牲层220，形成第一牺牲层后的剖面示意图如图6a所示。
67.叠层结构120包括台阶区域140，第一绝缘层210的刻蚀速率大于第一牺牲层220的刻蚀速率。第一牺牲层220的材料可包括氮化物，第一牺牲层220的材料可以与叠层结构120中牺牲层122的材料相同，也可以不同，本技术对此不做限制。
68.在步骤s2200中，首先对台阶区域140进行刻蚀，形成至少贯穿第一牺牲层220，且位于台阶端部接触的多个第一接触孔230。在本技术的实施方式中，第一接触孔230可只贯穿第一牺牲层220，即第一接触孔230的底部与第一绝缘层210表面接触；第一接触孔230也
可贯穿第一牺牲层220和部分第一绝缘层210，即第一接触孔230的底部位于第一绝缘层210中；第一接触孔230还可贯穿第一牺牲层220和第一绝缘层210，即第一接触孔230的底部与牺牲层122的表面接触；第一接触孔230还可至少贯穿第一牺牲层220和第一绝缘层210，即第一接触孔230的底部位于牺牲层122中。本技术以第一接触孔230的底部与第一绝缘层210表面接触为例进行说明，形成第一接触孔230后的示意图如图7所示。
69.在步骤s2300中，经由第一接触孔，对台阶区域部分第一绝缘层进行刻蚀，以形凹槽和中心绝缘层。在本技术示例性的实施方式中，如图8所示，可通过刻蚀工艺，经由第一接触孔230，对台阶区域140部分第一绝缘层210进行回刻，形成凹槽240和中心绝缘层211，凹槽240的底部位于第一绝缘层210中，并且在同一个第一绝缘层210之间的两个开口方向相反的凹槽240底部之间存在中心绝缘层211，中心绝缘层211即部分第一绝缘层210。
70.在步骤s2400中，在凹槽内部、第一接触孔的内壁以及台阶区域上方沉积第二牺牲层。在本技术示例性的实施方式中，如图9所示，可采用例如cvd、pvd、ald或其任何组合等薄膜沉积工艺在凹槽(图中未示出)内部、第一接触孔230内壁以及叠层结构120上方沉积第二牺牲层251。然而本领域的技术人员可知，第二牺牲层251的材料可与叠层结构120中牺牲层的材料相同，也可与叠层结构120中牺牲层的材料不同，本技术对此不做限制。
71.在步骤s2500中，去除第二牺牲层位于第一接触孔的内壁以及叠层结构上方的部分。在本技术示例性的实施方式中，如图10所示，可通过光刻和蚀刻工艺(例如干法或者湿法刻蚀工艺)去除第一接触孔230内壁以及叠层结构120上方的第二牺牲层251，剩余的第二牺牲层251与牺牲层122组成凹槽的半包围结构，凹槽的内部为中心绝缘层211。凸起结构250与凸起结构250上方相邻台阶的端部之间存在第一接触孔230，凸起结构250如图虚线框内所示，包括中心绝缘层211以及包围中心绝缘层的连接牺牲层，连接牺牲层包括位于凹槽内部的部分第二牺牲层251以及位于分第二牺牲层251和中心绝缘层211上方的部分第一牺牲层220。
72.步骤s300和步骤s400
73.在步骤s300中，可采用例如cvd、pvd、ald或其任何组合等薄膜沉积工艺，在第一接触孔(图中未示出)内以及台阶区域上方沉积第二绝缘层260，本技术第二绝缘层260的材料与第一绝缘层210的材料相同，然而本领域的技术人员可知，第二绝缘层260的材料可与第一绝缘层210的材料相同，也可与第一绝缘层210的材料不同，本技术对此不做限制。
74.在步骤s400中，如图11所示，在本技术示例性的实施方式中，可进一步形成覆盖台阶结构140(参见图8)的填充介质层270，填充介质层270可通过诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合的薄膜沉积工艺形成。填充介质层270可为氧化物或者氧化硅基材料等，例如基于teos的氧化硅(teso-based sio2)。此外，作为一种选择，填充介质层270也可为多层结构。还可进一步采用化学机械研磨等工艺对填充介质层270的表面进行平坦化处理，使得填充介质层270可为后续生成的字线接触孔提供基本平坦的表面。
75.然后可在台阶区域140形成虚拟沟道结构290，如图12所示，虚拟沟道结构290贯穿台阶区域的填充介质层270和叠层结构并在垂直叠层结构120厚度方向延伸至复合衬底110，虚拟沟道结构290可包括虚拟沟道孔以及设置于虚拟沟道孔中的填充介质层，其中虚拟沟道结构290中的填充介质层的材料为绝缘材料，可与第二绝缘层260的材料相同，例如
填充介质层的材料为氧化物。虚拟沟道结构290与其对应的台阶的绝缘层和牺牲层的端部接触，并且一一对应，以便后续工艺中不同的栅极层的连接结构之间的隔离。本技术以虚拟沟道结构290中的填充介质层的材料与第二绝缘层260的材料相同为例进行说明，然而本领域的技术人员可知，虚拟沟道结构290中的填充介质层的材料也可与第一绝缘层的材料不同，本技术对此不做限制。虚拟沟道结构290可为后续去除牺牲层形成栅极的操作提供结构支撑，并且可作为后续形成回字型连接间隙的刻蚀阻挡层。
76.步骤s500
77.在步骤s500中，如图13所示，在本技术示例性的实施方式中，可采用例如干法或者湿法刻蚀工艺，形成贯穿叠层结构的栅线缝隙。栅线缝隙281可与沟道结构在平行于复合衬底110方向上具有一定的间隔距离，并贯穿叠层结构120并延伸到复合衬底110中。进一步地，可经由该栅线缝隙281去除叠层结构120中的牺牲层(图中未示出)、第一牺牲层(图中未示出)和剩余第二牺牲层(图中未示出)，以形成栅极间隙310和回字形的连接间隙320。回字形的连接间隙320由位于中间部分的中心绝缘层211和位于四周的部分虚拟沟道结构290、第二绝缘层260以及叠层结构120中的绝缘层121形成。回字形的连接间隙320为后续外围结构与栅极层的连接提供了较大的对准区间，在一定程度上改善了外围结构与栅极层的对准问题。
78.在本技术示例性的实施方式中，三维存储器的制备方法还可包括以下步骤。如图14a所示，可例如采用诸如cvd、pvd、ald或者其任意组合的薄膜沉积工艺在牺牲间隙(图中未示出)的内壁、回字形的连接间隙(图中未示出)的内壁、栅线缝隙281的内壁上以及叠层结构120上形成高介电常数层282。可选地，可例如采用诸如cvd、pvd、ald或者其任意组合的薄膜沉积工艺在高介电常数层282的上进一步形成粘合层283。进一步地，并在形成有高介电常数层281和粘合层282的牺牲间隙内以及回字形的连接间隙形成导电层，例如栅极层311和连接层321，连接层321与其接触的栅极层311之间形成电连接，进一步形成连接层321依次被粘合层282和高介电常数层281包围。其中，中心绝缘层211、部分高介电常数层282、部分粘合层283以及连接层321组成回字形连接结构。回字形连接结构的放大图如图14b所示。可选地，栅极层311和连接层321的材料可例如包括诸如钨、钴、铜、铝或者其任意组合的导电材料。粘合层282的材料可例如包括诸如钛、氮化钛、钽、氮化钽或者其任意组合，可用于粘合栅极层311与高介电常数层282并可用于防止栅极层311的导电材料扩散。高介电常数层282的材料可例如包括诸如氧化铝、氧化铪或者其任意组合。经上述工艺处理后，高介电常数层282可覆盖于至少部分栅极线狭缝的内壁和回字形的连接间隙320上。
79.在示例性的实施方式中，可采用光刻和刻蚀工艺(例如干法或者湿法刻蚀工艺)，去除栅线缝隙内侧壁的的粘合层和去除高介电常数层位于栅极线狭缝底部的部分。可选地，可例如采用诸如cvd、pvd、ald或者其任意组合的薄膜沉积工艺在栅线缝隙内依次形成栅线绝缘层284和栅线导电层285，栅线缝隙结构包括栅线绝缘层284和栅线导电层285。栅线绝缘层284可包括多个绝缘层，例如图15a所示，以栅线绝缘层284包括两个子栅线绝缘层为例进行说明，栅线绝缘层284包括第一子栅线绝缘层2841和第二子栅线绝缘层2842。栅线绝缘层284的材料可例如包括诸如氧化硅、氮化硅或者氮氧化硅等电介质材料。栅线导电层285的材料可例如包括诸如钨、钴、铜、铝或者掺杂的多晶硅材料等导电材料。
80.作为一种实施方式，第一栅线子绝缘层2841可包括位于第二栅线子绝缘层2842侧
壁的第一部分和位于第一栅线子绝缘层2842和复合衬底110之间的第二部分，其中，第一部分和第二部分的掺杂浓度可不同。此栅线缝隙结构280如图15b所示，可选地，第一栅线子绝缘层2841的第一部分和第二部分可具有相同的厚度或者不同的厚度，在该实施方式中对此不做具体地限定。
81.在本技术示例性地实施方式中，如图16所示，可采用光刻和刻蚀工艺(例如干法或者湿法刻蚀工艺)，在台阶区域沿填充介质层270远离复合衬底110的表面向衬底方向垂直进行刻蚀，直至刻蚀到连接层321，形成贯穿到连接层321的多个连接凹槽(图中未示出)。
82.可选的，采用诸如cvd、pvd、ald或者其任意组合的薄膜沉积工艺在贯穿到连接层321的多个连接凹槽内壁沉积触点粘合层322。触点粘合层322的材料可例如包括诸如钛、氮化钛、钽、氮化钽或者其任意组合，可用于粘合导电触点323与填充介质层270并可用于防止导电触点323的导电材料扩散。进一步的在贯穿到连接层321的多个凹槽内进行填充，以形成导电触点323，其中，导电触点323与虚拟沟道结构290相间排列。导电触点323的材料可例如包括诸如钨、钴、铜、铝或者其任意组合的导电材料，用于与外部电路进行电连接。触点粘合层322或导电触点323与连接层321形成电连接，进一步与栅极层311之间形成电连接。图17a至图17d为三位存储器局部区域的放大图，在本技术示例性的实施方式中，如图17a所示，导电触点323的底部可以位于粘合层283，如图17b和17d所示，导电触点323的底部可以连接层321，如图17c所示，导电触点323的底部可以位于中间绝缘层211。
83.根据本技术示例性实施方式的三维存储器的制备方法，通过在叠层结构的阶梯区域形成回字形的连接间隙，进一步形成回字形连接结构，整个回字形连接结构都可作为导电触点的接触窗口，与相关技术相比，扩大了导电触点的接触窗口，降低了工艺中的刻蚀精度，有利于存储器的稳定性。并且形成回字形连接结构增加了与导电触点的接触厚度，导电触点的端部可位于中间绝缘层、粘合层或者连接层之间的任一层，大大降低了对形成导电触点过程中刻蚀深度的精度要求，避免了栅极层与导电触点之间存在电连接不良的问题，在一定程度上提高了三维存储器的电连接可靠性。并且形成回字形连接结构对于单个和多个堆叠结构的存储器都适用，技术可扩展性强。
84.本技术另一方面还提供了一种三维存储器。图16是本技术示例性的三维存储器的剖面图。如图16所示，本技术的存储器可包括衬底110、叠层结构120和外围接触结构400。叠层结构120可以设置于衬底110的一侧，并包括具有交替堆叠绝缘层121和栅极层311的台阶区域。外围接触结构400可以包括位于台阶区域的每个台阶的端部并与栅极层311连接的回字形连接结构，其中，回字形连接结构包括中心绝缘层211以及包围所述中心绝缘层的连接层。
85.在本技术的一个实施方式中，外围接触结构400还可包括：贯穿填充介质层270及叠层结构120并延伸至衬底110的多个虚拟沟道结构290；以及位于虚拟沟道结构290之间、贯穿填充介质层270和第二绝缘层260并与连接层321电连接的导电触点323。在本技术的一个实施方式中，回字形连接结构还可包括：位于中心绝缘层211与连接层321之间的高介电常数层282和粘接层283，其中，粘接层283与中心绝缘层211接触。在本技术的一个实施方式中，导电触点290的底部位于连接层321、中心绝缘层211或者所述粘接层283。
86.在本技术的一个实施方式中，多个虚拟沟道结构290分别位于每个台阶的端部，且与台阶一一对应。
87.根据本技术示例性实施方式的三维存储器的制备方法，通过在叠层结构的阶梯区域形成回字形的连接间隙，进一步形成回字形连接层结构，整个回字形连接结构都可作为导电触点的接触窗口，与相关技术相比，扩大了导电触点的接触窗口，降低了工艺中的刻蚀精度，有利于存储器的稳定性。以及并且形成回字形连接结构增加了与导电触点的接触厚度，导电触点的端部可位于中间绝缘层、粘合层或者连接层之间的任一层，大大降低了对形成导电触点过程中刻蚀深度的精度要求，在一定程度上提高了三维存储器的电连接可靠性。并且形成回字形连接结构的工艺简单，成本低，形成回字形连接结构对于单个和多个堆叠结构的存储器都适用，技术可扩展性强。
88.由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。
89.如上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明。应理解的是，以上所述仅为本发明的具体实施方式，并不用于限制本发明。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等均应包含在本发明的保护范围之内。