用于在形成半导体设备中形成电介质层的方法与流程

1.本公开内容涉及半导体制造方法。


背景技术：

2.在半导体设备的形成中，蚀刻和抛光工艺通常用于减小材料的厚度。蚀刻是指可从晶圆去除材料的任何工艺。化学机械抛光(chemical mechanical polishing，cmp，又名化学机械平坦化)是一种结合化学蚀刻和无磨料机械抛光使晶圆表面平滑的工艺。为了平坦化具有不平坦表面的材料，可以将蚀刻和抛光工艺组合以产生期望厚度的材料。


技术实现要素：

3.在一方面，提供了一种用于形成三维(3d)存储器设备的方法。所述方法包括：在阶梯区域和阵列区域中形成堆叠结构；在所述阵列区域和所述阶梯区域上方形成电介质材料层；在所述电介质材料层上方涂覆蚀刻掩模层；在远离所述电介质材料层的第一表面上抛光所述蚀刻掩模层；以及蚀刻所述电介质材料层并蚀刻所述蚀刻掩模层的剩余部分以在所述阶梯区域和所述阵列区域上方形成电介质层。
4.在另一方面，提供了一种用于形成3d存储器设备的方法。所述方法包括：在阶梯区域和阵列区域中形成堆叠结构；在所述阵列区域和所述阶梯区域上方形成电介质材料层；在所述电介质材料层的在所述阶梯区域上方的部分上方形成蚀刻掩模部分；以及蚀刻所述电介质材料层和所述蚀刻掩模部分以在所述阶梯区域和所述阵列区域上方形成电介质层。
附图说明
5.并入本文并形成说明书一部分的附图示出了本公开内容的实施例，并且附图与说明书一起进一步用于解释本公开内容并且使得相关领域技术人员能够做出和使用本发明。
6.图1示出了根据本公开内容一些方面的具有多个3d存储器设备芯片的示例性晶圆的平面图。
7.图2a-2c示出了用于形成3d存储器设备的制造过程。
8.图2d和图2e各自示出了3d存储器设备在不同制造阶段的截面图。
9.图3a-3c示出了根据本公开内容一些方面的用于形成3d存储器设备的示例性制造过程。
10.图3d示出了根据本公开内容一些方面的3d存储器设备在制造阶段的截面图。
11.图4示出了根据本公开内容一些方面的示例性3d存储器设备。
12.图5是根据本公开内容一些方面的用于形成3d存储器设备的示例性方法的流程图。
具体实施方式
13.尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。
因此，在不脱离本公开内容的范围的情况下，可以使用其他配置和布置。此外，本公开内容还可以用于各种其他应用。本公开内容中描述的功能和结构特征可以彼此以未在附图中具体示出的方式组合、调整和修改，使得这些组合、调整和修改在本公开内容的范围内。
14.通常，可以至少部分地从上下文中的用法理解术语。例如，至少部分取决于上下文，本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“所述”之类的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。
15.应当容易理解的是，本公开内容中的“在
……
上”、“在
……
之上”和“在
……
上方”的含义应以最宽泛的方式来解释，使得“在
……
上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在
……
之上”或“在
……
上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“它在某物之上”或“它在某物上方”的含义(即，直接在某物上)。
16.此外，为了便于描述，可以在本文使用诸如“在
……
之下”、“在
……
下方”、“下”、“在
……
之上”、“上”等之类的空间相对术语来描述如图所示的一个元件或特征与另一个(多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该设备可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。
17.如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上方延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是同质或异质连续结构的区域，该区域具有的厚度小于该连续结构的厚度。例如，层可以位于连续结构的顶表面(例如，第一表面)和底表面(例如，第二表面)之间或在顶表面(例如，第一表面)和底表面(例如，第二表面)处的任何一对水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或过孔触点)以及一个或多个电介质层。
18.在制造3d存储器设备(例如，3d nand存储器设备)时，通常组合蚀刻和抛光工艺以减小层的厚度。有时，在厚度减小之前，该层可能过厚。由于厚度和去除一部分层所需的不期望的长时间，层的减薄和平坦化可能难以控制并且成本高。具体而言，随着3d nand存储器设备中的层级数量增加，在3d nand存储器设备的阶梯结构上方形成的电介质材料层的减薄和平坦化可能具有这些问题。
19.图1示出了根据本公开内容一些方面的具有多个管芯102的示例性晶圆100的平面图。管芯102可以被划线(scribe line)106分开。如图1所示，管芯102可以包括堆叠结构108，例如具有交错的导电层(例如，栅极线/字线)和电介质层(例如，栅极间电介质)的存储器堆叠体，堆叠结构108从周围的下方区域升高。每个导电/电介质层对处于不同高度且被称为一个层级/梯级。在一些实施方式中，堆叠结构108包括堆叠结构108的一侧或多侧上的阶梯结构110。阶梯结构110可以具有从堆叠结构108外部的周围下方区域向堆叠结构108内的内部区域升高的倾斜轮廓。基于其中的结构的不同高度，管芯102可以被分成三个区域：
阵列区域(点图案填充)和阶梯区域(对角线图案填充)。在各种实施方式中，外围区域(无填充)可以包括在管芯102中或可以不包括在管芯102中。如图1所示，在一些实施方式中，堆叠结构108在阵列区域和阶梯区域两者中，并且堆叠结构108的阶梯结构110在堆叠结构108的一(多)侧上的阶梯区域中。由导电层和沟道结构的交叉形成的存储器单元阵列可以例如以nand存储器串的阵列的形式形成在阵列区域中，每个nand存储器串垂直地延伸穿过堆叠结构108。存储器单元阵列可用于存储数据。例如，划线106可在管芯102之间。其他保护、测试或测量结构(例如密封环、测试焊盘、对准标记等)也可位于外围区域中。
20.图2a-2c示出了用于在制造过程中形成3d存储器设备的示例性制造过程。具体而言，示出了用于在3d存储器设备的阶梯结构上方形成电介质层的蚀刻和抛光工艺。图2d示出了图2b中所示的3d存储器设备的部分沿a-a'方向(例如，沿x-z平面)的截面图。图2e是图2c中所示的3d存储器设备的部分沿a-a'方向的截面图。
21.如图2a所示，为了形成3d存储器设备，在衬底202上方形成堆叠结构206。堆叠结构206包括在垂直方向(例如，z方向)上交错的多个导电层和多个电介质层。堆叠结构206部分地位于阵列区域中且部分地位于阶梯区域中。存储器单元阵列可例如以nand存储器串的阵列的形式形成在阵列区域中，每个nand存储器串垂直延伸穿过堆叠结构206。如上所述，堆叠结构206的具有多个梯级的阶梯结构位于阶梯区域中。触点过孔可形成为与阶梯区域中的梯级接触，从而将导电层(例如，字线)与外围电路连接，返回参考图1及相关描述。形成保护材料层208以至少覆盖阶梯结构。电介质材料层210形成在阵列区域和阶梯区域中的堆叠结构206(例如，和保护材料层208)上方。在阵列区域和阶梯区域中的电介质材料层210上方形成光致抗蚀剂层。
22.如图2a所示，首先对光致抗蚀剂层进行图案化。经图案化光致抗蚀剂层204覆盖电介质材料层210在阶梯区域中的部分并暴露电介质材料层210在阵列区域中的部分。如图2b中所示，使用经图案化光致抗蚀剂层204作为蚀刻掩模来蚀刻电介质材料层210，以去除电介质材料层210和保护材料层208在阵列区域中的部分。保护层218(由保护材料层208的图案化形成)和经图案化电介质材料层220(由电介质材料层210的图案化形成)形成在阶梯结构上方。然后去除经图案化光致抗蚀剂层204。形成蚀刻停止层212，其覆盖堆叠结构206的暴露部分和经图案化电介质材料层220。如图2c所示，经图案化电介质材料层220接着经历抛光工艺，以去除堆叠结构206上方的任何多余部分。然后，当从堆叠结构206的顶部去除一定量的电介质材料时，经图案化电介质材料层220的抛光然后停止在蚀刻停止层212上。然后平坦化经图案化电介质材料层220，从而在阶梯结构上方形成电介质层222。
23.如图2d所示，经图案化电介质材料层220在抛光工艺之前可具有在堆叠结构206上方的台阶。厚度(或台阶高度)为h0的台阶由电介质材料层210在阵列区域和阶梯区域之间的蚀刻深度差形成。对于层级数量增加的(例如，导电/电介质层对或梯级的数量增加)的3d存储器设备，阶梯结构的高度相应地增加。h0可能变得不合期望地大，这是由为了覆盖阶梯结构而增加电介质材料的沉积量引起的。例如，对于约200级的阶梯结构，h0可以达到约10μm。在z方向上抛光经图案化电介质材料层220可能花费不合期望的长时间，从而使得制造过程成本高。同时，抛光工艺被蚀刻停止层212停止。由于长时间的抛光工艺，经图案化电介质材料层220可能易于受到过度蚀刻/抛光的影响，从而在所形成的电介质层222的抛光表面上引起空隙、划痕或其他缺陷。如图2e所示，所形成的电介质层222可具有不平坦的抛光表
面。结果，在电介质层222上方形成的其他结构也易受不平坦表面的影响，从而在后续制造过程中引起各种潜在问题，例如未对准和过/欠蚀刻。
24.为了解决上述问题中的一个或多个，本公开内容引入了一种形成具有改善的表面平坦度的电介质层的解决方案。根据本公开内容的方法，在阵列区域和阶梯区域两者中抛光光致抗蚀剂层而非图案化光致抗蚀剂层。当在阵列区域中暴露下方电介质材料层时，光致抗蚀剂层的抛光可以停止。阶梯区域中的剩余光致抗蚀剂部分和电介质材料层在阵列区域中的暴露部分可经历相同的蚀刻工艺，该蚀刻工艺对电介质材料层的蚀刻速率高于对剩余光致抗蚀剂部分的蚀刻速率。由于剩余光致抗蚀剂部分的阻挡效应，蚀刻可去除的阵列区域中的电介质材料的数量比阶梯区域中去除的电介质材料的数量大。在阵列区域中将电介质材料层蚀刻到期望厚度之后，去除剩余的光致抗蚀剂部分。然后抛光电介质材料层以在阶梯结构上方形成电介质层。
25.通过抛光而非蚀刻光致抗蚀剂层，在蚀刻阵列区域中的电介质材料期间，阶梯结构中所形成的剩余光致抗蚀剂部分可提供对下方电介质材料层的保护(例如，阻挡效应)。当蚀刻电介质材料层时，具有比电介质材料的蚀刻速率低的蚀刻速率的剩余光致抗蚀剂部分可以减小电介质材料层在阵列区域和阶梯区域之间的蚀刻深度差。可以减小电介质材料的台阶高度。降低的台阶高度可以有效地减少抛光工艺的时间和成本，从而允许更容易地控制抛光工艺。所形成的电介质层可以在抛光表面上具有改善的平坦度，从而为后续工艺提供改善的基底表面。
26.尽管基于3d存储器设备示出了本公开内容的方法，但与本公开内容的范围一致，本文所公开的方法还可被应用于对在不同高度/斜率的相邻表面之间具有台阶(例如，台阶具有不合期望的大台阶高度)的任何合适膜的减薄和平坦化。该方法可被应用于形成任何合适的半导体设备，包括但不限于逻辑设备(例如，中央处理单元(central processing unit，cpu)、图形处理单元(graphics processing unit，gpu)和应用处理器(application processor，ap))、易失性存储器设备(例如，动态随机存取存储器(dynamic random-access memory，dram)和静态随机存取存储器(static random-access memory，sram))、非易失性存储器设备(例如，nand闪存、nor闪存)或其任何组合(2d、2.5d或3d架构)。
27.图3a-3c示出了根据本公开内容一些方面的用于形成3d存储器设备的一部分的示例性制造过程。为了说明简单起见，图3a-3c和图4仅示出根据一些实施方式的3d存储器设备中的堆叠结构的形成。图3d示出了根据本公开内容一些方面的3d存储器设备在图3b中所示的制造阶段的截面图。图4示出了根据本公开内容一些方面的3d存储器设备的截面图。图5是根据本公开内容一些方面的用于形成3d存储器设备的示例性方法500的流程图。将一起描述3a-3d和图5。应当理解，方法500中所示的操作不是详尽无遗的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图5所示的不同顺序执行。
28.参考图5，方法500开始于操作502，其中在阶梯区域和阵列区域中形成堆叠结构，并且在堆叠结构上方形成电介质材料层。图3a示出了相应的结构。
29.如图3a所示，可在衬底302上方形成堆叠结构306。堆叠结构306可在阶梯区域和阵列区域上方。在一些实施方式中，在阶梯区域中形成堆叠结构306的阶梯结构，并且在阵列区域中形成多个存储器单元。可在阶梯区域和阵列区域中的堆叠结构306上方形成电介质
材料层310。在一些实施方式中，保护材料层308形成在堆叠结构306上方，在堆叠结构306与电介质材料层310之间。
30.注意，x轴、y轴和z轴包括在图3a-3d和图4中，以帮助示出3d存储器设备中的部件的空间关系。例如，图3a-3d中包括x轴和y轴以示出晶圆平面中的两个垂直横向方向：x方向是3d存储器设备的字线方向，且y方向是3d存储器设备的位线方向。参考图4，字线方向(例如x方向)代表导电层404延伸的横向方向，而位线方向(y方向)代表位线(未示出)延伸的横向方向。x方向和y方向彼此垂直。3d存储器设备的衬底302包括在x-y平面中横向延伸的两个横向表面：在晶圆的正面上的第一表面，在该第一表面上可以形成3d存储器设备；以及在与晶圆的正面相对的背面上的底表面。z轴垂直于x轴和y轴二者。如本文所使用的，当衬底302在z方向(垂直于x-y平面的垂直方向)上位于3d存储器设备的最低平面中时，在z方向上相对于3d存储器设备的衬底302确定3d存储器设备的一个部件(例如，层或设备)是在另一部件(例如，层或设备)“上”、“上方”还是“下方”。在本公开内容中应用了相同概念来描述空间关系。
31.衬底302可以包括硅(例如，单晶硅)、硅锗(sige)、砷化镓(gaas)、锗(ge)、绝缘体上硅(silicon on insulator，soi)、绝缘体上锗(germanium on insulator，goi)或任何其他合适的材料。在一些实施例中，衬底302是通过研磨、蚀刻、化学机械抛光(cmp)或其任何组合减薄的减薄衬底(例如，半导体层)。在一些实施例中，衬底302包括硅。
32.堆叠结构306可以包括在衬底302上方垂直交错的多个交错的导电层和电介质层(图4中的导电层404和电介质层406)。导电层可以包括导电材料，包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅(polysilicon)、掺杂硅、硅化物或其任何组合。电介质层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。交错的导电层和电介质层可由在衬底302上方垂直交错的多个交错的第一材料层和第二材料层(未示出)形成。可以使用一种或多种薄膜沉积工艺(包括但不限于化学气相沉积(chemical vapor deposition，cvd)、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)或其任何组合)将第一材料层和第二材料层交替地沉积在衬底302上方以形成堆叠结构306。
33.交错的第一材料层和第二材料层的边缘可以限定了在阶梯区域中的堆叠结构的一侧上的阶梯结构。在一些实施方式中，第一材料层包括第一电介质层，且第二材料层(又称牺牲层)包括不同于第一电介质层的第二电介质层。例如，第一材料层可以包括氧化硅，而第二材料层可以包括氮化硅。导电层可以通过所谓的栅极替换工艺(例如，在栅极最后工艺中)形成，其中用导电层替换第二材料层。例如，第一材料层可以包括氧化硅，而导电层可以包括金属(例如，w)。在一些实施方式中，第一材料层包括电介质层，且第二材料层包括导电层。例如，第一材料层可以包括氧化硅，而第二材料层可以包括多晶硅。第二材料层可以是导电层(例如，在栅极首先工艺中)。
34.具有梯层斜坡状的阶梯结构(例如，如图4中的阶梯结构408中所示)形成在堆叠结构306的一侧上以用于例如字线扇出等目的。即，交错的第一材料层和第二材料层的边缘可以限定了在堆叠结构306的侧面上的阶梯结构。应当理解，在一些示例中，额外地或替代地，阶梯结构可形成在堆叠结构306的中间(例如，中心)中。阶梯结构的每个梯级(也称为层级)可以包括一对或多对第一和第二材料层。即，每个梯级的高度可以等于一对或多对第一和
第二材料层的总厚度。
35.阶梯结构可以通过所谓的修整蚀刻工艺形成，在每个循环中，该修整蚀刻工艺修整(例如，通常从所有方向递增地且向内地蚀刻)经图案化光致抗蚀剂层，接着使用经修整的光致抗蚀剂层作为蚀刻掩模来蚀刻堆叠结构306的交错的第一材料层和第二材料层的暴露部分，以形成阶梯结构的一个梯级。可以重复该过程，直到形成阶梯结构的所有梯级。
36.可以在堆叠结构306的阵列区域中形成多个nand存储器串(例如，图4中的nand存储器串413)。可以在nand存储器串中形成多个存储器单元阵列。在一些实施方式中，形成nand存储器串的制造过程包括：使用干法蚀刻和/或湿法蚀刻(例如，深反应离子蚀刻(deep reactive ion etch，drie))形成穿过堆叠结构306的沟道孔，接着使用薄膜沉积工艺用多个层(例如，存储器膜和半导体沟道)填充沟道孔。例如，存储器膜可以是复合电介质层，例如包括但不限于阻挡层、存储层和隧穿层的多个电介质层的组合。可以通过使用一种或多种薄膜沉积工艺(包括但不限于ald、cvd、pvd或其任何组合)依次沉积多个层来形成存储器膜和半导体沟道，多个层例如是氧化硅层、氮化硅层、氧化硅层和多晶硅层。可以通过将氧化硅沉积到沟道孔中来用覆盖层填充沟道孔的剩余空间。在一些实施方式中，例如通过使用干法蚀刻和/或湿法蚀刻回蚀半导体沟道以形成凹槽并使用一种或多种薄膜沉积工艺(包括但不限于ald、cvd、pvd或其任何组合)用多晶硅填充凹槽，而在沟道孔的顶部部分中形成沟道插塞。
37.如图3a中所示，3d存储器设备可以包括阵列区域和横向邻近阵列区域的阶梯区域。阵列区域和阶梯区域可分别是图1中的阵列区域和阶梯区域的示例。在一些实施方式中，其他结构/区域可位于阶梯区域与阵列区域之间，例如图1中所示的外围区域。在一些实施方式中，堆叠结构306形成在阵列区域和阶梯区域两者中，且阶梯结构形成在阶梯区域中的堆叠结构306的侧面上。在图3a中的制造阶段，阶梯结构可以具有从外围区域到阵列区域高度逐渐增加的梯层斜坡。
38.保护材料层308可以包括合适的绝缘材料，绝缘材料可以为阶梯结构提供期望的隔离和保护。在一些实施方式中，保护材料层包括高质量电介质材料，例如高质量氧化硅和/或高质量氮氧化硅。电介质材料层310可以包括合适的绝缘材料，该绝缘材料可以为随后在电介质层中形成的触点提供隔离。在一些实施方式中，电介质材料层310包括氧化硅。在一些实施方式中，蚀刻停止层(未示出)沉积在电介质材料层310上。蚀刻停止层可以包括合适的材料，例如氮化硅，随后的抛光工艺在其上停止。保护材料层308、电介质材料层310和蚀刻停止层(例如，如果有的话)各自可以通过一种或多种薄膜沉积工艺(包括但不限于cvd、pvd、ald或其任何组合)形成。
39.如图5所示，方法500进行到操作504，其中将蚀刻掩模层涂覆在电介质材料层上。图3a示出了相应的结构。
40.如图3a中所示，可在阵列区域和阶梯区域中的电介质材料层310上方涂覆蚀刻掩模层304。蚀刻掩模层304在顶表面(例如，第一表面)(即，远离堆叠结构306的横向表面)上可以具有期望的横向(在x-y平面中)平坦度。蚀刻掩模层304可通过旋涂工艺形成在堆叠结构306上。取决于材料，蚀刻掩模层304可以经历或可以不经历固化处理以增加蚀刻掩模层304的硬度。蚀刻掩模层304可以包括能够经受抛光工艺的任何合适的蚀刻掩模材料。当蚀刻掩模材料涂覆在堆叠结构上时，蚀刻掩模材料是流体。在完成涂覆之后，蚀刻掩模材料通
过工艺处理变成固体。在随后的各向异性蚀刻工艺中，对电介质材料层310的蚀刻速率可以高于对蚀刻掩模层304的蚀刻速率。在一些实施例中，对电介质材料层的蚀刻速率与对蚀刻掩模层的蚀刻速率的比率在从约20:1至约100:1的范围内。蚀刻掩模层304可以包括光致抗蚀剂、树脂、聚合物和/或能够在堆叠结构306上方形成平坦(例如，平整)表面的其他合适的材料。在一些实施例中，蚀刻掩模层304包括光致抗蚀剂层，并且通过旋涂工艺涂覆在堆叠结构306上。
41.方法500进行到操作506，其中对蚀刻掩模层执行抛光工艺以完全去除蚀刻掩模层在阵列区域中的部分并且部分去除蚀刻掩模层在阶梯区域中的部分。图3b示出了相应的结构。
42.如图3b中所示，可对蚀刻掩模层304执行抛光工艺以完全去除蚀刻掩模层304在阵列区域中的部分。直到完全去除蚀刻掩模层304在阵列区域上的部分，并且暴露电介质材料层310之后，可以停止抛光工艺。在一些实施例中，如果在电介质材料层310与蚀刻掩模层304之间形成蚀刻停止层，则抛光工艺在阵列区域中的蚀刻停止层上停止。抛光工艺还可以部分地去除蚀刻掩模层304在阶梯区域中的部分。在抛光工艺之后，蚀刻掩模部分314(例如，蚀刻掩模层304在阶梯区域中的剩余部分)可以保留在阶梯区域中，例如，在阶梯结构上方。蚀刻掩模部分314的厚度可以沿x方向随着远离阵列区域而逐渐增加。在一些实施例中，抛光工艺包括cmp工艺。
43.方法500进行到操作508，其中执行各向异性蚀刻工艺以蚀刻阵列区域中的电介质材料层和阶梯区域中的蚀刻掩模部分。图3b示出了相应的结构。
44.如图3b所示，可以执行各向异性蚀刻工艺以蚀刻电介质材料层310的暴露部分和蚀刻掩模部分314。在一些实施例中，蚀刻掉蚀刻停止层(如果有的话)。可以控制蚀刻工艺，直到达到了阵列区域中的电介质材料层310的期望厚度为止。在一些实施例中，各向异性蚀刻工艺包括干法蚀刻。各向异性蚀刻工艺可以减小蚀刻掩模部分314在z方向上的厚度或完全去除蚀刻掩模部分314。在各种实施例中，电介质材料层310的暴露部分和蚀刻掩模部分314可以在相同的蚀刻工艺中或在不同的蚀刻工艺中被蚀刻。
45.因为对电介质材料层310的蚀刻速率高于对蚀刻掩模部分314的蚀刻速率，所以电介质材料层310的消耗快于蚀刻掩模部分314的消耗。此外，电介质材料层310的覆盖有较薄蚀刻掩模材料的部分可以比电介质材料层310的覆盖有较厚蚀刻掩模材料的部分更快地开始被蚀刻，并且因此经历更多蚀刻。因此，电介质材料层310的较接近阵列区域的部分可比远离阵列区域的部分经受更多蚀刻。蚀刻速率的这种差异可以减少或消除台阶在电介质材料层310中的形成。在一些实施例中，可以选择/改变蚀刻选择性(例如，对电介质材料和蚀刻掩模材料的蚀刻速率)以获得期望的蚀刻轮廓，从而使潜在的台阶高度减到最小。图3d示出了图3b中所示的3d存储器设备沿a-a'方向的截面图。为了便于说明，图3d中未示出蚀刻掩模部分314。假设相同厚度的电介质材料层310沉积在相应堆叠结构上方，电介质材料层310的台阶高度h1可以小于台阶高度h0。在一些实施例中，假设相同厚度的电介质材料层310沉积在相应堆叠结构上方，与台阶高度h0相比，台阶高度h1可以减小约80％。降低的台阶高度可以有效地减少后续抛光工艺中的时间。在一些实施方式中，使用所公开的方法，总制造时间可以减少至少80％。
46.方法500进行到操作510，其中去除蚀刻掩模部分。图3c示出了相应的结构。
47.如图3c所示，在操作508的蚀刻工艺完成之后，可以完全去除阶梯区域中的任何蚀刻掩模部分314。在一些实施例中，蚀刻掩模部分314包括光致抗蚀剂部分，并且去除包括灰化工艺，例如氧等离子体清洁工艺。
48.方法500进行到操作512，其中执行另一抛光工艺以平坦化剩余的电介质材料层。图3c示出了相应的结构。
49.如图3c所示，在操作508的蚀刻工艺之后，可以执行另一抛光工艺以平坦化剩余的电介质材料层。在抛光工艺之后，可在阶梯结构和阵列区域中形成电介质层320。抛光工艺可以去除阵列区域和阶梯区域中的任何多余的电介质材料，直到在阵列区域和阶梯区域中形成了具有期望厚度的电介质层320。可以使电介质层320的台阶高度减到最小或消除该台阶高度。可以有效减少抛光工艺和整体制造过程的时间。在一些实施例中，抛光工艺包括cmp工艺。图4中示出在另一抛光工艺之后(例如，在操作512中去除电介质材料层310在阵列区域中的部分之后)沿a-a'方向的结构。
50.图4示出了根据一些实施方式的通过本公开内容的方法形成的3d存储器设备400的截面图。可以在操作512之后或通过操作512形成3d存储器设备400。3d存储器设备400可以包括阵列区域401和横向邻近阵列区域401的阶梯区域403。堆叠结构306可以包括在z方向上排列的交错的多个导电层404和多个电介质层406。3d存储器设备400可以在阵列区域401中包括nand存储器串413和源极触点结构416。在阶梯区域403中，3d存储器设备400可以包括具有多个梯级的阶梯结构408。电介质层320可以形成在阶梯区域403和阵列区域401中的堆叠结构306上方(例如，阶梯结构408上方)。在各种实施例中，导电层404、nand存储器串413和源极触点结构416的形成可以在电介质层320形成之前、同时或之后，且不应受本公开内容的实施方式限制。
51.nand存储器串413可以垂直延伸穿过堆叠结构306进入衬底302中。在一些实施方式中，nand存储器串413形成为在堆叠结构306中垂直延伸。在第二材料层包括电介质层(例如氮化硅)的一些实施方式中，执行栅极替换工艺以用包括导电材料(例如w)的导电层404替换第二材料层。例如，可以使用湿法蚀刻和/或干法蚀刻(例如drie)穿过堆叠结构306蚀刻缝隙，其可以用作栅极替换工艺的通道。用导电材料替换第二材料层可以通过以下操作来执行：相对于第一材料层(例如氧化硅)选择性地湿法蚀刻第二材料层(例如氮化硅)，并用导电材料(例如w)填充所得到的横向凹槽。可以使用一种或多种薄膜沉积工艺沉积导电材料，薄膜沉积工艺包括但不限于ald、cvd、pvd或其任何组合。
52.可以通过使用一种或多种薄膜沉积工艺(包括但不限于ald、cvd、pvd或其任何组合)将一个或多个电介质层(例如，氧化硅，作为间隔物)和一个或多个导电层(例如，w和多晶硅，作为触点)依次沉积到缝隙中来形成源极触点结构416。
53.本公开内容的实施方式提供了一种用于形成3d存储器设备的方法。所述方法包括：在阶梯区域和阵列区域上方形成堆叠结构；在所述阵列区域和所述阶梯区域上方形成电介质材料层；在所述电介质材料层上方涂覆蚀刻掩模层；在远离所述电介质材料层的第一表面上平坦化所述蚀刻掩模层；以及蚀刻所述电介质材料层并蚀刻所述蚀刻掩模层的剩余部分以在所述阶梯区域和所述阵列区域上方形成电介质层。
54.在一些实施方式中，蚀刻掩模层的第一表面是水平的。
55.在一些实施方式中，所述蚀刻掩模层包括光致抗蚀剂。
56.在一些实施方式中，平坦化蚀刻掩模层包括对蚀刻掩模层执行cmp直到暴露电介质材料层在阵列区域上方的部分。
57.在一些实施方式中，所述方法还包括在蚀刻电介质材料层的同一蚀刻工艺中蚀刻所述蚀刻掩模层在阶梯区域中的剩余部分。
58.在一些实施方式中，对电介质材料层的蚀刻速率高于对蚀刻掩模层的蚀刻速率。
59.在一些实施方式中，对电介质材料层的蚀刻速率与对蚀刻掩模层的蚀刻速率的比率在从约20:1至约100:1的范围内。
60.在一些实施方式中，蚀刻所述电介质材料层并蚀刻所述蚀刻掩模层的剩余部分包括干法蚀刻工艺。
61.在一些实施方式中，所述方法还包括在蚀刻电介质材料层之后完全去除蚀刻掩模层在阶梯区域中的剩余部分。
62.在一些实施方式中，去除蚀刻掩模层的剩余部分包括灰化工艺。
63.在一些实施方式中，所述方法还包括平坦化所述阵列区域和所述阶梯区域上方的所述电介质层。
64.在一些实施方式中，形成蚀刻掩模层包括旋涂工艺。
65.在一些实施方式中，形成堆叠结构包括形成多个交错的第一材料层和第二材料层。交错的第一材料层和第二材料层的边缘限定了在阶梯区域中的堆叠结构的一侧上的阶梯结构。电介质材料层在阶梯结构上方。
66.本公开内容的实施方式提供了一种用于形成3d存储器设备的方法。所述方法包括：在阶梯区域和阵列区域上方形成堆叠结构；在所述阵列区域和所述阶梯区域上方形成电介质材料层；在所述电介质材料层的在所述阶梯区域上方的部分上方形成蚀刻掩模部分；以及蚀刻所述电介质材料层和所述蚀刻掩模部分以在所述阶梯区域和所述阵列区域上方形成电介质层。
67.在一些实施方式中，所述蚀刻掩模部分包括光致抗蚀剂部分。
68.在一些实施方式中，形成蚀刻掩模部分包括在阶梯区域和阵列区域上方的电介质材料层上涂覆蚀刻掩模层。在一些实施方式中，平坦化所述蚀刻掩模层以完全去除所述蚀刻掩模层在所述阵列区域上方的部分。
69.在一些实施方式中，平坦化蚀刻掩模层包括对蚀刻掩模层执行cmp直到暴露电介质材料层在阵列区域上方的部分。
70.在一些实施方式中，在同一蚀刻工艺中蚀刻所述蚀刻掩模部分和所述电介质材料层。
71.在一些实施方式中，对电介质材料层的蚀刻速率高于对蚀刻掩模部分的蚀刻速率。
72.在一些实施方式中，对电介质材料层的蚀刻速率与对蚀刻掩模部分的蚀刻速率的比率在从约20:1至约100:1的范围内。
73.在一些实施方式中，蚀刻电介质材料层和蚀刻掩模部分包括干法蚀刻工艺。
74.在一些实施方式中，去除蚀刻掩模部分包括灰化工艺。
75.在一些实施方式中，所述方法还包括平坦化所述阵列区域和所述阶梯区域上方的所述电介质层。
76.在一些实施方式中，形成蚀刻掩模层包括旋涂工艺。
77.在一些实施方式中，形成堆叠结构包括形成多个交错的第一材料层和第二材料层。交错的第一材料层和第二材料层的边缘限定了在阶梯区域中的堆叠结构的一侧上的阶梯结构。电介质材料层在阶梯结构上方。
78.可以容易地修改和/或改变具体实施方式的前述描述以适于各种应用。因此，基于本文给出的教导和指导，这样的改变和修改旨在处于所公开的实施方式的等同变换的含义和范围内。
79.本公开内容的广度和范围不应受任一上述示例性实施方式限制，而应仅根据所附权利要求和其等同变换来限定。