制造具有垂直的预定灯丝的电阻式存储器的结构和方法与流程

制造具有垂直的预定灯丝的电阻式存储器的结构和方法


背景技术：

1.本发明总体上涉及半导体领域，并且更具体地涉及一种制造电阻式存储器件的方法。
2.电阻式随机存取存储器(reram)是一种非易失性存储器，其操作原理是基于接通状态与断开状态之间的电阻差。导电桥接随机存取存储器(cbram)是另一种类型的非易失性存储器，其操作原理是基于导通和截止状态之间的电阻差。取决于在这种类型的非易失性存储器中的每个存储器单元的顶部电极与底部电极之间的多个纳米尺寸灯丝的物理连接，定义高电阻或低电阻。
3.这种类型的非易失性存储器(例如，reram或cbram)的问题是不能预测在这样的非易失性存储器中的每个存储器单元中在哪里和多少灯丝形成。因此，在这样的非易失性存储器中，存储器单元到存储器单元的操作可能是不均匀的和不可预测的，导致相当差的整体性能。由于与这种非易失性存储器中的另一存储器单元相比，每个存储器单元中的灯丝形成的不确定性，非易失性存储器的操作的可靠性受到严重影响。


技术实现要素：

4.本发明的不同实施例包括半导体结构的制造，该半导体结构包括至少一个电阻式存储器单元(也称为电阻式存储器元件)。方法和结构例如包括在半导体结构中形成至少电阻式存储器单元。该方法包括：在晶体管的电接触件上并且与其接触地形成牺牲层；在牺牲层上方并且与其接触地形成第一电介质层；形成穿过所述第一电介质层的单元接触孔并暴露所述牺牲层的第一部分；形成穿过所述第一电介质层的接入接触孔并暴露所述牺牲层的第二部分；去除所述牺牲层的剩余部分，从而形成直接连接所述单元接触孔的底部开口和所述接入接触孔的底部开口的腔体；在所述腔上方的所述第一接触孔的内侧壁上形成第二电介质层，其中在所述单元接触孔的内侧壁之间的所述第二电介质层中形成接缝；在所述腔的一部分内形成底部电极，所述底部电极与所述电接触的顶表面以及与所述第二电介质层的底表面和所述接缝的底表面接触；以及在所述电介质层之上形成顶部电极，并且所述顶部电极与所述第二电介质层的顶表面和所述接缝的顶表面直接接触。
5.根据不同实施例，半导体结构包括至少一个存储单元，该存储单元包括一个晶体管和一个电阻器。该半导体结构包括：包括漏极、栅极和源极的晶体管；以及具有第一和第二电接触件的垂直存储器电阻元件。电接触件中的第一或第二电接触件电连接到晶体管的漏极。
6.根据示范性实施例，垂直存储器电阻元件包括位于垂直存储器电阻元件的从第一电接触件到第二电接触件的长度的中心区域附近的垂直取向接缝。垂直取向的接缝从第一电接触件延伸到第二电接触件。根据该举例实施例，垂直取向的接缝包括从第一电接触件延伸到第二电接触件的一根导电灯丝。
附图说明
7.附图用来进一步说明各种实施例并且解释根据本发明的各种原理和优点，其中，贯穿各个视图，相同的参考标号表示相同或功能类似的元件，并且附图与下面的详细描述一起并入本说明书中并形成说明书的一部分，其中：
8.图1是根据本发明的实施例的在用于制造电阻式存储器件的示例制造工艺中的第一点处的示例半导体结构的截面侧视图；
9.图2是在示例性制造过程中的后续点处的图1的示例性半导体结构的截面侧视图；
10.图3是在形成垂直单元接触孔之后在示例制造过程中的后续点处的图2的示例半导体结构的截面侧视图；
11.图4是在形成垂直接入接触孔之后，在示例性制造过程中的后续点处的图3的示例性半导体结构的截面侧视图；
12.图5是图4所示的半导体结构的俯视平面图。
13.图6是在示例制造过程中的后续点处的去除a-si层的图4的示例半导体结构的截面侧视图；
14.图7是在执行填充垂直单元接触孔的电介质材料的原子层沉积并且形成接缝之后，在示例制造过程中的后续点处的图6的示例半导体结构的截面侧视图；
15.图8是在示例性制造过程中的后续点处的图7的示例性半导体结构的截面侧视图；
16.图9是在示例制造工艺中在形成电阻式存储器单元的底部电极之后的后续点处的图8的示例半导体结构的截面侧视图；
17.图10是在示例制造工艺中在形成电阻式存储器单元的顶部电极之后的后续点处的图9的示例半导体结构的截面侧视图；以及
18.图11是图示根据本发明的实施例的用于制造包括电阻式存储器单元的半导体结构的示例制造过程的操作流程图。
具体实施方式
19.应当理解，将根据用于制造包括场效应晶体管半导体器件和/或其他类型的晶体管的半导体结构的示例性实例制造工艺来描述本发明。然而，在本发明的范围内可以改变其他半导体架构、结构、基板材料以及工艺特征和步骤。
20.本发明人已经发现，非常希望具有电阻式随机存取存储器(reram)，包括导电桥接随机存取存储器(cbram)，在电阻式存储器单元中的预定位置形成单个灯丝。
21.本发明的各个实施例包括用于包括至少一个非易失性存储器器件的半导体结构的新的和新颖的架构。存储器器件包括例如晶圆上的同一半导体基板上的多个电阻式存储器单元(本文中也称为电阻式存储器元件)。该结构可以用于例如在集成电路中创建cmos非易失性存储器器件。
22.将理解，当诸如层、区域或基板的元件被称为“在”另一元件“上”或“上方”或“之上”时，其可直接“在”另一元件“上”或“上方”或“之上”，或者也可存在中间元件。对于诸如层、区域或基板的元件被称为“在”另一元件“下”或“下方”，将理解相似但相反的含义。它可以直接在其他元件的“下”或“下方”，或者还可以存在中间元件。相反，当元件被称为“直接在另一元件上”或“直接在另一元件上方”或“直接在另一元件之上”，或者可替换地被称为“直接在另一元件下”或“直接在另一元件下方”时，不存在中间元件。还应当理解，当元件被称为“连接”或“耦接”至另一元件时，其可直接连接或耦接至另一元件，或者可存在中间元件。相反，当元件被称为“直接连接”或“直接耦接”至另一元件时，则不存在中间元件。
23.本实施例可以包括用于集成电路芯片的设计，该集成电路芯片的设计可以用图形计算机编程语言创建，并且存储在计算机存储媒质(诸如盘、磁带、物理硬盘驱动器、或诸如在存储接入网络中的虚拟硬盘驱动器)中。如果设计者不制造芯片或用于制造芯片的光刻掩模，则设计者可以直接或间接地通过物理手段(例如，通过提供存储该设计的存储介质的副本)或电子地(例如，通过互联网)将所产生的设计传输至这种实体。所存储的设计然后被转换成适当的格式(例如，gdsii)用于制造光刻掩模，光刻掩模通常包括将要形成在晶圆上的所讨论的芯片设计的多个副本。光刻掩模用于限定要被蚀刻或以其他方式处理的晶圆(和/或其上的层)的区域。
24.本文所描述的方法可用作集成电路芯片的制造中的工艺的一部分。所得到的集成电路芯片可以由制造者以原始晶圆形式(即，作为具有多个未封装芯片的单个晶圆)作为裸管芯或者以封装形式分布。在后一种情况下，芯片安装在单芯片封装(诸如塑料载体，具有固定至母板或其他更高级载体的引线)或多芯片封装(诸如具有任一个或两个表面互连或掩埋互连的陶瓷载体)中。在任何情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理装置集成，作为(a)中间产品(诸如母板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备和中央处理器的高级计算机产品。
25.说明书中对本原理的“一个实施例”或“实施例”以及其其他变型的引用意味着结合该实施例所描述的特定特征、结构、特性等包括在本原理的至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”或“在实施例中”以及任何其他变型不一定都指相同的实施例。
26.应当理解，附图中所示的不同层和/或区域不是按比例绘制的，并且在给定附图中可能未明确地示出互补金属氧化物半导体(cmos)、场效应晶体管(fet)、金属氧化物半导体场效应晶体管(mosfet)和/或其他半导体器件中通常使用的类型的一个或多个层和/或区域。这并不意味着从实际装置中省略未明确示出的层和/或区域。此外，当解释不一定集中于省略的元件时，为了清楚和/或简单起见，某些元件可以在特定视图被省略掉。此外，在全部附图中使用的相同或相似的附图标记用于表示相同或相似的特征、元件或结构，因此，将不对每个附图重复对相同或相似的特征、元件或结构的详细说明。
27.可以在应用、硬件和/或电子系统中使用根据本发明的不同实施例的半导体器件及其形成方法。用于实现本发明的实施例的合适的电子硬件和系统可以包括但不限于个人计算机、通信网络、电子商务系统、便携式通信设备(例如，蜂窝和智能电话)、固态媒体存储设备、功能电路等。包含半导体器件和结构的系统和硬件是本发明的预期实施例。给定在此所提供的本发明的示范性实施例的教导，本领域普通技术人员将能够设想本发明的实施例的其他实现方式和应用。
28.本发明的各个实施例可以结合半导体器件和相关的半导体制造工艺来实现，所述半导体器件和相关的半导体制造工艺可以使用cmos、mosfet和/或fet技术。作为非限制性示例，半导体器件可以包括但不限于cmos、mosfet和fet器件，和/或使用cmos、mosfet和/或
fet技术的半导体器件。
29.如本文所使用的，“垂直”指的是在本文的任何截面和三维视图中垂直于基板的方向。电流可在本文中描述为在垂直方向上流动(例如，在垂直取向的电阻式存储器单元中的底部电极与在底部电极上方的垂直取向的电阻式存储器单元中的顶部电极之间)。如在本文中使用的，“水平的”是指在本文的任何截面和三维视图中平行于基板的方向。
30.如本文使用的，“厚度”、“厚”等是指元件(例如，层、沟槽、孔等)在从元件的底表面到顶表面或从元件的左侧表面到右侧表面测量的截面视图中的尺寸，和/或相对于直接邻近和接触元件的表面(例如，在其上直接布置元件的表面)测量的尺寸。
31.此外，术语“宽度”或“宽度值”等是指从结构上的起始点到相同结构上的终点在临界尺寸上的距离。例如，可以沿临界尺寸从垂直接触金属结构的起始点到相同垂直接触金属结构上的终点水平地测量宽度值。
32.除非另外指定，否则如本文所使用的，“高度”或“基板上方的高度”是指在从基板的顶表面至元件的顶表面测量的截面视图中的元件(例如，层、沟槽、孔等)的垂直尺寸。如果元件直接在基板上，则元件的厚度可以等于元件的高度。
33.如在此使用的，术语“横向”、“横向侧”、“横向表面”是指元件(例如，层、开口、侧壁间隔物等)的侧表面，如在此处的截面视图中的左侧表面或右侧表面。
34.现在参考附图，其中相同的标号表示相同或相似的元件，图1-4是在示例制造工艺中在选择点处示出的半导体结构100的截面侧视图。图4中示出的线5-5在示出的半导体结构100的一部分之上经过并且对应于图5中示出的示出的半导体结构100的顶部平面视图。图6-10是在示例制造过程中的后续选择点处的所展示的半导体结构100的截面侧视图。
35.图1中示出的示例半导体结构100将用于本讨论中以说明根据本发明的各种实施例的示例半导体制造工艺。
36.如图1所示，根据一个示例半导体制造工艺，晶体管集成制造工艺形成支撑在电路支撑基板102上的晶体管。如图1所示，晶体管包括插入并相邻于相应的多个源极/漏极叠置体的栅极叠置体。栅极叠置体和多个源极/漏极叠置体形成在由电路支撑基板102支撑的电介质层108中。应当注意的是，晶体管是在非易失性随机存取存储器中使用以选择至少一个存储器单元的一种类型的存储器单元选择器器件的非限制性示例。然而，根据本发明的不同实施例，可以使用其他类型的存储单元选择器器件。例如，二极管也可以用作存储单元选择器器件。
37.根据不同实施例，基板102包括选自以下材料组的至少一种材料：硅(si)、硅锗(sige)、碳化硅(sic)、si：c(碳掺杂硅)、碳化硅锗(sigec)、碳掺杂硅锗(sige：c)、11i-v化合物半导体、或11-v化合物半导体、有机半导体、分层半导体、绝缘体上硅、绝缘体上sige、非晶材料、多晶材料、单晶材料、或混合取向(hot)半导体材料、或在该组中的材料的组合。
38.每个源极/漏极叠置体包括基板102中的相应的外延有源区104、106。每个源极/漏极叠置体包括源极/漏极金属114、116以及分别布置在源极/漏极金属114、116上方的顶部金属接触件118、120。
39.栅极叠置体可以位于基板102中的相应的鳍状物沟道上方。例如，图1中的鳍沟道位于基板102中，在栅极叠置体下方，并且与晶体管的两个外延有源区104、106相邻并接触，这形成用于电流在两个外延有源区104之间水平通过的路径。图1所示的示例中的栅极叠置
体包括高k电介质层112和设置在高k电介质层112上并与其顶表面接触的栅极金属接触件110。图1中所示的示例表示nfet或pfet晶体管。应注意，本文中的讨论提供用于说明本发明的实施方式的各个方面的非限制性实例。本文中所讨论的示例晶体管不一定表示实际电路布局。提供示范性晶体管讨论仅仅是为了说明根据本发明实施例的示范性工艺流程可以对nfet和pfet电路元件中的任一者或两者起作用。
40.形成在层间电介质(ild)层122中的靶金属接触件(也称为靶电接触件)124根据示例电连接至第一漏极/源极金属接触件114或第二漏极/源极金属接触件116，或者根据不同实施例电连接至第一组漏极/源极金属接触件114和118的组合或者第二组漏极/源极金属接触件116、120的组合。根据本实例，靶金属接触件124电连接至图1中所示的晶体管漏极有源区106的漏极接触件116(例如，第二组漏极/源极金属接触件116、120)。在示例制造工艺的本讨论中，靶金属接触件124也可以被称为漏极接触件124。然而，应当清楚的是，根据不同实施例，晶体管的金属接触件的任何组合可以与靶金属接触件124电耦合。
41.此外，如上所述，晶体管是可以根据不同实施例使用的存储器选择器器件的一个示例类型。可以替代地或另外使用其他类型的选择器器件来选择非易失性存储器器件中的至少一个存储器单元。一般而言，选择器器件接触件将电连接至靶金属接触件124。选择器器件可以被电控制以选择非易失性存储器器件中的特定存储器单元。
42.图1示出了示例半导体制造过程中的点，其中提供了包括基板102、栅极叠置体和多个漏极/源极叠置体的半导体材料叠置体102、108、122。此后，如图1所示，已经在位于电介质层108上的ild层122上沉积了非晶硅(a-si)牺牲层126，接着是平坦化工艺，例如通过化学和/或机械平坦化(cmp)步骤或蚀刻步骤，该平坦化工艺从半导体结构100中的a-si牺牲层的顶表面去除过量材料，并且可选地从晶圆的顶表面去除过量材料。a-si层126也可称为牺牲层126，因为该a-si层126将在下游制造工艺步骤中被移除。
43.参考图2，然后将a-si层126图案化成圆形(或矩形或其他形状)。亦可称为ild层202或第一电介质层202的二氧化硅(sio2)层202沉积在图案化a-si层126上并接触图案化a-si层126的顶表面，如图2所示。根据不同实施例，第一电介质层202包含至少一种选自以下电介质材料组的电介质材料：氮化硅(sin)、碳化硅(sic)，sico、氧化硅、二氧化硅(sio2)、碳掺杂氧化硅(sicoh)、si中的一些或全部被ge替代的一种或多种硅基材料、碳掺杂氧化物、无机氧化物、无机聚合物、杂化聚合物、有机聚合物如聚酰胺或silk
tm
、其他碳基材料、有机无机材料如旋涂玻璃和倍半硅氧烷基材料、类金刚石碳(dlc)，也称为无定形氢化碳，α-c：h)，或呈多孔形式、或呈在加工过程中变为多孔和/或可渗透变为非多孔和/或不可渗透的形式的任何前述材料。
44.在sio2层202(也称为ild层202)中，在a-si层126之上并且继续向下至a-si层126的底表面，或者继续稍微穿过a-si层126，形成垂直取向的单元接触孔302(其也可以称为垂直单元接触孔302等)，如图3所示。可以使用垂直方向蚀刻工艺(例如但不限于干法蚀刻工艺或使用基于氟化物的化学品的反应离子蚀刻(rie)工艺)或另一种蚀刻工艺来形成垂直取向的单元接触孔302。根据本实例，垂直取向的单元接触孔302暴露垂直单元接触孔302中的漏极接触件124。然而，单元接触孔302位于漏极接触件124上方，但不一定直接位于漏极接触件124上方(例如，与漏极接触件124垂直对准)。单元接触孔302可位于a-si层126中的水平位置处，该水平位置靠近漏极接触件124的水平位置，但不必直接位于漏极接触件124
的水平位置的上方。
45.继续该制造工艺，如图4所示，在sio2层202(其也可以称为ild层202或第一电介质层202等)中，直接在牺牲a-si层126之上并且继续向下部分地进入或穿过牺牲a-si层126的底表面，对sio2层202(其也可以称为ild层202或第一电介质层202等)中图案化垂直取向的接入接触孔402(其在本文中也可以称为垂直接入接触孔402等)。垂直取向的接入接触孔402的水平临界尺寸(cd)可以比垂直取向的单元接触孔302的水平cd大得多。垂直取向的接入接触孔402可以通过垂直方向蚀刻工艺形成，例如但不限于干法蚀刻工艺或使用基于氟化物的化学品的反应离子蚀刻(rie)工艺，或另一种蚀刻工艺。
46.垂直取向的接入接触孔402创建进入牺牲a-si层126的接入开口，其中该接入开口402可以具有比垂直取向的单元接触孔302的水平cd大得多的水平cd。例如，该垂直取向的接入接触孔402可用于促进蚀刻工艺以去除牺牲a-si层126，从而在去除牺牲a-si层126之后形成空隙开口或空腔602，如图6所示。垂直取向的接入接触孔402还便于在下游制造工艺步骤中接入空隙开口或空腔602。如下文将更详细讨论的，根据不同实施例，垂直取向的接入接触孔402促进接入空隙开口或空腔602，以形成垂直存储器单元802(参见图8、9和10)的底部电极902，垂直存储器单元802形成在垂直取向的单元接触孔302中。
47.应注意，虽然上面描述了彼此独立的垂直取向的接入接触孔402的形成和垂直取向的单元接触孔302的形成，但是根据各种实施例，这两个孔302、402的形成可以彼此同时执行，或者彼此独立执行。
48.图5示出了示例半导体制造工艺中的该点处的半导体结构100的顶部平面视图。根据该示例，垂直接入接触孔402和垂直单元接触孔302在水平方向上彼此接近，两者都直接位于a-si牺牲层126上方。
49.继续示例半导体制造工艺，如图6所示，然后通过选择性各向同性蚀刻工艺完全去除a-si牺牲层126。选择性湿法蚀刻工艺例如可以通过各向同性蚀刻工艺。可选地，可以通过另一种合适的湿法或干法蚀刻工艺来执行蚀刻。选择性蚀刻留下空隙空间602(也可称为空腔602等)，其中移除来自a-si牺牲层126的材料。该空腔602连接垂直取向的单元接触孔302的底部开口和垂直取向的接入接触孔402的底部开口。
50.参考图7，通过在半导体结构100中的暴露表面上执行电介质材料702的原子层沉积(ald)(例如，在垂直单元接触孔302的内侧壁上施加和形成电介质材料702)，示例半导体制造工艺继续。电介质材料702的顺序膜层(例如，每个层约为15nm厚)被渐进地顺序施加到半导体结构100中的暴露表面并形成在半导体结构100中的暴露表面上。根据实例，形成的电介质材料702填充垂直单元接触孔302。还参见图8。
51.在该示例中，填充垂直单元接触孔302的电介质材料702包括靠近垂直存储器单元802(例如，参见图8和图10，其示出了垂直存储器单元802的制造，在图10中包括顶部电极1004和底部电极902)的中心区域(相对于垂直取向的单元接触孔302的侧壁水平居中)的垂直接缝704。作为示例，电介质材料702(其还可以被称为第二电介质层702)可以包括具有氧化物的金属。作为另一实例，第二电介质层702可包含具有氮化物的金属。根据不同的实施例，该第二电介质层702包括选自以下电介质材料组中的至少一种电介质材料，该组电介质材料由以下各项组成：金属氧化物、金属氮化物、二氧化硅(sio2)、氮化硅(sin)、碳氮氧化硅(siocn)、碳掺杂的氮化硅(sicn)、或硼掺杂的碳氮化硅(sibcn)、或上述电介质材料的任
何组合。
52.根据本实例，电介质材料702使用ald工艺作为薄膜施加到空隙空间602中的暴露表面、垂直单元接触孔302中的暴露表面(例如，垂直单元接触孔302的内侧壁上)、垂直接入接触孔402中的暴露表面(例如，垂直接入接触孔402的内侧壁上)和半导体结构100的顶表面上的暴露表面，如图7所示。根据本实例，通过ald工艺施加的电介质材料702的每个膜层的厚度可为约15nm厚。然而，根据各种实施例，可以施加其他层厚度。电介质材料的薄膜层702渐进地顺序地施加至半导体结构100中的暴露表面并形成在半导体结构100中的暴露表面上。根据实例，在彼此顶部上依次施加膜层之后，总体施加的电介质材料薄膜702的厚度将增加，直到达到比垂直单元接触孔302的直径的约一半厚的总体膜厚度为止。该膜沉积工艺在电介质材料702的膜层的顶部上添加层，直到其夹断电介质材料702的膜层在垂直单元接触孔302中的任何进一步施加。该膜沉积工艺还在垂直单元接触孔302中的电介质材料层702中形成垂直接缝704。
53.作为ald工艺和/或另一薄膜沉积工艺的结果，垂直接缝704形成在垂直单元接触孔302中的第二电介质层702中，以渐进地施加的顺序电介质材料层702填充垂直单元接触孔302。根据示例，垂直接缝704形成为接近电介质材料702的中心区域(相对于垂直取向的单元接触孔302的侧壁水平居中)，电介质材料702填充垂直单元接触孔302。还参见垂直存储单元802，其包括图8所示的中心定位的垂直接缝704。
54.在本实例中使用ald工艺，因为它可靠地在垂直单元接触孔302的中间形成均匀的接缝。虽然根据本实例，ald工艺用于施加如上所述的电介质材料702的薄膜层并形成垂直接缝704，但其他薄膜沉积工艺可替代地或附加地用于施加电介质材料702的薄膜层和/或形成垂直接缝704。可使用的实例沉积工艺为化学气相沉积(cvd)工艺。可使用的另一实例沉积工艺为物理气相沉积(pvd)工艺。
55.可以用于渐进地施加填充垂直单元接触孔302的电介质材料702的顺序层的ald工艺可以是例如热ald工艺。作为另实例，ald过程可以是等离子体辅助的ald过程。根据不同实施例，填充垂直单元接触孔302的电介质材料层702包括从由以下构成的组电介质材料中选择的至少一种电介质材料：金属氧化物、金属氮化物、二氧化硅(sio2)、氮化硅(sin)、碳掺杂氮氧化硅(siocn)、碳掺杂氮化硅(sicn)、硼和碳掺杂氮化硅(sibcn)、或者上述电介质材料的任何组合。
56.垂直接缝704通过ald工艺接近电介质材料702的中心区域(相对于垂直取向的单元接触孔302的侧壁水平居中)形成，根据实例，电介质材料填充垂直单元接触孔302。根据不同实施例，该垂直接缝704可以掺杂有导电材料以在垂直存储器单元802的顶部电极1004到底部电极902内部垂直延伸的已知位置处形成单个导电(例如，电阻)灯丝(参见图8和图10，图8和图10示出了垂直存储器单元802的制造，在图10中包括顶部电极1004和底部电极902)。
57.该单个导电(电阻)灯丝布置可以为非易失性存储器(例如，电阻式随机存取存储器(reram))提供显著的优点，包括导电桥接随机存取存储器(cbram)。在非易失性存储器器件中，根据不同实施例，存储器单元到存储器单元操作可以跨非易失性存储器器件中的存储器单元可靠地均匀制造。这导致非易失性存储器器件的优越的整体性能。用于每个垂直存储器单元802(参见图8和图10)的单丝布置带来非易失性存储器器件中的灯丝形成和器
件操作的确定性。这种非易失性存储器器件(例如，reram存储器器件)的操作的可靠性被显著改善。这进而显著增加了这种类型的电阻性非易失性存储器器件以及相关联的半导体制造工艺的商业可行性。
58.继续示例半导体制造工艺，如图8所示，可选地，从空隙空间602、从垂直接入接触孔402、以及从半导体结构100的顶表面去除过量电介质材料702，如图8所示。可使用各向同性蚀刻工艺(干式或湿式，或干式蚀刻工艺与湿式蚀刻工艺的组合)来移除过量电介质材料702。填充垂直单元接触孔302的电介质材料702将不被去除。如图8所示，靠近垂直存储器单元802的中心区域(相对于垂直取向的单元接触孔302的侧壁水平居中)的垂直接缝704的顶面和底面将在垂直单元接触孔302的顶部开口和底部开口处露出。根据不同实施例，该垂直接缝704可以掺杂有在垂直单元接触孔302中的垂直存储器单元802(参见图8)内的已知位置处形成单个导电(例如，电阻)灯丝的导电材料。
59.可完成用诸如铜(cu)或银(ag)的可移动元素(例如，金属可移动物质)掺杂接缝704以改善垂直存储器单元802中的灯丝704的切换特性。例如，这种掺杂可以将金属可移动物质注入到接缝704中以帮助形成灯丝704。存在不同方式来执行接缝704的掺杂。例如，可以通过使用含掺杂剂的电极902或1004来进行掺杂。
60.作为另一个实例，掺杂也可以在图9之后和图10之前的实例制造工艺中进行。参考图10，在形成电介质插头材料1002之后，掺杂剂材料可以被沉积并且通过热退火被驱动到接缝704中。在将掺杂剂驱入接缝704中之后，去除表面上的掺杂剂，仅将掺杂剂留在接缝704中。
61.如下文将参考图10所讨论的，垂直存储器单元802的顶部电极1004(参见图10)直接形成在垂直存储器单元802的顶部表面和垂直接缝(和灯丝)704的顶部表面上并且与之接触。根据不同实施例，顶部电极1004还可以是用于将可移动元素(例如，金属可移动物质)掺杂到垂直接缝(和灯丝)704中的掺杂剂。例如，根据某些实施例，在诸如铜(cu)的金属沉积在垂直接缝(和灯丝)704的顶表面上并接触垂直接缝(和灯丝)704的顶表面以形成垂直存储器单元802的顶部电极1004之后，铜原子可以向下扩散并且从顶部电极1004迁移到垂直接缝(和灯丝)704中。
62.如图9所示，导电材料902可以沉积在垂直取向的接入接触孔402中，从而填充垂直存储器单元802(参见图8)下方的空隙空间602，并接触垂直存储器单元802和垂直接缝704的底表面，由此形成垂直存储器单元802的底电极902。垂直存储器单元802的底部电极902直接形成在靶金属接触件124(例如，晶体管的漏极接触件124)的顶表面上并与其接触。如图9所示，导电材料902可以部分地(或完全地)填充垂直接入接触孔402，并且过量的导电材料902可以直接沉积在半导体结构100的顶面上并与其接触。导电材料902的沉积可通过物理气相沉积(pvd)工艺或化学气相沉积(cvd)工艺，或通过另一导电材料沉积工艺，或工艺的任何组合，其允许导电材料902填充垂直存储单元802下方的空隙空间602(见图8)，从而形成垂直存储单元802的底部电极902。
63.继续示例半导体制造工艺，如图10所示，从垂直接入接触孔402以及从半导体结构100的顶面去除导电材料902。作为示例，干法蚀刻工艺(诸如使用基于氟化物的化学品的反应离子蚀刻(rie)工艺)可以从垂直接入接触孔402垂直蚀刻导电材料902。干法蚀刻工艺或可选地与合适的湿法蚀刻工艺组合，可用于从半导体结构100的顶部表面去除导电材料
902。垂直接入接触孔402中的电介质材料的间隙填充物形成填充垂直接入接触孔402的电介质材料插塞1002。底部电极902保持与垂直存储器单元802的底表面、与垂直接缝704的底表面、以及与靶金属接触件124(例如，晶体管的漏极接触件124)的顶表面电接触。
64.如图10所示，示例半导体制造工艺然后执行导电材料的沉积，可选地继之以图案化，其在电介质层702上方以及在垂直接缝704的顶表面上方并且与垂直接缝704的顶表面直接接触地形成顶部电极1004(参见图8所示的垂直存储器单元802)。根据示例制造过程，顶部电极1004接触接近垂直存储器单元802的中心区域(相对于垂直取向的单元接触孔302的侧壁水平地居中)的垂直接缝(和灯丝)704的顶表面。
65.直接形成在垂直接缝(和灯丝)704的顶表面上并接触垂直接缝(和灯丝)704的顶表面的垂直存储器单元802的顶部电极1004(参见图10)还可以充当用于将可移动元素(例如，金属可移动物质)添加到垂直接缝(和灯丝)704中的掺杂剂。例如，根据某些实施例，在导电材料(诸如但不限于铜(cu)或银(ag)或另一金属)被沉积在垂直接缝(和灯丝)704的顶表面上以形成顶部电极1004之后，导电材料原子(例如，铜原子)可向下扩散并从顶部电极1004迁移到垂直接缝(和灯丝)704中，由此用导电材料原子(例如，用铜原子)掺杂垂直接缝(和灯丝)704。
66.独立于使用顶部电极1004(和/或底部电极902)作为掺杂剂，导电材料可根据掺杂工艺用作用于掺杂垂直接缝(和灯丝)704的掺杂剂。导电材料可通过作为整个半导体制造工艺的一部分的单独掺杂工艺而被添加为用于掺杂垂直接缝(和灯丝)704的掺杂剂，如上文已论述。作为示例而非限制，用于掺杂垂直接缝(和灯丝)704的导电材料可包括可移动元素(例如，金属可移动物质)、或通过添加反应元素而得到的非化学计量化合物、或组合。非化学计量化合物表示包括反应物的量的化合物，这些反应物的量不是处于简单的积分比率或者不是处于从理想化学式或方程式预期的比率。例如，tio2是化学计量二氧化钛。然而，tiox(其中x小于或大于2)应理解为表示非化学计量的氧化钛。
67.作为另一实例，垂直接缝704可掺杂有选自由以下导电材料组成的导电材料组的导电材料：金属氧化物、非导电金属氮化物、铜(cu)、钛(ti)、铝(al)、铪(hf)或镧(la)。接缝704因此可包含从由以下各项组成的以下材料组中选择的材料：金属氧化物、非导电金属氮化物、铜(cu)、钛(ti)、铝(al)、铪(hf)或镧(la)。作为另一个实例，接缝704可以通过添加反应性元素而掺杂有可移动元素或非化学计量化合物中的至少一种。
68.根据不同实施例，通过ald工艺在垂直取向的单元接触孔302中形成由此产生垂直存储器电阻元件802的第二电介质层702包括从由以下材料构成的下组材料中选择的至少一种材料：金属氧化物、非导电金属氮化物、氧化硅、二氧化硅(sio2)、氮化硅(sin)、氮氧化硅、碳氮氧化硅(siocn)、碳掺杂氮化硅(sicn)、或硅硼碳氮化物(sibcn)、或上述材料的任何组合。所形成的第二电介质层702还可包含选自由以下材料组成的以下材料组的材料：金属氧化物、非导电金属氮化物、铝(al)、铪(hf)、锆(zr)、钛(ti)、硅(si)、锗(ge)、铜(cu)或镧(la)。
69.根据不同实施例，顶部电极1004或底部电极902(见图10)中的至少一个包括导电材料，所述导电材料选自由以下导电材料构成的组：铜(cu)、钴(co)、铝(al)、钨(w)、钛(ti)、钽(ta)、钌(ru)、铪(hf)、锆(zr)、镍(ni)、铂(pt)、锡(sn)、银(ag)、金(au)、导电金属化合物材料或包括前述导电材料中的至少一种的导电金属合金。根据不同实施例，垂直接
缝704可包括从顶部电极1004延伸到底部电极902的单个导电灯丝704。
70.图11示出用于制造半导体结构的示例性方法1100，该半导体结构包括电连接到基板上的晶体管器件的垂直存储单元。本发明的各个实施例可包括所示示例中的一些并且不必是所有的方法步骤。
71.示例制造方法在步骤1102进入并且立即在步骤1104继续以接收半导体基板材料叠置体，该半导体基板材料叠置体包括支撑晶体管的栅极叠置体以及晶体管的第一源极/漏极叠置体和第二源极/漏极叠置体的基板102。栅极叠置体邻近电介质层108中的第一源极/漏极叠置体和第二源极/漏极叠置体，并且介于第一源极/漏极叠置体和第二源极/漏极叠置体之间。栅极叠置体包括栅极金属接触件110。第一源极/漏极叠置体包括漏极金属接触件116、120。第二源极/漏极叠置体包括源极金属接触件114、118。ild层122直接在电介质层108上方。靶金属接触件124在ild层122中。
72.在步骤1106，半导体制造方法通过直接在ild层122的顶表面上并接触ild层122的顶表面执行a-si层126的沉积而继续。图案化该a-si层，以图案化形状直接在该晶体管的靶金属接触件124的顶表面上并与其接触地形成a-si层126。根据示例，靶金属接触件124包括漏极金属接触件116、120或源极金属接触件114、118中的至少一个，并且与它们电耦合。于a-si层126上沉积第一电介质层202。通过穿过第一电介质层202并进入a-si层126的垂直单元接触孔302和垂直接入接触孔402，执行垂直方向蚀刻图案化。根据实例，垂直单元接触孔302和垂直接入接触孔402直接在a-si层126上方水平地彼此靠近。
73.在步骤1108，半导体制造方法通过去除a-si层126继续。然后，执行电介质材料702的ald，从而填充垂直单元接触孔302并在垂直单元接触孔302中形成的存储器单元802的中心区域附近形成垂直接缝704。ald工艺还将电介质材料702施加至电介质结构100中的其他暴露表面。然后，通过执行各向同性蚀刻以从半导体结构100去除过量的电介质材料702，从而暴露接缝704并且留下空隙空间602(其中去除a-si层126)，继续半导体制造方法。半导体制造方法执行将可移动金属物质掺杂到接缝704中。然后，导电材料902沉积在空隙空间602中，随后各向同性蚀刻，由此形成存储器单元802的底部电极902。底部电极902电连接到靶金属接触件124的顶表面以及存储器单元802的底表面和接缝704的底表面。
74.在步骤1110，通过在垂直接入接触孔402中执行电介质材料间隙填充沉积，从而产生电介质插塞1002，继续半导体制造方法。所述方法接着执行导电材料层1004在存储器单元802的顶部表面和接缝704的顶部表面上的沉积，且接触存储器单元802的顶部表面和接缝704的顶部表面，接着图案化，由此形成存储器单元802的顶部电极1004。
75.然后在步骤1112退出该制造方法。
76.根据不同实施例的电阻性非易失性存储器器件(例如，reram存储器器件)的设计包括多个垂直存储器单元802，其中每个存储器单元802包括单个垂直导电接缝704。这可以显著地提高非易失性存储器器件的操作的可靠性。可以跨非易失性存储器器件中的存储器单元可靠地均匀制造存储器单元到存储器单元的操作，这导致非易失性存储器器件的优越的整体性能。用于每个垂直存储器单元802的单丝布置带来非易失性存储器器件中的丝形成和器件操作的确定性。根据各种实施例，这还可以减少制造过程缺陷并且可以降低半导体产品制造成本。这进而显著增加了这种类型的电阻性非易失性存储器器件以及相关联的半导体制造工艺的商业可行性。
77.尽管已经披露了本发明的具体实施例，但本领域普通技术人员将理解，可以对这些具体实施例进行改变而不偏离本发明的范围。因此，本发明的范围不限于特定实施例，并且所附权利要求旨在涵盖在本发明的范围内的任何和所有此类应用、修改和实施例。
78.应注意，本发明的一些特征可以在其一个实施例中使用，而不使用本发明的其他特征。因此，前面的描述应当被认为是仅说明本发明的原理、教导、实例和示例性实施例，而不限制本发明。
79.此外，这些实施例仅是本文中的创新教导的许多有利用途的实例。总的来说，本技术的说明书中进行的陈述不一定限制所要求保护的发明的任何一种。此外，一些陈述可以应用于一些创造性特征，而不应用于其他特征。