一种全摆幅单端信号四电平脉冲幅度调制IO电路的制作方法

一种全摆幅单端信号四电平脉冲幅度调制io电路
技术领域
1.本发明涉及集成电路领域，特别是涉及一种全摆幅单端信号四电平脉冲幅度调制io电路。


背景技术：

2.io电路作为信号发送和接收的关键模块，数据传输速率是io电路性能的关键指标。传统单端信号数字io利用一根信号线和共用的地线传输信号，在信号线上利用电源电位(vddh)和地电位(vssh)分别表示“1”和“0”信号，每个信号发送周期内仅能传递1bit数据，因此传统io电路数据传输速率收到信号发送频率的限制。
3.普通单端信号数字io驱动电路仅能传输“vddh”和“vssh”两种电平信号，数据传输速率受限于信号发送频率。
4.因此，需要提出一种新的io电路来解决上述问题。


技术实现要素：

5.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种全摆幅单端信号四电平脉冲幅度调制io电路，用于解决现有技术中传统io电路数据传输速率收到信号发送频率限制的问题。
6.为实现上述目的及其他相关目的，本发明提供一种全摆幅单端信号四电平脉冲幅度调制io电路，至少包括：
7.译码器与多路选择器、输出管；
8.所述译码器与多路选择器设有数据信号端；所述数据信号端输入同一信号周期内发送的两位数据a0和a1；所述两位数据a0和a1的逻辑值分别有“0”和“1”两种状态；
9.所述译码器与多路选择器还设有五个电位输入端和四个信号输出端，所述五个电位输入端分别输入电位vddh、ya、vcmn、vcmp以及vssh；所述四个信号输出端分别输出信号pg0、pg1、ng0和ng1；
10.所述输出管包括第一、第二pmos管和第一、第二nmos管；所述第一、第二pmos管的漏极与所述第一、第二nmos管的漏极相互连接；
11.所述第一pmos管的源极与所述第二pmos管的源极共同连接所述电位vddh；所述第一nmos管的源极与所述第二nmos管的源极共同连接所述电位vssh；
12.所述第一pmos管的栅极连接所述信号pg0；所述第二pmos管的栅极连接所述信号pg1；所述第一nmos管的栅极连接所述信号ng0；所述第二nmos管的栅极连接所述信号ng1。
13.优选地，所述电位vddh为电源电位，所述电位vcmn、vcmp为参考电压，所述电位vssh为地电位。
14.优选地，还包括电容器，所述电容器的下极板连接所述第一nmos管和所述第二nmos管的源极；所述电容器的上极板连接一电阻的一端；所述电阻的另一端连接所述电位ya。
15.优选地，所述第一、第二pmos管的漏极、所述第一、第二nmos管的漏极、所述电容器的上极板通过一pad连接引出，该pad作为电路的输出端。
16.优选地，当所述两位数据a0、a1的逻辑值的组合为00时，所述输出信号pg0、pg1、ng0、ng1输出的电位均为vddh；所述pad输出的电压为vssh。
17.优选地，当所述两位数据a0、a1的逻辑值的组合为01时，所述输出信号pg0、pg1、ng0、ng1输出的电位分别依次均为ya、vddh、vcmn、vcmn；所述pad输出的电压为1/3vddh。
18.优选地，当所述两位数据a0、a1的逻辑值的组合为01时，所述输出信号pg0输出的所述电位ya经一电阻连接至所述pad。
19.优选地，当所述两位数据a0、a1的逻辑值的组合为10时，所述输出信号pg0、pg1、ng0、ng1输出的电位分别依次均为vcmp、vcmp、ya、vssh；所述pad输出的电压为2/3vddh。
20.优选地，当所述两位数据a0、a1的逻辑值的组合为10时，所述输出信号ng0输出的电位ya经一电阻连接至所述pad。
21.优选地，当所述两位数据a0、a1的逻辑值的组合为11时，所述输出信号pg0、pg1、ng0、ng1输出的电位均为vssh；所述pad输出的电压为vddh。
22.如上所述，本发明的全摆幅单端信号四电平脉冲幅度调制io电路，具有以下有益效果：本发明的全摆幅单端信号四电平脉冲幅度调制io驱动电路，可以实现四种电平信号的发送，可以实现每个数据信号传输2bit的数据信息，在相同信号频率下实现两倍于普通单端信号数字io电路的数据传输速率。
附图说明
23.图1显示为本发明的全摆幅单端信号四电平脉冲幅度调制io电路示意图；
24.图2显示为本发明中的译码器与多路选择器电路架构图；
25.图3显示为本发明中两位数据的逻辑值的组合为00时对应的输出管的栅极电压电路结构图；
26.图4显示为本发明中两位数据的逻辑值的组合为01时对应的输出管的栅极电压电路结构图；
27.图5显示为本发明中两位数据的逻辑值的组合为10时对应的输出管的栅极电压电路结构图；
28.图6显示为本发明中两位数据的逻辑值的组合为11时对应的输出管的栅极电压电路结构图；
29.图7显示为本发明中输出至pad的电压信号仿真结果图。
具体实施方式
30.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
31.请参阅图1至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数
目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
32.本发明提供一种全摆幅单端信号四电平脉冲幅度调制io电路，如图1所示，图1显示为本发明的全摆幅单端信号四电平脉冲幅度调制io电路示意图。至少包括：
33.译码器与多路选择器、输出管；
34.所述译码器与多路选择器设有数据信号端；所述数据信号端输入同一信号周期内发送的两位数据a0和a1；所述两位数据a0和a1的逻辑值分别有“0”和“1”两种状态；
35.所述译码器与多路选择器还设有五个电位输入端和四个信号输出端，所述五个电位输入端分别输入电位vddh、ya、vcmn、vcmp以及vssh；所述四个信号输出端分别输出信号pg0、pg1、ng0和ng1；如图2所示，图2显示为本发明中的译码器与多路选择器电路架构图。
36.所述输出管包括第一、第二pmos管和第一、第二nmos管；所述第一、第二pmos管的漏极与所述第一、第二nmos管的漏极相互连接；即所述输出管包括第一pmos管01、第二pmos管03和第一nmos管02、第二nmos管04；所述第一、第二pmos管的漏极与所述第一、第二nmos管的漏极相互连接。
37.所述第一pmos管的源极与所述第二pmos管的源极共同连接所述电位vddh；所述第一nmos管的源极与所述第二nmos管的源极共同连接所述电位vssh；
38.所述第一pmos管的栅极连接所述信号pg0；所述第二pmos管的栅极连接所述信号pg1；所述第一nmos管的栅极连接所述信号ng0；所述第二nmos管的栅极连接所述信号ng1。
39.本发明进一步地，本实施例中，所述电位vddh为电源电位，所述电位vcmn、vcmp为参考电压，所述电位vssh为地电位。
40.本发明进一步地，本实施例中，还包括电容器(cload)，所述电容器的下极板连接所述第一nmos管和所述第二nmos管的源极；所述电容器的上极板连接一电阻05的一端；所述电阻05的另一端连接所述电位ya。
41.本发明进一步地，本实施例中，所述第一、第二pmos管的漏极、所述第一、第二nmos管的漏极、所述电容器的上极板通过一pad(焊垫)连接引出，该pad作为电路的输出端。
42.实施例一
43.本发明进一步地，在实施例一中，当所述两位数据a0、a1的逻辑值的组合为00时，所述输出信号pg0、pg1、ng0、ng1输出的电位均为vddh；所述pad输出的电压为vssh。如图3所示，图3显示为本发明中两位数据的逻辑值的组合为00时对应的输出管的栅极电压电路结构图。
44.实施例二
45.本发明进一步地，本实施例中，当所述两位数据a0、a1的逻辑值的组合为01时，所述输出信号pg0、pg1、ng0、ng1输出的电位分别依次均为ya、vddh、vcmn、vcmn；所述pad输出的电压为1/3vddh。如图4所示，图4显示为本发明中两位数据的逻辑值的组合为01时对应的输出管的栅极电压电路结构图。
46.再进一步地，当所述两位数据a0、a1的逻辑值的组合为01时，所述输出信号pg0输出的所述电位ya经一电阻连接至所述pad。
47.实施例三
48.本发明进一步地，本实施例中，当所述两位数据a0、a1的逻辑值的组合为10时，所
述输出信号pg0、pg1、ng0、ng1输出的电位分别依次均为vcmp、vcmp、ya、vssh；所述pad输出的电压为2/3vddh。如图5所示，图5显示为本发明中两位数据的逻辑值的组合为10时对应的输出管的栅极电压电路结构图。
49.再进一步地，当所述两位数据a0、a1的逻辑值的组合为10时，所述输出信号ng0输出的电位ya经一电阻连接至所述pad。
50.实施例四
51.本发明进一步地，本实施例中，当所述两位数据a0、a1的逻辑值的组合为11时，所述输出信号pg0、pg1、ng0、ng1输出的电位均为vssh；所述pad输出的电压为vddh。
52.如图6所示，图6显示为本发明中两位数据的逻辑值的组合为11时对应的输出管的栅极电压电路结构图。
53.如图7所示，图7显示为本发明中输出至pad的电压信号仿真结果图。由仿真结果可知，本发明提出的方法可以实现全摆幅四电平脉冲幅度调制io输出。
54.综上所述，本发明的全摆幅单端信号四电平脉冲幅度调制io驱动电路，可以实现四种电平信号的发送，可以实现每个数据信号传输2bit的数据信息，在相同信号频率下实现两倍于普通单端信号数字io电路的数据传输速率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
55.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。