半导体结构及其形成方法与流程

1.本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在现有的半导体领域中，随着半导体器件集成度的提高，晶体管的尺寸不断缩小，而随着晶体管的尺寸的缩小，栅极结构的尺寸也需要缩小。为了进一步减小栅极结构的尺寸，形成小尺寸的栅极结构并且对实现不同栅极之间的电性隔离，通常对栅极结构进行栅极结构切割工艺(gate cut)，将栅极结构分割成多个栅极结构。
3.然而，现有工艺中，半导体结构的性能和可靠性仍然有待改善。


技术实现要素：

4.本发明解决的技术问题是一种半导体结构及其形成方法，以改善半导体结构的性能和可靠性。
5.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：基底，所述基底包括第一隔离区；位于基底上的多个栅极结构，至少2个栅极结构横跨所述第一隔离区，并且，在所述第一隔离区上，横跨所述第一隔离区的2个以上栅极结构中的每个栅极结构内分别具有贯穿所述栅极结构的第一隔离槽；位于所述第一隔离区表面的第二介质结构，所述第二介质结构还位于多个所述栅极结构侧壁面、以及所述第一隔离槽内。
6.可选的，所述基底还包括第二隔离区，多个所述栅极结构中的1个横跨所述第二隔离区，并且，在所述第二隔离区上，横跨所述第二隔离区的栅极结构内具有贯穿所述栅极结构的第二开口，所述第二介质结构还位于所述第二开口内。
7.可选的，还包括：位于所述第二介质结构内的若干互连结构，至少1个所述互连结构横跨所述第一隔离区。
8.可选的，还包括：位于所述第一隔离区以外的基底与第二介质结构之间的刻蚀停止层，所述刻蚀停止层还位于所述栅极结构侧壁面。
9.可选的，所述基底包括衬底、以及位于衬底上相互分立的若干鳍部结构，多个所述栅极结构横跨若干所述鳍部结构。
10.本发明的技术方案还提供一种半导体结构，包括：基底，所述基底包括第一隔离区；位于所述基底上的多个栅极结构以及中间层，所述中间层还位于栅极结构侧壁面，且至少2个栅极结构横跨所述第一隔离区；位于中间层内且贯穿第一隔离区上的多个栅极结构的第一开口。
11.可选的，所述中间层的材料包括非介电材料或半导体材料。
12.可选的，所述中间层的材料包括：金属化合物、碳化硅、硅锗或
ⅲ-ⅴ
族元素构成的多元半导体材料。
13.可选的，所述中间层的材料包括介电材料。
14.可选的，还包括：位于所述第一开口内的隔离结构。
15.可选的，所述基底包括衬底、以及位于衬底上相互分立的若干鳍部结构，多个所述栅极结构横跨若干所述鳍部结构。
16.相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一隔离区；在所述基底上形成多个栅极结构以及中间层，所述中间层还位于栅极结构侧壁面，且至少2个栅极结构横跨所述第一隔离区；刻蚀第一隔离区上的栅极结构及相邻栅极结构间的中间层，在中间层内形成贯穿第一隔离区上的多个栅极结构的第一开口，刻蚀所述第一隔离区上的栅极结构及相邻栅极结构间的中间层的工艺中，对所述栅极结构和中间层的刻蚀选择比在预设范围内。
17.可选的，所述预设范围为4:5至6:5。
18.可选的，形成所述中间层的方法包括：在所述基底上形成若干伪栅结构；在形成所述伪栅结构后，在所述基底表面形成覆盖所述伪栅结构侧壁面的中间层；在形成所述中间层后，去除所述伪栅结构。
19.可选的，形成所述栅极结构的方法包括：在形成所述中间层后，在所述栅极开口内形成所述栅极结构。
20.可选的，形成所述栅极结构的方法包括：在形成所述中间层之前，在所述基底表面形成第一介质结构，所述第一介质结构内具有多个栅极开口，且至少2个栅极开口横跨所述第一隔离区；在所述栅极开口内形成栅极结构。
21.可选的，形成所述中间层的方法包括：在形成所述栅极结构后，去除所述第一介质结构；在去除所述第一介质结构后，在所述基底表面形成所述中间层。
22.可选的，形成所述第一介质结构和栅极开口的方法包括：在所述基底上形成若干伪栅结构；在形成所述伪栅结构后，在所述基底表面形成覆盖所述伪栅结构侧壁面的第一介质结构；在形成所述第一介质结构后，去除所述伪栅结构。
23.可选的，所述中间层的材料包括非介电材料或半导体材料。
24.可选的，所述中间层的材料包括：金属化合物、硅、硅锗或
ⅲ-ⅴ
族元素构成的多元半导体材料。
25.可选的，所述刻蚀第一隔离区上的栅极结构及相邻栅极结构间的中间层的工艺中，所采用的气体包括：cl2、bcl3、hcl和sicl4中的至少一种。
26.可选的，还包括：在形成所述第一开口后，去除所述中间层；在去除所述中间层后，在所述基底表面形成第二介质结构，所述第二介质结构还位于所述栅极结构的侧壁面。
27.可选的，所述去除中间层的刻蚀工艺，对所述中间层和栅极结构的刻蚀选择比在5:1以上。
28.可选的，所述第二介质结构的材料包括氧化硅、氮化硅、碳化硅、氮碳化硅、氮氧化硅和氢氧化硅中的至少一种。
29.可选的，还包括：在所述第二介质结构内形成若干互连结构，至少1个互连结构横跨所述第一隔离区。
30.可选的，所述中间层的材料为介电材料；所述半导体结构的形成方法还包括：在所述第一开口内形成隔离结构。
31.可选的，还包括：刻蚀所述隔离结构和中间层，在所述中间层内形成若干互连结构，至少1个互连结构横跨所述第一隔离区。
32.可选的，还包括：在所述基底和中间层之间形成刻蚀停止层，所述刻蚀停止层还位于所述栅极结构侧壁面。
33.可选的，还包括：在刻蚀第一隔离区上的栅极结构及相邻栅极结构间的中间层的同时，刻蚀第一隔离区上的刻蚀停止层。
34.可选的，形成所述第一开口的方法包括：在所述栅极结构表面和中间层表面形成隔离掩膜结构，所述隔离掩膜结构内具有第一隔离开口，所述第一隔离开口暴露出所述第一隔离区上的栅极结构及相邻栅极结构之间的中间层表面；以所述隔离掩膜结构为掩膜，刻蚀所述栅极结构以及相邻栅极结构之间的中间层，直至去除第一隔离区上的栅极结构和以及相邻栅极结构之间的中间层。
35.可选的，所述基底还包括第二隔离区，并且，多个所述栅极结构中的1个横跨所述第二隔离区；所述半导体结构的形成方法还包括：在去除第一隔离区上的栅极结构以及相邻栅极结构间的中间层的同时，去除第二隔离区上的栅极结构。
36.可选的，所述基底包括衬底、以及位于衬底上相互分立的若干鳍部结构，所述栅极结构横跨若干所述鳍部结构。
37.与现有技术相比，本发明的技术方案具有以下有益效果：
38.本发明技术方案提供的半导体结构的形成方法中，在所述基底上形成多个栅极结构以及位于栅极结构侧壁面的中间层，并且，形成第一开口的刻蚀工艺中，对所述栅极结构和中间层的刻蚀选择比在预设范围内，因此，能够在形成第一开口时，使刻蚀栅极结构的速率和刻蚀中间层的速率接近或相同，从而，减少了第一隔离区上相邻栅极结构间残留的中间层材料、以及残留的中间层的侧壁面及周围的基底表面的栅极结构的残留，从而，改善了半导体结构的性能和可靠性。
39.进一步，由于在形成所述第一开口后，去除所述中间层，因此，通过所述去除中间层的过程，能够进一步减少第一开口底部残留的中间层材料。同时，由于在去除所述中间层后，在所述基底表面形成位于所述栅极结构的侧壁面的第二介质结构，因此，形成第二介质结构的空间较大，降低了在第一隔离区上形成小尺寸电绝缘结构的工艺难度，并且，避免了形成小尺寸电绝缘结构的工艺对栅极结构的影响，提高了半导体结构的性能和可靠性。
附图说明
40.图1至图3是一种半导体结构的形成过程的剖面结构示意图；
41.图4至图10是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图；
42.图11至图14是本发明另一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
43.如背景技术所述，现有工艺中，半导体结构的性能和可靠性仍然有待改善。以下结合附图进行详细说明，半导体结构的性能和可靠性仍然有待改善的原因。
44.需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。
45.图1至图3是一种半导体结构的形成过程的剖面结构示意图。
46.请参考图1和图2，图1是一种半导体结构的俯视结构示意图，图2是图1中a-a1方向上的截面示意图，提供衬底100，所述衬底100包括隔离区i；在衬底100上形成第一介质结构110，第一介质结构110内具有多个栅极开口(未图示)，并且，多个栅极开口中的2个栅极开口横跨所述隔离区i；在所述栅极开口内形成栅极结构120。
47.请参考图3，图3与图2是的视图方向相同，在第一介质结构110和栅极结构120表面形成掩膜结构130，所述掩膜结构130内具有掩膜开口131，所述掩膜开口131暴露出隔离区i上的2个栅极结构120表面和第一介质结构110表面；以掩膜结构130为掩膜，刻蚀栅极结构120，直至去除隔离区i上的2个栅极结构120，在隔离区i上形成贯穿所述2个栅极结构120的隔离开口140；在所述隔离开口140内形成隔离结构。
48.在上述实施例中，由于半导体结构集成度较高，相邻的2个栅极结构120间的间距很小，因此，当隔离区i上的2个栅极结构120需要切割时，在曝光工艺极限的限制下，通常，掩膜结构130内会形成同时暴露隔离区i上的2个栅极结构120的掩膜开口131，同时，为了增大刻蚀隔离区i上的2个栅极结构120的刻蚀工艺的工艺窗口，通常，不仅刻蚀隔离区i上的2个栅极结构120，同时，还刻蚀去除隔离区i上2个栅极结构120之间的第一介质结构110，即，所述隔离开口140还贯穿隔离区i上2个栅极结构120之间的第一介质结构110。
49.然而，由于刻蚀隔离区i上的2个栅极结构120的刻蚀工艺，对刻蚀栅极结构120和第一介质结构110的刻蚀选择比较大，因此，容易在隔离区i上残留第一介质结构材料111(如图3所示)，造成在残留的第一介质结构材料111的侧壁面及周围的基底100表面容易残留栅极结构材料121。一方面，残留的栅极结构材料121容易导致隔离区i两侧的栅极结构120之间短路，并且，影响半导体结构的寄生电容和寄生电阻大小，使半导体结构的性能和可靠性较差。另一方面，后续刻蚀隔离结构形成互连开口时，残留的第一介质结构材料111容易遮挡互连开口底部，导致互连开口内的互连结构与基底100之间的接触电阻较大，或者导致互连结构与基底100的电路之间断路，使得半导体结构的性能和可靠性较差。
50.为解决所述技术问题，本发明实施例提供了一种半导体结构的形成方法，通过在基底上形成中间层，接着，刻蚀第一隔离区上的栅极结构及相邻栅极结构间的中间层，在中间层内形成贯穿第一隔离区上的多个栅极结构的第一开口，并且，刻蚀所述第一隔离区上的栅极结构及相邻栅极结构间的中间层的工艺中，对所述栅极结构和中间层的刻蚀选择比在预设范围内。从而，改善半导体结构的性能和可靠性。
51.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
52.图4至图10是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
53.请参考图4和图5，图4是图5中的沿方向x3的俯视结构示意图，图5是图4中沿方向x1-x2的剖面结构示意图，图提供基底200，所述基底200包括第一隔离区i。
54.在本实施例中，所述基底200包括衬底(未图示)、以及位于衬底上相互分立的若干鳍部结构(未图示)，所述栅极开口211横跨若干所述鳍部结构。
55.在其他实施例中，所述基底为平面基底。
56.所述衬底的材料包括半导体材料。
57.在本实施例中，所述衬底的材料为硅。
58.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半
导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)等。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
59.在本实施例中，所述基底200还包括第二隔离区ii。
60.在其他实施例中，所述基底不包括第二隔离区ii。
61.接着，在所述基底200上形成多个栅极结构以及中间层，所述中间层还位于栅极结构侧壁面。在多个所述栅极开口中，1个横跨所述第二隔离区ii，并且，至少2个横跨所述第一隔离区i。具体形成栅极结构和中间层的过程请参考图4至图7。
62.请继续参考图4和图5，在所述基底200表面形成第一介质结构210，所述第一介质结构210内具有多个栅极开口211，在所述第一介质结构210内的多个栅极开口211中，1个横跨所述第二隔离区ii，且至少2个横跨所述第一隔离区i。
63.所述栅极开口211还横跨若干所述鳍部结构。
64.形成所述第一介质结构210和栅极开口211的方法包括：在所述基底200上形成若干横跨所述鳍部结构的伪栅结构(未图示)、以及位于所述伪栅结构侧壁面的栅侧墙(未图示)；在形成所述伪栅结构后，在所述基底200表面形成覆盖所述伪栅结构侧壁面的第一介质结构210；在形成所述第一介质结构210后，去除所述伪栅结构。
65.具体而言，在本实施例中，形成覆盖所述伪栅结构侧壁面的第一介质结构210的方法包括：在所述基底200上形成覆盖所述伪栅结构表面的第一介质结构材料层(未图示)；平坦化所述第一介质结构材料层，直至暴露出伪栅结构顶部表面，形成所述第一介质结构210，所述第一介质结构210暴露出所述伪栅结构顶部表面。
66.所述第一介质结构210为后续形成栅极结构提供支撑。
67.在本实施例中，所述伪栅结构的形成方法包括：在所述基底200上形成覆盖所述鳍部结构表面的伪栅材料膜；图形化所述伪栅材料膜，直至暴露出基底200表面，在所述基底200上形成横跨所述鳍部结构的伪栅结构，所述伪栅结构顶部表面高于所述鳍部结构顶部表面。
68.在本实施例中，所述半导体结构的形成方法还包括：在形成所述伪栅结构之前，在所述衬底表面形成基底介质层201，所述基底介质层201还位于鳍部结构的部分侧壁面；形成所述伪栅结构和栅侧墙之后，形成所述第一介质结构210之前，在所述伪栅结构两侧的鳍部结构内形成源漏掺杂层(图中未示出)；在形成所述源漏掺杂层后，在形成第一介质结构210前，在所述伪栅结构侧壁面和基底200表面形成刻蚀停止层212。
69.所述源漏掺杂层的形成方法包括：在所述伪栅结构两侧的鳍部结构内形成源漏开口(图中未示出)；采用外延工艺在所述源漏开口内形成源漏掺杂层。
70.所述基底介质层201的作用在于：使相邻的鳍部结构之间、半导体器件与基底之间电绝缘。
71.所述刻蚀停止层212的作用在于：在伪栅结构暴露时，改善伪栅结构侧壁面、栅侧墙的氧化问题，同时，后续刻蚀第一介质结构210和刻蚀中间层的过程中，作为刻蚀停止层，保护栅极结构、基底200以及基底介质层201，减少刻蚀过程对栅极结构、基底200以及基底介质层201的损伤。从而，提高了半导体结构的性能和可靠性。
72.在本实施例中，所述栅侧墙的材料包括低k介质材料(k小于3.9)。
73.在本实施例中，所述第一介质结构210的材料包括氧化硅。
74.请参考图6，在所述基底200上形成多个栅极结构220，并且，1个所述栅极结构220横跨所述第二隔离区ii，至少2个所述栅极结构220横跨所述第一隔离区i。
75.具体而言，在本实施例中，在所述栅极开口211内形成栅极结构220，所述栅极结构220还横跨若干所述鳍部结构。
76.所述栅极结构220包括：位于所述栅极开口211的侧壁面和底面的栅介质层(未图示)、位于所述栅介质层表面的功函数层(未图示)、以及位于所述功函数层表面的栅电极层(未图示)。
77.所述栅介质层的材料包括高介电常数材料(介电常数大于3.9)。所述高介电常数材料包括：二氧化铪、氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝等。
78.所述栅电极层的材料包括金属材料，例如：钨、铜、钨、铝、钛、氮化钛、钽中的一种或者几种组合。
79.所述功函数层的材料包括氮化钛、氮化钽或钛铝。
80.形成所述栅极结构220的方法包括：在所述第一介质结构210表面和栅极开口211内形成栅介质材料层(未图示)；在所述栅介质材料层表面形成功函数材料层(未图示)；在所述功函数材料层表面形成栅电极材料层(未图示)，所述栅电极材料层填充满所述栅极开口211；平坦化所述栅电极材料层、功函数材料层以及栅介质材料层，直至暴露出所述第一介质结构210表面，形成所述栅极结构220。
81.形成所述栅介质材料层的工艺包括氧化工艺或沉积工艺等，所述沉积工艺例如是化学气相沉积工艺(cvd)、物理气相沉积工艺(pvd)或原子层沉积工艺(ald)等。
82.形成所述功函数材料层的工艺包括沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。
83.形成所述栅电极材料层的工艺包括金属电镀工艺或沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。
84.平坦化栅电极材料层、功函数材料层以及栅介质材料层的工艺包括回刻蚀工艺或者化学机械研磨工艺(cmp)等。
85.请参考图7，在形成所述栅极结构220后，去除所述第一介质结构210；在去除所述第一介质结构210后，在所述基底200表面形成中间层230，所述中间层230还位于栅极结构220的侧壁面。
86.在本实施例中，所述刻蚀停止层212位于所述基底200和中间层230之间。
87.在本实施例中，去除所述第一介质结构210的工艺包括干法刻蚀工艺或者湿法刻蚀工艺中的至少一种。
88.在本实施例中，形成所述中间层230的方法包括：在所述基底200表面和栅极结构220表面形成中间材料层(未图示)；平坦化所述中间材料层，直至暴露出栅极结构220顶面。
89.在本实施例中，平坦化所述中间材料层的工艺包括回刻蚀工艺或者化学机械研磨工艺。
90.在又一实施例中，不形成所述第一介质结构。形成所述中间层的方法包括：在所述基底上形成若干横跨所述鳍部结构的伪栅结构、以及位于所述伪栅结构侧壁面和基底表面的刻蚀停止层；在形成所述伪栅结构后，在所述基底表面形成覆盖所述伪栅结构侧壁面的
中间层；在形成所述中间层后，去除所述伪栅结构，在所述中间层内形成多个栅极开口。在多个所述栅极开口中，1个横跨所述第二隔离区ii，且至少2个横跨所述第一隔离区i。
91.在又一实施例中，形成多个所述栅极结构的方法包括：在形成所述中间层后，在所述栅极开口内形成所述栅极结构。
92.所述中间层230的材料包括非介电材料或半导体材料，例如是金属化合物、硅、硅锗或
ⅲ-ⅴ
族元素构成的多元半导体材料等。
93.在本实施例中，所述中间层230的材料为硅。
94.请参考图8，刻蚀第一隔离区i上的栅极结构220及相邻栅极结构220间的中间层230，在中间层230内形成贯穿第一隔离区i上的多个栅极结构220的第一开口231，并且，刻蚀所述第一隔离区i上的栅极结构220及相邻栅极结构220间的中间层230的工艺中，对所述栅极结构220和中间层230的刻蚀选择比在预设范围内。
95.由于在所述基底200上形成多个栅极结构220以及位于栅极结构220侧壁面的中间层230，并且，形成第一开口231的刻蚀工艺中，对所述栅极结构220和中间层230的刻蚀选择比在预设范围内，因此，能够在形成第一开口231时，使刻蚀栅极结构220的速率和刻蚀中间层的速率接近或相同，从而，减少了第一隔离区i上相邻栅极结构220间残留的中间层230材料、以及残留的中间层230的侧壁面及周围的基底200表面的栅极结构220的材料残留，从而，改善了半导体结构的性能和可靠性。
96.具体而言，通过减少中间层230的残留和栅极结构220的残留，一方面，减少了需要被间隔的栅极结构220之间的短路风险，提高了半导体结构的可靠性；另一方面，减少了中间层230的残留和栅极结构220的残留对半导体结构的寄生电容和寄生电阻的大小影响，提高了半导体结构的性能。不仅如此，后续形成与基底200的电路电互连的互连结构时，能够减少互连结构与中间层230和栅极结构220的残留部分的接触风险，从而，减少了互连结构与基底200之间的接触电阻，提高了半导体结构的性能；同时，能够减少中间层230和栅极结构220的残留部分对刻蚀为互连结构提供空间的互连开口时的阻挡，减少了互连开口无法暴露基底200表面的风险，从而，减少了互连结构与基底200之间断路的风险，提高了半导体结构的可靠性。
97.在本实施例中，所述预设范围为4:5至6:5。
98.通过所述预设范围为4:5至6:5，能够更佳的在形成第一开口231时，改善相邻栅极结构220间残留的中间层230材料、以及残留的中间层230的侧壁面及周围的基底200表面的栅极结构220材料的残留，以更好的改善半导体结构的性能和可靠性。
99.具体而言，在本实施例中，形成所述第一开口231的方法包括：在所述栅极结构220表面和中间层230表面形成隔离掩膜结构240，所述隔离掩膜结构240内具有第一隔离开口241，所述第一隔离开口241暴露出所述第一隔离区i上的栅极结构220及相邻栅极结构220之间的中间层230表面；以所述隔离掩膜结构240为掩膜，刻蚀所述栅极结构220以及相邻栅极结构220之间的中间层230，直至去除第一隔离区i上的栅极结构220和以及相邻栅极结构220之间的中间层230。
100.在本实施例中，刻蚀第一隔离区i上的栅极结构220及相邻栅极结构220间的中间层230的工艺包括干法刻蚀工艺。
101.在本实施例中，所述刻蚀第一隔离区i上的栅极结构220及相邻栅极结构220间的
中间层230的工艺中，所采用的气体包括：cl2、bcl3、hcl和sicl4中的至少一种。由于含cl气体能够在刻蚀过程中，形成具有更好挥发性的刻蚀副产物，因此，通过采用所述气体，能够实现刻蚀所述第一隔离区i上的栅极结构220及相邻栅极结构220间的中间层230的工艺中，对所述栅极结构220和中间层230的刻蚀选择比在预设范围内。
102.在本实施例中，在去除第一隔离区i上的栅极结构220以及相邻栅极结构220间的中间层230的同时，去除第二隔离区ii上的栅极结构220，在所述中间层230内形成贯穿1个栅极结构220的第二开口232。
103.在本实施例中，在刻蚀第一隔离区i上的栅极结构220及相邻栅极结构220间的中间层230的同时，刻蚀第一隔离区i和第二隔离区ii上的刻蚀停止层212。
104.在本实施例中，在形成所述第一开口231后，去除所述隔离掩膜结构240。
105.请参考图9，在形成所述第一开口231后，去除所述中间层230；在去除所述中间层230后，在所述基底200表面形成第二介质结构250，所述第二介质结构250还位于所述栅极结构220的侧壁面。
106.通过去除中间层230，并形成所述第二介质结构250，一方面，实现相邻的栅极结构220之间的电绝缘，并且加强了栅极结构220与基底200之间的电绝缘可靠性，另一方面，所述第二介质结构250为后续形成互连结构提供支撑，并且，实现所述互连结构之间、以及所述互连结构与其他半导体器件之间的电绝缘。
107.由于在形成所述第一开口231后，去除所述中间层230，因此，通过所述去除中间层230的过程，能够进一步减少第一开口231底部残留的中间层230材料。同时，由于在去除所述中间层230后，在所述基底200表面形成位于所述栅极结构220的侧壁面的第二介质结构250，因此，形成第二介质结构250的空间较大，降低了在第一隔离区i上形成小尺寸电绝缘结构的工艺难度，并且，避免了形成小尺寸电绝缘结构的工艺对栅极结构220的影响，提高了半导体结构的性能和可靠性。
108.具体而言，当在形成介质结构的空间较小时，即，在小空间中形成介质结构时，为了减少介质结构内部的缺陷，需要采用高流动性的材料填充所述小空间。由于流动性高的材料需要在填充所述小空间后通过高温退火进行固化，从而，栅极结构的材料会由于高温退火的原因被影响，导致影响半导体器件的电学性能。本实施例中，由于形成第二介质结构250的空间较大，因此，在形成第二介质结构250时，无需采用高流动性的材料，同时，也无需进行高温退火的步骤，因此，能够降低在第一隔离区i上形成小尺寸电绝缘结构的工艺难度，并且，避免了形成小尺寸电绝缘结构的工艺对栅极结构220的影响，提高了半导体结构的性能和可靠性。
109.不仅如此，由于在形成所述第一开口231后，去除所述中间层230，并且，在去除所述中间层230后，在所述基底200表面形成第二介质结构250。因此，在所述第二介质结构250同时位于第一隔离区i上、以及第一隔离区i以外的基底200上，因此，后续形成与基底200或者栅极结构220电互连的互连结构时，能够在材料相同的介电结构(第二介质结构250)内形成为所述互连结构提供空间的互连开口，从而，更容易在形成所述互连开口的刻蚀过程中使刻蚀速率相同或接近，进而，第一隔离区i上的互连开口、以及第一隔离区i以外的基底上的互连开口的深度接近。由于第一隔离区i上的互连开口、以及第一隔离区i和第二隔离区ii以外的基底上的互连开口的深度接近，因此，减少了形成所述互连开口时的过刻蚀或刻
蚀不到位的风险，从而，减小了第一隔离区i上的互连结构、以及第一隔离区i以外的基底上的互连开口结构的断路风险、或者在形成互连开口的过程中破坏其他半导体器件的风险，从而，提高了半导体结构的可靠性。同样的，针对同时在第二隔离区ii上、以及第二隔离区ii以外的基底200上形成互连结构时，也具有相同的效果，在此不再赘述。
110.在本实施例中，所述去除中间层230的刻蚀工艺，对所述中间层230和栅极结构220的刻蚀选择比在5:1以上。从而，通过较大的刻蚀选择比，减小了去除中间层230的刻蚀工艺，对所述栅极结构220的损伤，提高了半导体结构的性能。
111.在本实施例中，所述去除中间层230的刻蚀工艺，对所述中间层230和刻蚀停止层212的刻蚀选择比在5:1以上。从而，通过较大的刻蚀选择比，在去除中间层230的刻蚀过程中，能够更好的通过所述刻蚀停止层212保护栅极结构220和基底200，以减小去除中间层230的刻蚀工艺对所述栅极结构220和基底200的损伤，提高了半导体结构的性能。
112.在本实施例中，所述第二介质结构250的材料包括氧化硅、氮化硅、碳化硅、氮碳化硅、氮氧化硅和氢氧化硅中的至少一种。
113.请参考图10，在所述第二介质结构250内形成若干互连结构260，至少1个互连结构260横跨所述第一隔离区i。
114.在其他实施例中，至少1个互连结构还横跨所述第二隔离区。
115.在本实施例中，形成所述互连结构260的方法包括：在所述第二介质结构250以及栅极结构220表面形成第三介质结构270；在所述第三介质结构270表面形成互连掩膜结构(未图示)，所述互连掩膜结构内具有若干互连掩膜开口，每个互连掩膜开口暴露出部分第三介质结构270表面；以所述互连掩膜开口为掩膜，刻蚀所述第三介质结构270、第二介质结构250和刻蚀停止层212，直至暴露出所述基底200表面，在所述第三介质结构270和所述第二介质结构250内形成互连开口(未图示)；在所述互连开口内、以及第三介质结构270表面形成互连结构材料层；平坦化所述互连结构材料层，直至暴露所述第三介质结构270表面。
116.所述第三介质结构270的作用在于：提高半导体结构的表面平整度，降低形成所述互连掩膜结构的工艺难度，提高所述互连掩膜结构的图形精度，同时，在形成互连结构的刻蚀过程中，保护所述栅极结构220的顶面，减小所述刻蚀过程，对所述栅极结构220顶面的损伤，从而，提高了半导体结构的性能和可靠性。
117.在其他实施例中，不形成所述第三介质结构。
118.在本实施例中，暴露所述基底200表面指暴露鳍部结构表面。在其他实施例中，暴露所述基底还可以指暴露鳍部结构以外的基底表面。
119.相应的，本发明一实施例还提供一种上述形成方法所形成的半导体结构，请继续参考图8，包括：基底200，所述基底200包括第一隔离区i；位于所述基底200上的多个栅极结构220以及中间层230，所述中间层230还位于栅极结构220侧壁面，且至少2个栅极结构220横跨所述第一隔离区i；位于中间层230内且贯穿第一隔离区i上的多个栅极结构220的第一开口231。
120.在本实施例中，所述基底200包括衬底(未图示)、以及位于衬底上相互分立的若干鳍部结构(未图示)，所述栅极开口211横跨若干所述鳍部结构。
121.在其他实施例中，所述基底为平面基底。
122.所述衬底的材料包括半导体材料。
123.在本实施例中，所述衬底的材料为硅。
124.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅或者绝缘体上锗等。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
125.在本实施例中，所述基底200还包括第二隔离区ii，多个所述栅极结构220中的1个横跨所述第二隔离区ii，并且，在第二隔离区ii上，所述中间层230内还具第二开口232，所述第二开口232贯穿横跨所述第二隔离区ii的栅极结构220。
126.在其他实施例中，所述基底不包括第二隔离区ii。
127.在本实施例中，所述半导体结构还包括：位于中间层230和基底200表面之间的基底介质层201，所述基底介质层201还位于鳍部结构的部分侧壁面，所述基底介质层201的作用在于：使相邻的鳍部结构之间、半导体器件与基底之间电绝缘。
128.在本实施例中，所述半导体结构还包括：位于所述中间层230与所述基底200表面之间的刻蚀停止层212，所述刻蚀停止层212还位于所述栅极结构220的侧壁面。
129.在本实施例中，所述半导体结构还包括：位于所述栅极结构220侧壁面和刻蚀停止层212之间的栅侧墙(未图示)。
130.在本实施例中，所述栅侧墙的材料包括低k介质材料(k小于3.9)。
131.在本实施例中，所述栅极结构220包括：位于所述栅极开口211的侧壁面和底面的栅介质层(未图示)、位于所述栅介质层表面的功函数层(未图示)、以及位于所述功函数层表面的栅电极层(未图示)。
132.所述栅介质层的材料包括高介电常数材料(介电常数大于3.9)。所述高介电常数材料包括：二氧化铪、氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝等。
133.所述栅电极层的材料包括金属材料，例如：钨、铜、钨、铝、钛、氮化钛、钽中的一种或者几种组合。
134.所述功函数层的材料包括氮化钛、氮化钽或钛铝。
135.在本实施例中，所述中间层230的材料包括非介电材料或半导体材料，例如是金属化合物、硅、硅锗或
ⅲ-ⅴ
族元素构成的多元半导体材料等。
136.相应的，本发明一实施例还提供一种上述形成方法所形成的半导体结构，请继续参考图10，包括：基底200，所述基底200包括第一隔离区i；位于基底200上的多个栅极结构220，至少2个栅极结构220横跨所述第一隔离区i，并且，在所述第一隔离区i上，横跨所述第一隔离区i的2个以上栅极结构220中的每个栅极结构220内具有分别贯穿所述栅极结构220的第一隔离槽；位于所述第一隔离区i表面的第二介质结构250，所述第二介质结构250还位于多个所述栅极结构220侧壁面、以及所述第一隔离槽内。
137.需要说明的是，所述第一隔离槽是指，所述第一开口231(如图8所示)中暴露栅极结构200侧壁面的开口部分。
138.在本实施例中，所述基底200包括衬底(未图示)、以及位于衬底上相互分立的若干鳍部结构(未图示)，所述栅极开口211横跨若干所述鳍部结构。
139.在其他实施例中，所述基底为平面基底。
140.所述衬底的材料包括半导体材料。
141.在本实施例中，所述衬底的材料为硅。
142.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅或者绝缘体上锗等。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
143.在本实施例中，所述基底200还包括第二隔离区ii，多个所述栅极结构220中的1个横跨所述第二隔离区ii，并且，在所述第二隔离区ii上，横跨所述第二隔离区ii的栅极结构220内具有贯穿所述栅极结构220的第二开口232(如图8所示)，所述第二介质结构250还位于所述第二开口232内。
144.在其他实施例中，所述基底不包括第二隔离区ii。
145.在本实施例中，所述半导体结构还包括：位于所述第一隔离区i和第二隔离区ii以外的基底200与第二介质结构250之间的刻蚀停止层212，所述刻蚀停止层212还位于所述栅极结构220侧壁面。
146.在本实施例中，所述半导体结构还包括：位于所述栅极结构220侧壁面和刻蚀停止层212之间的栅侧墙(未图示)。
147.在本实施例中，所述栅侧墙的材料包括低k介质材料(k小于3.9)。
148.在本实施例中，所述栅极结构220包括：位于所述栅极开口211的侧壁面和底面的栅介质层(未图示)、位于所述栅介质层表面的功函数层(未图示)、以及位于所述功函数层表面的栅电极层(未图示)。
149.所述栅介质层的材料包括高介电常数材料(介电常数大于3.9)。所述高介电常数材料包括：二氧化铪、氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝等。
150.所述栅电极层的材料包括金属材料，例如：钨、铜、钨、铝、钛、氮化钛、钽中的一种或者几种组合。
151.所述功函数层的材料包括氮化钛、氮化钽或钛铝。
152.在本实施例中，所述第二介质结构250的材料包括氧化硅、氮化硅、碳化硅、氮碳化硅、氮氧化硅和氢氧化硅中的至少一种。
153.在本实施例中，所述半导体结构还包括：位于所述第二介质结构250内的若干互连结构260，至少1个所述互连结构260横跨所述第一隔离区i。
154.在其他实施例中，至少1个互连结构还横跨所述第二隔离区。
155.在本实施例中，所述半导体结构还包括：位于所述第二介质结构250和栅极结构220顶面的第三介质结构270，所述互连结构260还位于所述第三介质结构270内。
156.图11至图14是本发明另一实施例中的半导体结构的形成方法各步骤的结构示意图，本实施例与图4至图10所示实施例的主要区别在于中间层的材料不同。
157.请在图6的基础上参考图11，在形成所述栅极结构220后，去除所述第一介质结构210；在去除所述第一介质结构210后，在所述基底200表面形成中间层330，所述中间层330还位于栅极结构220的侧壁面。
158.在本实施例中，所述刻蚀停止层212位于所述基底200和中间层330之间。
159.在本实施例中，去除所述第一介质结构210的工艺包括干法刻蚀工艺或者湿法刻蚀工艺中的至少一种。
160.在本实施例中，形成所述中间层330的方法包括：在所述基底200表面和栅极结构220表面形成中间材料层(未图示)；平坦化所述中间材料层，直至暴露出栅极结构220顶面。
161.在本实施例中，平坦化所述中间材料层的工艺包括回刻蚀工艺或者化学机械研磨工艺。
162.在又一实施例中，不形成所述第一介质结构。形成所述中间层的方法包括：在所述基底上形成若干横跨所述鳍部结构的伪栅结构、以及位于所述伪栅结构侧壁面和基底表面的刻蚀停止层；在形成所述伪栅结构后，在所述基底表面形成覆盖所述伪栅结构侧壁面的中间层；在形成所述中间层后，去除所述伪栅结构，在所述中间层内形成多个栅极开口。在多个所述栅极开口中，1个横跨所述第二隔离区ii，且至少2个横跨所述第一隔离区i。
163.在又一实施例中，形成多个所述栅极结构的方法包括：在形成所述中间层后，在所述栅极开口内形成所述栅极结构。
164.所述中间层330的材料为介电材料。从而，通过所述中间层330能够直接实现相邻栅极结构220之间的电绝缘。
165.请参考图12，刻蚀第一隔离区i上的栅极结构220及相邻栅极结构220间的中间层330，在中间层330内形成贯穿第一隔离区i上的多个栅极结构220的第一开口331，并且，刻蚀所述第一隔离区i上的栅极结构220及相邻栅极结构220间的中间层330的工艺中，对所述栅极结构220和中间层330的刻蚀选择比在预设范围内。
166.由于在所述基底200上形成多个栅极结构220以及位于栅极结构220侧壁面的中间层330，并且，形成第一开口331的刻蚀工艺中，对所述栅极结构220和中间层330的刻蚀选择比在预设范围内，因此，能够在形成第一开口331时，使刻蚀栅极结构220的速率和刻蚀中间层的速率接近或相同，从而，减少了第一隔离区i上相邻栅极结构220间残留的中间层330材料、以及残留的中间层330的侧壁面及周围的基底200表面的栅极结构220的材料残留，从而，改善了半导体结构的性能和可靠性。
167.具体而言，通过减少中间层330的残留和栅极结构220的残留，一方面，减少了需要被间隔的栅极结构220之间的短路风险，提高了半导体结构的可靠性；另一方面，减少了中间层330的残留和栅极结构220的残留对半导体结构的寄生电容和寄生电阻的大小影响，提高了半导体结构的性能。不仅如此，后续形成与基底200的电路电互连的互连结构时，能够减少互连结构与中间层330和栅极结构220的残留部分的接触风险，从而，减少了互连结构与基底200之间的接触电阻，提高了半导体结构的性能；同时，能够减少中间层330和栅极结构220的残留部分对刻蚀为互连结构提供空间的互连开口时的阻挡，减少了互连开口无法暴露基底200表面的风险，从而，减少了互连结构与基底200之间断路的风险，提高了半导体结构的可靠性。
168.在本实施例中，所述预设范围为4:5至6:5。
169.通过所述预设范围4:5至6:5，能够更佳的在形成第一开口331时，改善相邻栅极结构220间残留的中间层330材料、以及残留的中间层330的侧壁面及周围的基底200表面的栅极结构220材料的残留，以更好的改善半导体结构的性能和可靠性。
170.具体而言，在本实施例中，形成所述第一开口331的方法包括：在所述栅极结构220表面和中间层330表面形成隔离掩膜结构240，所述隔离掩膜结构340内具有第一隔离开口341，所述第一隔离开口341暴露出所述第一隔离区i上的栅极结构220及相邻栅极结构220
之间的中间层330表面；以所述隔离掩膜结构340为掩膜，刻蚀所述栅极结构220以及相邻栅极结构220之间的中间层330，直至去除第一隔离区i上的栅极结构220和以及相邻栅极结构220之间的中间层330。
171.在本实施例中，刻蚀第一隔离区i上的栅极结构220及相邻栅极结构220间的中间层330的工艺包括干法刻蚀工艺。
172.在本实施例中，在去除第一隔离区i上的栅极结构220以及相邻栅极结构220间的中间层330的同时，去除第二隔离区ii上的栅极结构220，在所述中间层330内形成贯穿1个栅极结构220的第二开口332。
173.在本实施例中，在刻蚀第一隔离区i上的栅极结构220及相邻栅极结构220间的中间层330的同时，刻蚀第一隔离区i和第二隔离区ii上的刻蚀停止层212。
174.在本实施例中，在形成所述第一开口331后，去除所述隔离掩膜结构340。
175.请参考图13，在所述第一开口331内形成隔离结构351。
176.在本实施例中，在形成所述隔离结构351的同时，在所述第二开口332内形成隔离结构352。
177.形成所述隔离结构351和隔离结构352的方法包括：在所述第一开口331和第二开口332内、以及中间层330表面形成隔离材料层(未图示)；平坦化所述隔离材料层，直至暴露出所述中间层330表面。
178.平坦化所述隔离材料层的工艺包括回刻蚀工艺或化学机械研磨工艺。
179.所述隔离结构351和隔离结构352的材料包括介电材料。
180.在本实施例中，形成所述隔离材料层的工艺包括：采用高流动性材料填充所述第一开口331和第二开口332，形成初始隔离材料层(未图示)；对所述初始隔离材料层进行高温退火工艺，固化所述初始隔离材料层，形成所述隔离材料层。
181.请参考图14，刻蚀所述隔离结构351和中间层330，在所述中间层330内形成若干互连结构360，至少1个互连结构360横跨所述第一隔离区i。
182.在其他实施例中，至少1个互连结构还横跨所述第二隔离区。
183.在本实施例中，形成所述互连结构360的方法包括：在所述中间层330表面、隔离结构351表面、隔离结构352表面以及栅极结构220表面形成第三介质结构370；在所述第三介质结构370表面形成互连掩膜结构(未图示)，所述互连掩膜结构内具有若干互连掩膜开口，每个互连掩膜开口暴露出部分第三介质结构370表面；以所述互连掩膜开口为掩膜，刻蚀所述第三介质结构370、中间层330、隔离结构351和刻蚀停止层212，直至暴露出所述基底200表面，在所述第三介质结构370和所述中间层330内形成互连开口(未图示)；在所述互连开口内、以及第三介质结构370表面形成互连结构材料层；平坦化所述互连结构材料层，直至暴露所述第三介质结构370表面。
184.所述第三介质结构370的作用在于：提高半导体结构的表面平整度，降低形成所述互连掩膜结构的工艺难度，提高所述互连掩膜结构的图形精度，同时，在形成互连结构的刻蚀过程中，保护所述栅极结构220的顶面，减小所述刻蚀过程，对所述栅极结构220顶面的损伤，从而，提高了半导体结构的性能和可靠性。
185.在其他实施例中，不形成所述第三介质结构。
186.在本实施例中，暴露所述基底200表面指暴露鳍部结构表面。在其他实施例中，暴
露所述基底还可以指暴露鳍部结构以外的基底表面。
187.相应的，本发明另一实施例还提供一种上述方法所形成的半导体结构，请继续参考图14，包括基底200，所述基底200包括第一隔离区i；位于所述基底200上的多个栅极结构220以及中间层330，所述中间层330还位于栅极结构220侧壁面，且至少2个栅极结构220横跨所述第一隔离区i；位于中间层330内且贯穿第一隔离区i上的多个栅极结构220的第一开口331。
188.在本实施例中，所述基底200包括衬底(未图示)、以及位于衬底上相互分立的若干鳍部结构(未图示)，所述栅极开口211横跨若干所述鳍部结构。
189.在其他实施例中，所述基底为平面基底。
190.所述衬底的材料包括半导体材料。
191.在本实施例中，所述衬底的材料为硅。
192.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅或者绝缘体上锗等。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
193.在本实施例中，所述基底200还包括第二隔离区ii，多个所述栅极结构220中的1个横跨所述第二隔离区ii，并且，在第二隔离区ii上，所述中间层330内还具第二开口332，所述第二开口332贯穿横跨所述第二隔离区ii的栅极结构220。
194.在其他实施例中，所述基底不包括第二隔离区ii。
195.在本实施例中，所述半导体结构还包括：位于中间层330和基底200表面之间的基底介质层201，所述基底介质层201还位于鳍部结构的部分侧壁面，所述基底介质层201的作用在于：使相邻的鳍部结构之间、半导体器件与基底之间电绝缘。
196.在本实施例中，所述半导体结构还包括：位于所述中间层330与所述基底200表面之间的刻蚀停止层212，所述刻蚀停止层212还位于所述栅极结构220的侧壁面。
197.在本实施例中，所述半导体结构还包括：位于所述栅极结构220侧壁面和刻蚀停止层212之间的栅侧墙(未图示)。
198.在本实施例中，所述栅侧墙的材料包括低k介质材料(k小于3.9)。
199.在本实施例中，所述栅极结构220包括：位于所述栅极开口211的侧壁面和底面的栅介质层(未图示)、位于所述栅介质层表面的功函数层(未图示)、以及位于所述功函数层表面的栅电极层(未图示)。
200.所述栅介质层的材料包括高介电常数材料(介电常数大于3.9)。所述高介电常数材料包括：二氧化铪、氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝等。
201.所述栅电极层的材料包括金属材料，例如：钨、铜、钨、铝、钛、氮化钛、钽中的一种或者几种组合。
202.所述功函数层的材料包括氮化钛、氮化钽或钛铝。
203.在本实施例中，所述中间层330的材料包括介电材料。
204.在本实施例中，所述半导体结构还包括：位于所述第一开口331内的隔离结构351。
205.在本实施例中，所述半导体结构还包括：位于所述第二开口332内的隔离结构352。
206.在本实施例中，所述半导体结构还包括：位于所述中间层330内的若干互连结构
360，至少1个所述互连结构360横跨所述第一隔离区i。
207.在其他实施例中，至少1个互连结构还横跨所述第二隔离区。
208.在本实施例中，所述半导体结构还包括：位于所述中间层330和栅极结构220顶面的第三介质结构370，所述互连结构360还位于所述第三介质结构370内。
209.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。