半导体封装方法及半导体封装结构与流程

1.本技术涉及一种半导体技术领域，尤其涉及一种半导体封装方法及半导体封装结构。


背景技术：

2.现有技术中，系统级封装(英文简称：sip，英文全称：system in a package)，是指将多个芯片和无源器件集成在一个封装里，从而实现一个基本完整的功能。相比传统的单个芯片分别封装，系统级封装可实现更小的封装体积和耕更低的封装成本。
3.如图1(a)和图1(b)所示，现有的系统级封装的形式的第一种情况为不同的芯片在同一个引线框中采取平行放置的方式，其中图1(a)为封装件沿第一方向的剖面结构示意图，图1(b)为封装件沿垂直于第一方向的第二方向的剖面结构示意图。第一芯片11’和第二芯片12’分别通过金属引线20’和直接焊接于引线框30’的方式引出，第一芯片11’和第二芯片12’之间通过金属引线20’实现互连，两个相邻的第二芯片12’通过铜片40’实现互连。
4.现有的系统级封装的形式的第一种情况存在引线键合生产效率低、产品尺寸受引线框大小限制、且多芯片水平放置无法实现小型化设计的问题。
5.如图2所示，现有的系统级封装的形式的第二种情况与第一种情况相同之处为不同的芯片平行放置在引线框上，不同之处在于采用引线框30’与布线层40’配合实现第一芯片11’和第二芯片12’的互连封装及电气引出。
6.现有的系统级封装的形式的第一种情况存在产品尺寸受引线框大小限制、且多芯片水平放置无法实现小型化设计的问题。
7.因此，如何进一步实现系统级封装的小型化设计是本领域有待解决的一个难题。


技术实现要素：

8.本技术的一个方面提供半导体封装方法，其包括：
9.s1：将第一待封装芯片贴装于载板上，所述第一待封装芯片的正面朝上，背面朝向所述载板；
10.s2：将第二待封装芯片贴装于所述第一待封装芯片的正面，所述第二待封装芯片的正面朝向所述第一待封装芯片的正面，所述第二待封装芯片的正面与所述第一待封装芯片的正面电连接；
11.s3：通过包封层覆盖在整个所述载板上，对所述第一待封装芯片和所述第二待封装芯片进行塑封形成包封结构件，所述包封结构件包括相对设置的第一表面和第二表面，所述第二表面朝向所述载板；
12.s4：在所述包封结构件的第一表面形成再布线结构，所述第一待封装芯片的正面与所述再布线结构电连接。
13.可选的，在步骤s3之后，步骤s4之前，还包括：
14.在所述包封结构件的第一表面形成开口，所述开口对应于所述第一待封装芯片设
置，并在所述开口中形成导电柱，所述导电柱与所述第一待封装芯片的正面电连接；
15.在步骤s4中，还包括：所述第一待封装芯片的正面通过所述导电柱与所述再布线结构电连接。
16.可选的，在步骤s3之后，步骤s4之前，还包括：
17.减薄所述包封结构件的所述第一表面。
18.可选的，在步骤s3之前，还包括：将导电柱贴装于所述载板上，所述导电柱位于所述第一待封装芯片的外侧；
19.在步骤s3中，还包括：通过所述包封层覆盖在整个所述载板上，对所述第一待封装芯片、所述第二待封装芯片和所述导电柱进行塑封形成包封结构件；
20.在步骤s4中，还包括：所述第一待封装芯片的正面通过所述导电柱与所述再布线结构电连接。
21.可选的，在步骤s3之后，步骤s4之前，还包括：
22.减薄所述包封结构件的所述第一表面，露出所述导电柱远离所述第一待封装芯片的一端。
23.可选的，在步骤s2之前，还包括：在所述第二待封装芯片的正面形成连接件；
24.在步骤s2之中，还包括：所述第二待封装芯片通过所述连接件贴装于所述第一待封装芯片的正面，且所述第二待封装芯片的正面通过所述连接件与所述第一待封装芯片的正面电连接。
25.可选的，在步骤s1之前，还包括：在所述第一待封装芯片的正面形成重新布线层；
26.在步骤s2中，还包括：所述第二待封装芯片的正面通过所述重新布线层与所述第一待封装芯片的正面电连接；
27.在步骤s4中，还包括：所述再布线结构通过所述重新布线层与所述第一待封装芯片的正面电连接
28.本技术的第二个方面提供一种半导体封装结构，其包括：
29.包封结构件，包括相对的第一表面和第二表面，所述包封结构件内包封有第一芯片和第二芯片，所述第一芯片的正面朝向所述第二芯片的正面设置，且所述第一芯片的正面与所述第二芯片的正面电连接，所述第一芯片的背面露出于所述包封结构件的第二表面；
30.再布线结构，所述再布线结构形成于所述包封结构件的第一表面，且所述再布线结构与所述第一芯片的正面电连接。
31.可选的，所述半导体封装结构还包括导电柱，所述导电柱位于所述包封结构件内，且所述第一芯片通过所述导电柱与所述再布线结构电连接。
32.可选的，所述第一芯片的正面设有重新布线层，所述第二芯片的正面和所述再布线结构分别通过所述重新布线层与所述第一芯片的正面电连接。
33.本技术实施例提供的上述半导体封装方法及半导体封装结构，通过设置第二芯片的正面朝向第一芯片的正面，且所述第二芯片的正面与所述第一芯片的正面电连接，使第一芯片和第二芯片形成叠放结构，并通过板级封装和再布线工艺完成信号的引出，相对于现有技术中的系统级封装的形式，由于不再需要引线框，从而能够适用于面积更大的芯片，并可以排放更多的芯片，具有优异的适用性；而且，所形成的半导体封装结构集成度更高，
产品尺寸更小型化，产品的电学信赖性更强。
附图说明
34.图1(a)为现有技术中的第一种情况的封装件沿第一方向的剖面结构示意图。
35.图1(b)为现有技术中的第一种情况的封装件沿第二方向的剖面结构示意图。
36.图2为现有技术中的第二种情况的封装件的剖面图。
37.图3是根据本技术的实施例1提出的半导体封装方法的流程图。
38.图4(a)-图4(i)是根据本技术的实施例1提出的中半导体封装方法的工艺流程图。
39.图5是根据本技术的实施例1提出的半导体封装结构的结构示意图。
40.图6是根据本技术的实施例1提出的另一种实施方式的半导体封装结构的结构示意图。
41.图7是根据本技术的实施例1提出的半导体封装结构的重新布线层的部分平面结构示意图。
42.图8(a)-图8(d)是根据本技术的实施例2中半导体封装方法的工艺流程图。
43.图9是根据本技术的实施例2提出的半导体封装结构的结构示意图。
具体实施方式
44.这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本技术相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本技术的一些方面相一致的装置和方法的例子。
45.在本技术使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本技术。除非另作定义，本技术使用的技术术语或者科学术语应当为本技术所属领域内具有一般技能的人士所理解的通常意义。本技术说明书以及权利要求书中使用的“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”表示两个或两个以上。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。“上”和/或“下”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。在本技术说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
46.实施例1
47.本实施例提供一种半导体封装方法及半导体封装结构。
48.图3是本实施例提出的半导体封装方法的流程图。如图3所示，所述半导体封装方法包括以下步骤：
49.步骤100：将第一待封装芯片贴装于载板上，所述第一待封装芯片的正面朝上，背面朝向所述载板；
50.步骤200：将第二待封装芯片贴装于所述第一待封装芯片的正面，所述第二待封装
芯片的正面朝向所述第一待封装芯片的正面，所述第二待封装芯片的正面与所述第一待封装芯片的正面电连接；
51.步骤300：通过包封层覆盖在整个所述载板上，对所述第一待封装芯片和所述第二待封装芯片进行塑封形成包封结构件，所述包封结构件包括相对设置的第一表面和第二表面，所述第二表面朝向所述载板；
52.步骤400：在所述包封结构件的第一表面形成再布线结构，所述第一待封装芯片的正面与所述再布线结构电连接。
53.实施例提供的上述半导体封装方法，通过设置第二待封装芯片的正面朝向第一待封装芯片的正面，且所述第二待封装芯片的正面与所述第一待封装芯片的正面电连接，使第一待封装芯片和第二待封装芯片形成叠放结构，并通过板级封装和再布线工艺完成信号的引出，相对于现有技术中的系统级封装的形式，由于不再需要引线框，从而能够适用于面积更大的待封装芯片，并可以排放更多的待封装芯片，具有优异的适用性；而且，集成度更高，产品尺寸更小型化，产品的电学信赖性更强。
54.具体地，如图4(a)-图4(i)所示，本实施例的半导体封装方法包括：
55.在步骤100中，如图4(a)所示，将第一待封装芯片11通过粘接层(图中未标示)贴装在载板3上，第一待封装芯片11的正面11a朝上，背面11b朝向载板3。第一待封装芯片11包括设有焊垫111的正面11a、以及相对于正面11a设置的背面11b，从而第一待封装芯片11的正面11a有电气引出。
56.粘接层用以粘结第一待封装芯片11，粘接层可采用易剥离的材料，以便在后续工序中，将载板3和第一待封装芯片11剥离开来，例如可采用通过加热能够使其失去粘性的热分离材料。
57.在其他实施例中，粘接层可采用两层结构，热分离材料层和芯片附着层，热分离材料层粘贴在载板3上，在加热时会失去黏性，进而能够从载板3上剥离下来，而芯片附着层采用具有粘性的材料层，可以用于粘贴第一待封装芯片11。而第一待封装芯片11从载板3剥离开来后，可以通过化学清洗方式去除其上的芯片附着层。在一实施例中，可通过层压、印刷等方式，在载板3上形成粘接层。
58.第一待封装芯片11的数量为多个。第一待封装芯片11的数量根据设计要求可以调整，在此不做限定。
59.在步骤200中，如图4(b)所示，将第二待封装芯片12贴装于第一待封装芯片11的正面11a。第二待封装芯片12的正面12a朝向所述第一待封装芯片11的正面11a。第二待封装芯片12包括设有焊垫的正面12a、以及相对于正面12a设置的背面12b，从而第二待封装芯片12的正面11a有电气引出。其中，第一待封装芯片11为控制芯片，第二待封装芯片12为驱动芯片。
60.所述第二待封装芯片12的正面12a与所述第一待封装芯片11的正面11a电连接。
61.具体的，在第二待封装芯片12贴装于第一待封装芯片11的正面11a之前，还包括在第二待封装芯片12的正面12a形成连接件13，第二待封装芯片12通过连接件13贴装于第一待封装芯片11的正面11a，第二待封装芯片12的正面12a的焊垫通过连接件13与第一待封装芯片11的正面11a的焊脚电连接。连接件13的材料为锡，但不限于锡，也可以是镍金合金，或者其他金属。
62.在步骤300中，如图4(c)所示，通过包封层14覆盖在整个载板3上，即，在第一待封装芯片11、第二待封装芯片12以及露出的载板3上，对第一待封装芯片11和第二待封装芯片12进行塑封形成包封结构件10。包封结构件10为一平板结构，在将载板3剥离后，能够继续在该平板结构上进行再布线和封装。
63.包封结构件10包括相对设置的第一表面10a和第二表面10b，包封结构件10的第二表面10b朝向载板3，基本上呈平板状，且与载板3的表面平行。
64.在一实施例中，包封层14可采用层压环氧树脂膜或molding film(塑封膜)的方式形成，也可以通过对环氧树脂化合物进行注塑成型(injection molding)、压模成型(compression molding)或转移成型(transfer molding)的方式形成。
65.在形成的包封结构件10的第一表面10a上，可以根据实际情况进行再布线等，使待封装芯片11与外界形成电连接。
66.可选的，在进入步骤400之前，如图4(d)所示，还包括：减薄包封结构件10的第一表面10a。通过对包封结构件10的第一表面10a进行研磨或抛光来减薄包封结构件10的厚度。较佳的，包封结构件10的厚度可以减薄至露出第二待封装芯片12的背面12b，通过减薄包封结构件10的方法能够进一步减小最终的半导体封装结构的整体体积。
67.接续，在进入步骤400之前，如图4(e)所示，在包封结构件10的第一表面10a形成开口15。具体的，在包封结构件10的第一表面10a与第一待封装芯片11的正面的焊垫相对应的位置处形成开口15。
68.在步骤400中，在包封结构件10的第一表面10a上形成再布线结构50，再布线结构50与待封装芯片11的正面的焊垫电连接。再布线结构50包括至少一层再布线层51和引脚层52。在本实施例中，再布线结构50包括两层再布线层51和引脚层52，但不限于此，也可以根据设计需要，包括多层再布线层51，即在待封装芯片的正面进行重复再布线，比如可以同样地方式形成更多的再布线结构，可以根据设计要求进行调整。
69.在其他实施例中，再布线结构50也可以仅包括引脚层52。
70.如图4(f)所示，在包封结构件10的第一表面10a上形成层叠的两层再布线层51，再布线结构50与待封装芯片11的正面的焊垫电连接。
71.在本实施例中，由于在包封结构件10的第一表面10a上已经形成有开口15，在形成再布线层51时，至少可以直接看到开口15，因此形成再布线结构50时能够更加准确的对位。
72.在形成再布线结构50时，可以同时在包封层14的开口15内填充导电介质以形成导电柱16，即，在同一导电层形成工艺中形成再布线层51和导电柱16。导电柱16在开口15中形成竖直的连接结构，通过导电柱16、以及再布线层51将待封装芯片11的正面11a的焊垫电气引出。
73.接续，如图4(g)所示，在再布线层51上形成介电层60，介电层60形成于再布线层51、以及露出的包封结构件10的第一表面10a上。介电层60可采用molding film(塑封膜)的方式形成，或者介电层60可通过层压(lamination)或印刷(printing)的方式形成。介电层60可采用采用绝缘材料，如聚酰亚胺、环氧树脂、以及pbo(polybenzoxazole)等中的一种或多种，优选采用环氧化合物。当芯片的正面进行重复再布线时，也可以同样地方式形成更多的介电层，可以根据设计要求进行调整。
74.接续，如图4(h)所示，在介电层60上形成引脚层52，引脚层52位于再布线层51远离
包封结构件10的一侧。
75.半导体封装结构1通过引脚层52实现和外部的电气连接，并通过引脚层52进行下一步安装。
76.引脚层52的材料为锡，但不限于锡，也可以是镍金合金，或者其他金属。
77.接续，如图4(i)所示，所述封装方法还包括剥离所述载板3，露出包封结构件10的第二表面10b。包封结构件10的第二表面10b露出有第一待封装芯片11的背面11b。
78.由于载板3与第一待封装芯片11之间具有粘接层为热分离膜，可以通过加热的方式，使得粘接层在遇热后降低黏性，进而剥离载板3。通过加热粘接层剥离载板3的方式，能够将在剥离过程中对待封装芯片11的损害降至最低。在其他实施例中，也可直接机械的剥离载板3。
79.这样，通过再布线结构50来实现待封装芯片11的正面11a的电气引出，相对于现有技术中通过引线框完成电气引出，本实施例的半导体封装结构需要的空间更小，特别是厚度方向的空间；并且，由于不用在将电气连接最后集中于引线框架的引脚引出，再布线结构的布局更自由灵活。
80.如果是多个半导体封装结构一起封装，在完成封装后，通过激光或机械切割方式将整个封装结构切割成多个半导体封装结构。形成的半导体封装结构1的结构图如图5所示。
81.需要说明的是，在另一实施方式中，如果第一芯片11的焊垫位置有偏差，还可以在步骤100之前，在第一待封装芯片11的正面形成重新布线层17，从而调整电连接点的位置，满足电气连接位置的需求。在步骤200中，第二待封装芯片12的正面通过重新布线层17与第一待封装芯片11的正面的焊垫111电连接；在步骤400中，再布线结构50通过重新布线层17与第一待封装芯片11的正面的焊垫111电连接。形成的半导体封装结构1的结构图如图6所示。
82.请复参阅图5，是根据本实施例提供的利用上述半导体封装方法得到的半导体封装结构1的结构示意图。半导体封装结构1包括：包封结构件10和再布线结构50。
83.包封结构件10包括相对的第一表面10a和第二表面10b，包封结构件10包括第一芯片11和第二芯片12以及用于包封第一芯片11和第二芯片12的包封层14。第一芯片11的正面朝向第二芯片12的正面设置，且第一芯片11的正面与第二芯片12的正面电连接，第一芯片11的背面露出于包封结构件10的第二表面10b。
84.第一芯片11和第二芯片12的数量根据设计要求可以调整，在此不做限定。
85.第一芯片11包括设有焊垫的正面、以及相对于正面设置的背面，从而第一芯片11的正面有电气引出。第二芯片12包括设有焊垫的正面、以及相对于正面设置的背面，从而第二芯片12的正面有电气引出。其中，第一芯片11为控制芯片，第二芯片12为驱动芯片。
86.再布线结构50对应于第一芯片11的正面形成于包封结构件10的第一表面10a，再布线结构50与芯片11的正面的焊垫电连接。
87.再布线结构50包括至少一层再布线层51和引脚层52。在本实施例中，再布线结构50包括两层再布线层51和引脚层52、以及介电层60，但不限于此，也可以根据设计需要，包括多层再布线层51，即在芯片的正面进行重复再布线，比如可以同样地方式形成更多的再布线结构，可以根据设计要求进行调整。
88.包封结构件10的第一表面10a上开设有开口15，开口15内设有通过填充导电介质而形成的导电柱16。可以在同一导电层形成工艺中形成再布线层51和导电柱16。
89.介电层60形成于再布线层51、以及露出的包封结构件10的第一表面10a上。介电层60可采用molding film(塑封膜)的方式形成，或者介电层60可通过层压(lamination)或印刷(printing)的方式形成。介电层60可采用采用绝缘材料，如聚酰亚胺、环氧树脂、以及pbo(polybenzoxazole)等中的一种或多种，优选采用环氧化合物。当芯片的正面进行重复再布线时，也可以同样地方式形成更多的介电层，可以根据设计要求进行调整。
90.引脚层52形成于在介电层60上，引脚层52位于再布线层51远离包封结构件10的一侧，并与再布线层51连接。半导体封装结构1通过引脚层52实现和外部的电气连接，并通过引脚层52进行下一步安装。引脚层52的材料为锡，但不限于锡，也可以是镍金合金，或者其他金属。
91.在其他实施例中，再布线结构50根据设计需要，再布线结构50也可以仅包括引脚层52。
92.需要说明的是，当所述再布线结构包括至少一层再布线层和引脚层时，所述引脚层的正投影位于所述再布线层的正投影之内。即，相邻的引脚层之间的间距大于对应于该相邻的引脚层的相邻再布线层之间的间距，以使最终形成的半导体封装产品在使用锡或其他材料进行焊接时，不易短路，提升了产品的电学性能。
93.较佳的，第二芯片12的背面12b露出于包封结构件10的第一表面10a，从而实现半导体封装结构1的最薄化。
94.实施例提供的上述半导体封装结构，通过设置第二芯片的正面朝向第一芯片的正面，且所述第二芯片的正面与所述第一芯片的正面电连接，使第一芯片和第二芯片形成叠放结构，并通过板级封装和再布线工艺完成信号的引出，相对于现有技术中的系统级封装的形式，由于不再需要引线框，从而能够适用于面积更大的芯片，并可以排放更多的芯片，具有优异的适用性；而且，集成度更高，产品尺寸更小型化，产品的电学信赖性更强。
95.需要说明的是，在另一实施方式中，请复参阅图6，如果第一芯片11的焊垫位置有偏差，还可以在第一芯片11的正面形成重新布线层17，从而调整电连接点的位置，满足电气连接位置的需求。请复参阅图6，第一芯片11的正面形成重新布线层17，第二芯片12的正面和再布线结构50分别通过重新布线层17与第一芯片11的正面的焊垫111电连接。
96.如图7所示，为重新布线层17的部分平面结构示意图，可以从图看到，第一芯片的焊垫位置a通过重新布线层17调整到适合与导电柱电连接的电连接点的位置b。
97.实施例2
98.本实施例的半导体封装方法的内容基本和实施例1中的半导体封装方法基本相同，其不同的之处在于，在本实施例的半导体封装方法中，形成导电柱的步骤放在了形成包封结构件之前。
99.在步骤s300之前，还包括：将导电柱贴装于所述载板上，所述导电柱位于所述第一待封装芯片的外侧；
100.在步骤s300中，还包括：通过所述包封层覆盖在整个所述载板上，对所述第一待封装芯片、所述第二待封装芯片和所述导电柱进行塑封形成包封结构件；
101.在步骤s400中，还包括：所述第一待封装芯片的正面通过所述导电柱与所述再布
线结构电连接。
102.具体地，在步骤300之前，如图8(a)所示，将第一待封装芯片11和导电柱16贴装于载板3上，导电柱16位于第一待封装芯片11的外侧。
103.在步骤s300中，如图8(b)所示，通过包封层14覆盖在整个载板3上，对第一待封装芯片11、第二待封装芯片12和导电柱16进行塑封形成包封结构件10。
104.可选的，如图8(c)所示，在步骤s300之后，步骤s400之前，还包括：
105.减薄包封结构件10的第一表面10a，露出导电柱16远离第一待封装芯片11的一端。
106.在步骤400中，如图8(d)所示，第一待封装芯片11的正面通过导电柱16与再布线结构50电连接。在本实施例中，再布线结构50仅包括引脚层52。
107.引脚层52形成在包封结构件10的第一表面10a上，直接与导电柱16电连接。
108.如图9所示，本实施例还提供由上述半导体封装方法制得的半导体结构1。本实施例的半导体结构1的整体结构基本和实施例1中的结构相同，其不同的之处在于，再布线结构50仅包括引脚层52。
109.引脚层52形成在包封结构件10的第一表面10a上，直接与导电柱16电连接。
110.在本技术中，所述结构实施例与方法实施例在不冲突的情况下，可以互为补充。
111.以上所述仅为本技术的较佳实施例而已，并不用以限制本技术，凡在本技术的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本技术保护的范围之内。