存储器系统、存储器装置和操作存储器装置的方法与流程

1.本公开涉及电子装置，更具体地，涉及一种存储器系统和操作该存储器系统的方法。


背景技术：

2.存储器系统是在诸如计算机或智能电话的主机装置的控制下存储数据的装置。存储器系统可包括存储数据的存储器装置以及控制存储器装置的存储控制器。存储器装置被分成易失性存储器装置和非易失性存储器装置。
3.易失性存储器装置是只有当供电时才存储数据并且当供电切断时丢失所存储的数据的装置。易失性存储器装置包括静态随机存取存储器(sram)、动态随机存取存储器(dram)等。
4.非易失性存储器装置是即使电力切断也不丢失数据的装置。非易失性存储器装置包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存等。


技术实现要素：

5.根据本公开的实施方式的存储器装置可包括：存储器单元阵列，其包括备份块和数据块；数据输入和输出(输入/输出)电路，其包括多个页缓冲器，所述多个页缓冲器缓冲从主机接收的数据；外围电路，其被配置为执行将数据存储在数据块中的编程操作；以及备份操作控制器，其被配置为当在编程操作期间从外部控制器接收到指示发生突然断电的备份命令时，控制外围电路执行停止编程操作的重置操作和将数据存储在备份块中的备份编程操作，并且重置操作可以是维持在编程操作期间在所述多个页缓冲器中缓冲数据的状态并重置外围电路的操作。
6.根据本公开的实施方式的包括备份块和数据块的存储器装置的操作方法可包括以下步骤：在将从外部接收的数据存储在数据块中的编程操作期间，接收指示发生突然断电的备份命令；执行维持在编程操作期间在多个页缓冲器中缓冲数据的状态并重置执行编程操作的外围电路的重置操作；以及执行将数据存储在备份块中的备份编程操作。
7.根据本公开的实施方式的存储器系统可包括：存储器装置，其包括备份块和数据块；以及存储控制器，其被配置为控制存储器装置，存储控制器可包括：突然断电(spo)传感器，其被配置为监测从外部输入的电力并感测突然断电的发生；以及中央处理单元(cpu)，其被配置为响应于突然断电的发生而生成指示存储器装置将存储在数据块中的数据存储在备份块中的备份命令，当从存储控制器接收到备份命令时，存储器装置可执行停止将数据存储在数据块中的编程操作的重置操作以及将与编程操作对应的数据存储在备份块中的备份编程操作，并且重置操作可以是维持数据并重置存储器装置的操作。
sd形式的安全数字卡、通用串行总线(usb)存储装置、通用闪存(ufs)装置、个人计算机存储卡国际协会(pcmcia)卡型存储装置、外围组件互连(pci)卡型存储装置、高速pci(pci-e)卡型存储装置、紧凑闪存(cf)卡、智能媒体卡和记忆棒。
35.存储器系统1000可被实现为各种类型的封装中的任一种。例如，存储器系统1000可被实现为诸如堆叠式封装(pop)、系统封装(sip)、系统芯片(soc)、多芯片封装(mcp)、板上芯片(cob)、晶圆级制造封装(wfp)和晶圆级层叠封装(wsp)的各种类型的封装类型中的任一种。
36.存储器装置100可存储数据或使用所存储的数据。例如，存储器装置100可响应于存储控制器200的控制而操作。另外，存储器装置100可包括多个存储器管芯，并且多个存储器管芯中的每一个可包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元。
37.各个存储器单元可被配置为存储一个数据比特的单级单元(slc)、存储两个数据比特的多级单元(mlc)、存储三个数据比特的三级单元(tlc)或者存储四个数据比特的四级单元(qlc)。
38.存储器单元阵列可包括多个存储块。各个存储块可包括多个存储器单元，并且一个存储块可包括多个页。这里，页可以是用于将数据存储在存储器装置100中或读取存储在存储器装置100中的数据的一个单元。
39.根据本公开的实施方式，多个存储块中的每一个可以是备份块或数据块中的任一个。这里，备份块可存储指示是否发生突然断电以及是否执行备份编程操作的备份操作信息。另外，备份块可以是与由存储器装置100预设以对正在编程的数据进行备份的区域对应的存储块。另外，备份块可由包括存储一个数据比特的slc的存储器单元配置，并且数据块可由包括存储两个数据比特的mlc、存储三个数据比特的tlc或存储四个数据比特的qlc中的至少一个的存储器单元配置。
40.存储器装置100可被实现为双倍数据速率同步动态随机存取存储器(ddr sdram)、低功率双倍数据速率4(lpddr4)sdram、图形双倍数据速率(gddr)sdram、低功率ddr(lpddr)、rambus动态随机存取存储器(rdram)、nand闪存、垂直nand闪存、nor闪存、电阻随机存取存储器(rram)、相变随机存取存储器(pram)、磁阻随机存取存储器(mram)、铁电随机存取存储器(fram)、自旋转移矩随机存取存储器(stt-ram)等。在本说明书中，为了描述方便，假设存储器装置100是nand闪存。
41.存储器装置100可从存储控制器200接收命令和地址。存储器装置100可被配置为访问存储器单元阵列当中的通过所接收的地址选择的区域。访问所选区域可意指对所选区域执行与所接收的命令对应的操作。例如，存储器装置100可执行写操作(编程操作)、读操作和擦除操作。这里，编程操作可以是存储器装置100将数据写到通过地址选择的区域的操作。读操作可意指存储器装置100从通过地址选择的区域读取数据的操作。擦除操作可意指存储器装置100擦除存储在通过地址选择的区域中的数据的操作。
42.根据本公开的实施方式，存储器装置100可包括备份操作控制器150。备份操作控制器150可以是基于从存储控制器200接收的命令执行备份操作的配置。例如，当从存储控制器200接收到备份命令时，备份操作控制器150可控制存储器装置100执行备份操作，该备份操作执行停止编程操作的重置操作和对备份块的备份编程操作。
43.当电力被施加到存储器系统1000时，存储控制器200可执行固件(fw)。固件(fw)可包括：主机接口层(hil)，其接收从主机2000输入的请求或者向主机2000输出响应；闪存转换层(ftl)，其管理主机2000的接口与存储器装置100的接口之间的操作；以及闪存接口层(fil)，其向存储器装置100提供命令或者从存储器装置100接收响应。
44.存储控制器200可从主机2000接收数据和逻辑地址(la)，并且将la转换为指示要存储存储器装置100中所包括的数据的存储器单元的地址的物理地址(pa)。la可以是逻辑块地址(lba)，pa可以是物理块地址(pba)。
45.存储控制器200可控制存储器装置100根据主机2000的请求执行编程操作、读操作、擦除操作等。在编程操作期间，存储控制器200可向存储器装置100提供编程命令、pba和数据。在读操作期间，存储控制器200可向存储器装置100提供读命令和pba。在擦除操作期间，存储控制器200可向存储器装置100提供擦除命令和pba。
46.不管来自主机2000的请求，存储控制器200可自行控制存储器装置100执行编程操作、读操作或擦除操作。例如，存储控制器200可控制存储器装置100执行用于执行诸如损耗平衡、垃圾收集和读回收的后台操作的编程操作、读操作或擦除操作。
47.根据本公开的实施方式，当发生从外部供应的电力被切断的突然断电时，存储控制器200可向存储器装置100发送备份命令，以使得存储器装置100停止正在执行的编程操作并且执行备份编程操作。即，存储控制器200可使用备份命令来控制存储器装置100执行重置操作和备份编程操作。另外，当在发生突然断电之后正常供电时，存储控制器200可控制存储器装置100继续由于发生突然断电而停止的编程操作。例如，存储控制器200可使用恢复(resume)命令控制存储器装置100在发生突然断电之后恢复进行中的编程操作。
48.主机2000可使用诸如通用串行总线(usb)、串行at附件(sata)、串行附接scsi(sas)、高速芯片间(hsic)、小型计算机系统接口(scsi)、外围组件互连(pci)、高速pci(pcie)、高速非易失性存储器(nvme)、通用闪存(ufs)、安全数字(sd)、多媒体卡(mmc)、嵌入式mmc(emmc)、双列直插存储器模块(dimm)、寄存dimm(rdimm)和负载减少dimm(lrdimm)的各种通信方法中的至少一种来与存储器系统1000通信。
49.图2是示出根据本公开的实施方式的存储器装置的框图。
50.参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和数据输入/输出电路130。
51.存储器单元阵列110可包括多个存储块blk1至blkz。多个存储块blk1至blkz可通过行线rl连接到行解码器121。多个存储块blk1至blkz可通过位线bl1至bln连接到页缓冲器组131。多个存储块blk1至blkz中的每一个可包括多个存储器单元。另外，多个存储器单元可以是非易失性存储器单元。连接到同一字线的存储器单元可被定义为一个页。因此，一个存储块可包括多个页。行线rl可包括至少一条源极选择线、多条字线和至少一条漏极选择线。
52.包括在存储器单元阵列110中的各个存储器单元可被配置为存储一个数据比特的slc、存储两个数据比特的mlc、存储三个数据比特的tlc或者存储四个数据比特的qlc。
53.根据本公开的实施方式，多个存储块blk1至blkz中的每一个可被实现为备份块或数据块中的任一个。这里，备份块可存储指示是否发生突然断电以及是否执行备份编程操作的备份操作信息。另外，备份块可以是与由存储器装置100预设以对正在编程的数据进行
备份的区域对应的存储块。另外，备份块可由包括存储一个数据比特的slc的多个存储器单元配置，并且数据块可由包括存储两个数据比特的mlc、存储三个数据比特的tlc或存储四个数据比特的qlc中的至少一个的多个存储器单元配置。
54.外围电路120可被配置为在控制逻辑140的控制下对存储器单元阵列110的所选区域执行编程操作、读操作或擦除操作。即，外围电路120可在控制逻辑140的控制下驱动存储器单元阵列110。例如，外围电路120可在控制逻辑140的控制下将各种操作电压施加到行线rl和位线bl1至bln或者对所施加的电压进行放电。控制逻辑140可被实现为硬件、软件或者硬件和软件的组合。例如，控制逻辑140可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
55.例如，外围电路120可包括行解码器121、电压发生器122和感测电路123。
56.行解码器121可通过行线rl连接到存储器单元阵列110。行线rl可包括至少一条源极选择线、多条字线和至少一条漏极选择线。在实施方式中，字线可包括正常字线和虚设字线。另外，行线rl还可包括管选择线。
57.行解码器121可被配置为响应于控制逻辑140的控制而操作。行解码器121可从控制逻辑140接收行地址radd。例如，行解码器121可被配置为将行地址radd解码。行解码器121可根据解码的地址选择存储块blk1至blkz中的至少一个。另外，行解码器121可根据解码的地址来选择存储块的至少一条字线以将电压发生器122所生成的电压施加到至少一条字线wl。
58.例如，在编程操作期间，行解码器121可将编程电压施加到所选字线并将电平低于编程电压的电平的编程通过电压施加到未选字线。在编程验证操作期间，行解码器121可将验证电压施加到所选字线并将电平高于验证电压的电平的验证通过电压施加到未选字线。在读操作期间，行解码器121可将读电压施加到所选字线并将电平高于读电压的电平的读通过电压施加到未选字线。
59.在实施方式中，存储器单元阵列110的擦除操作可以存储块为单位执行。在擦除操作期间，行解码器121可根据解码的地址来选择一个存储块，并且行解码器121可将接地电压施加到与所选存储块连接的字线。
60.电压发生器122可响应于控制逻辑140的控制而操作。电压发生器122可被配置为使用供应给存储器装置100的外部电源电压来生成多个电压。例如，电压发生器122可响应于控制逻辑140的控制而生成编程电压、验证电压、通过电压、读电压、擦除电压等。即，电压发生器122可响应于操作信号opsig而生成用于编程操作、读操作和擦除操作的各种操作电压vop。
61.例如，电压发生器122可通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压可用作存储器单元阵列110的操作电压。电压发生器122可使用外部电源电压或内部电源电压来生成多个电压。例如，电压发生器122可包括接收内部电源电压的多个泵浦电容器，并且可响应于控制逻辑140的控制而选择性地启用多个泵浦电容器以生成多个电压。另外，所生成的电压可通过行解码器121供应给存储器单元阵列110。
62.根据本公开的实施方式，电压发生器122可包括突然断电(spo)传感器。spo传感器50可监测从外部输入的电力。例如，从外部输入的外部电源电压可被输入到电压发生器122，并且spo传感器50可监测输入的外部电源电压以感测外部电源电压意外降低或切断的
情况。另外，当通过spo传感器50感测到突然断电时，电压发生器122可提供紧急预备电力以针对存储器装置100的外部电源电压的突然降低或切断做准备。
63.感测电路123可在读操作或验证操作期间响应于允许比特信号vrybit而生成基准电流，将从页缓冲器组131接收的感测电压vpb与通过基准电流生成的基准电压进行比较，并且输出通过信号pass或失败信号fail。
64.数据输入/输出电路130可包括页缓冲器组131、列解码器132和输入/输出电路133。
65.页缓冲器组131可包括第一页缓冲器pb1至第n页缓冲器pbn。第一页缓冲器pb1至第n页缓冲器pbn可分别通过第一位线bl1至第n位线bln连接到存储器单元阵列110。另外，第一页缓冲器pb1至第n页缓冲器pbn可响应于控制逻辑140的控制而操作。例如，第一页缓冲器pb1至第n页缓冲器pbn可响应于页缓冲器控制信号pbsignals而操作。例如，第一页缓冲器pb1至第n页缓冲器pbn可暂时存储通过第一位线bl1至第n位线bln接收的数据，或者可在读操作或验证操作期间感测位线bl1至bln的电压或电流。
66.例如，在编程操作期间，当编程脉冲被施加到所选字线时，第一页缓冲器pb1至第n页缓冲器pbn可通过第一位线bl1至第n位线bln将通过输入/输出电路133接收的数据data传送至所选存储器单元。可根据传送的数据data对所选页的存储器单元进行编程。可对根据传送的数据data选择的页的存储器单元进行编程。连接到被施加有编程允许电压(例如，接地电压)的位线的存储器单元可具有增加的阈值电压。连接到被施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可维持。
67.在编程验证操作期间，第一页缓冲器pb1至第n页缓冲器pbn可通过第一位线bl1至第n位线bln从所选存储器单元读取页数据。
68.在读操作期间，第一页缓冲器pb1至第n页缓冲器pbn可通过第一位线bl1至第n位线bln从所选页的存储器单元读取数据data，并且在列解码器132的控制下将读取的数据data输出到输入/输出电路133。
69.在擦除操作期间，第一页缓冲器pb1至第n页缓冲器pbn可将第一位线bl1至第n位线bln浮置。
70.列解码器132可响应于列地址cadd在输入/输出电路133与页缓冲器组131之间传送数据。例如，列解码器132可通过数据线dl与第一页缓冲器pb1至第n页缓冲器pbn交换数据，或者可通过列线cl与输入/输出电路133交换数据。
71.输入/输出电路133可将从存储控制器200接收的命令cmd和地址addr传送至控制逻辑140，或者可与列解码器132交换数据data。
72.控制逻辑140可响应于命令cmd和地址addr而输出操作信号opsig、行地址radd、页缓冲器控制信号pbsignals和允许比特vrybit以控制外围电路120。另外，控制逻辑140可响应于通过信号pass或失败信号fail而确定对内部操作的验证操作通过还是失败。
73.根据本公开的实施方式，控制逻辑140可包括备份操作控制器150。另外，当发生突然断电时，备份操作控制器150可控制外围电路120执行备份操作。参照图5描述备份操作控制器150的具体特征。
74.图3a至图3d是示出存储至少一个数据比特的存储器单元的阈值电压分布的图。在图3a至图3d所示的各个曲线图中，水平轴可意指阈值电压的大小，垂直轴可意指存储器单
元的数量。
75.图3a是示出一个存储器单元存储一比特数据的slc的图。参照图3a，slc可包括擦除状态e和编程状态p1中的任一个。具有擦除状态e的slc可被读取为导通单元，并且可对应于逻辑值“1”。具有编程状态p1的slc可被读取为截止单元，并且可对应于逻辑值“0”。
76.图3b是示出一个存储器单元存储两比特数据的mlc的图。参照图3b，mlc可具有擦除状态e和第一编程状态p1至第三编程状态p3中的任一个。擦除状态e和第一编程状态p1至第三编程状态p3中的每一个可对应于逻辑数据“11”、“01”、“00”和“10”。然而，与各个编程状态对应的逻辑数据不限于本实施方式。
77.存储mlc所存储的两比特当中的最高有效比特的页可以是最高有效比特(msb)页。存储两比特当中的最低有效比特的页可以是最低有效比特(lsb)页。当按照mlc来编程数据时，在对lsb页数据编程之后，可对msb页数据编程。
78.图3c是示出一个存储器单元存储三比特数据的tlc的图。参照图3c，tlc可具有擦除状态e和第一编程状态p1至第七编程状态p7中的任一个。擦除状态e和第一编程状态p1至第七编程状态p7中的每一个可对应于逻辑数据“111”、“110”、“100”、“000”、“010”、“011”、“001”和“101”。然而，与各个编程状态对应的逻辑数据不限于本实施方式。
79.存储tlc所存储的三比特当中的最高有效比特的页可以是最高有效比特(msb)页。存储三比特当中的中间比特的页可以是中央有效比特(csb)页。存储三比特当中的最低有效比特的页可以是最低有效比特(lsb)页。当按照tlc来编程数据时，可按照lsb页数据、csb页数据和msb页数据的顺序对数据进行编程。
80.图3d是示出一个存储器单元存储四比特数据的qlc的图。参照图3d，qlc可具有擦除状态e和第一编程状态p1至第十五编程状态p15中的任一个。擦除状态e和第一编程状态p1至第十五编程状态p15中的每一个可对应于逻辑数据“1111”、“1110”、“1100”、“1000”、“0000”、“0100”、“0101”、“0111”、“0110”、“0010”、“1010”、“1011”、“0011”、“0001”、“1001”和“1101”。然而，与各个状态对应的逻辑数据不限于本实施方式。
81.存储qlc所存储的四比特当中的最高有效比特的页可以是最高有效比特(msb)页。存储四比特当中的第二优先级比特的页可以是最高中央有效比特(mcsb)页。存储四比特当中的第三优先级比特的页可以是最低中央有效比特(lcsb)页。存储四比特当中的最低有效比特的页可以是最低有效比特(lsb)页。当按照qlc来编程数据时，可按照lsb页数据、lcsb页数据、mcsb页数据和msb页数据的顺序对数据进行编程。
82.比较图3a至图3d，随着一个存储器单元所存储的数据比特的数量增加，一个存储器单元可指示的编程状态的数量可增加。随着一个存储器单元可指示的编程状态的数量增加，与各个编程状态对应的阈值电压分布所在的整个宽度可增加。另一方面，随着一个存储器单元可指示的编程状态的数量增加，与各个编程状态对应的阈值电压分布的宽度可减小。即，slc编程操作需要比tlc编程操作的编程时间短的编程时间，并且可能需要比tlc编程操作的电力小的电力。因此，在执行编程的电力和时间不足的突然断电情况下，slc编程操作可能比tlc编程操作更优选。根据本公开的实施方式，当在tlc编程操作期间发生突然断电情况时，可通过slc编程操作执行备份编程操作，从而保护tlc编程操作中的数据并防止错误。根据本公开的实施方式，当在mlc编程操作期间发生突然断电情况时，可通过slc编程操作执行备份编程操作，从而保护mlc编程操作中的数据并防止错误。根据本公开的实施
方式，当在qlc编程操作期间发生突然断电情况时，可通过slc编程操作执行备份编程操作，从而保护qlc编程操作中的数据并防止错误。根据本公开的实施方式，当在slc编程操作期间发生突然断电情况时，可通过slc编程操作执行备份编程操作，从而保护slc编程操作中的数据并防止错误。根据本公开的实施方式，当在tlc编程操作期间发生突然断电情况时，可通过slc编程操作执行备份编程操作，而无需从主机2000、存储控制器200接收命令或者从存储器装置外部接收任何命令，从而自动地保护tlc编程操作中的数据并防止错误。根据本公开的实施方式，当在mlc编程操作期间发生突然断电情况时，可通过slc编程操作执行备份编程操作，而无需从主机2000、存储控制器200接收命令或者从存储器装置外部接收任何命令，从而自动地保护mlc编程操作中的数据并防止错误。根据本公开的实施方式，当在qlc编程操作期间发生突然断电情况时，可通过slc编程操作执行备份编程操作，而无需从主机2000、存储控制器200接收命令或者从存储器装置外部接收任何命令，从而自动地保护qlc编程操作中的数据并防止错误。根据本公开的实施方式，当在slc编程操作期间发生突然断电情况而没有从主机2000、存储控制器200接收到命令或者从存储器装置外部接收任何命令时，可通过slc编程操作执行备份编程操作，从而自动地保护slc编程操作中的数据并防止错误。
83.图4是示出根据本公开的实施方式的页缓冲器的框图。
84.参照图4，页缓冲器1310可包括第一锁存器1311、第二锁存器1312、第三锁存器1313、第四锁存器1314、第五锁存器1315和预充电电路1316。页缓冲器1230可以是图2所示的页缓冲器组131中所包括的多个页缓冲器pb1至pbn当中的任一个页缓冲器pbi。
85.页缓冲器1310可通过位线bl连接到存储器单元阵列110。页缓冲器1310可在编程操作期间响应于控制逻辑140的控制而操作。例如，页缓冲器1310可响应于页缓冲器控制信号pbsignals而操作。页缓冲器1310可通过数据线dl与列解码器132交换数据。
86.第一锁存器1311可存储用于确定位线被预充电的电压的预充电数据或者从位线感测的感测数据。另外，由第一锁存器1311从位线bl感测的数据可被传送至感测电路123。这里，感测数据可以是感测电压vpb或感测电流ipb。感测电路123可响应于允许比特信号vrybit而生成基准电流，将从页缓冲器1310接收的感测电压vpb与通过基准电流生成的基准电压进行比较，并且输出验证信息。通过将存储器单元的阈值电压与验证电压进行比较，验证信息可被指示为通过信号pass或失败信号fail。
87.第二锁存器1312至第四锁存器1314可对要编程在连接到位线bl的存储器单元中的数据进行缓冲。即，第二锁存器1312至第四锁存器1314可暂时存储从主机接收的数据。例如，第二锁存器1312可缓冲从主机接收的lsb数据，第三锁存器1313可缓冲从主机接收的csb数据。另外，第四锁存器1314可缓冲从主机接收的msb数据。
88.由于第五锁存器1315连接到数据线dl，所以可从外部装置(例如，主机)输入数据。这里，第五锁存器1315可以是从外部接收数据的高速缓存锁存器。例如，第五锁存器1315可从主机依次接收lsb数据、csb数据和msb数据。另外，第五锁存器1315所接收的数据可在控制逻辑140的控制下被移动到第二锁存器1312至第四锁存器1314。例如，在lsb数据从主机被发送到第五锁存器1315之后，lsb数据可在控制逻辑140的控制下从第五锁存器1315移动到第二锁存器1312。
89.预充电电路1316可在控制逻辑140的控制下将位线预充电至编程允许电压或编程
禁止电压中的任一个。
90.根据本公开的实施方式的备份操作控制器150可在执行备份操作时控制页缓冲器1310维持数据被缓冲在页缓冲器1310中的状态。例如，在备份操作控制器150执行重置操作时，页缓冲器1310可存储所有的lsb数据、csb数据和msb数据。例如，第二锁存器1312可存储lsb数据，第三锁存器1313可存储csb数据，第四锁存器1314可存储msb数据。然而，由第二锁存器1312至第四锁存器1314中的每一个存储的数据不限于此。
91.图5是示出根据本公开的实施方式的备份操作控制器的框图。
92.参照图5，备份操作控制器150可包括备份信息发生器151、重置操作控制器153和备份编程操作控制器155。
93.备份操作控制器150可以是基于从存储控制器200接收的命令执行备份操作的配置。例如，当从存储控制器200接收到备份命令时，备份操作控制器150可控制存储器装置100执行备份操作，该备份操作对备份块执行停止编程操作的重置操作和备份编程操作。另外，当从存储控制器200接收到重新开始停止的编程操作的恢复命令时，备份操作控制器150可控制外围电路120执行读取存储在备份块中的数据的备份读操作和擦除存储在备份块中的数据的备份擦除操作。此后，控制逻辑140可恢复停止的编程操作。
94.备份信息发生器151可响应于备份命令而生成备份操作信息。例如，当从存储控制器200接收到进行控制以执行备份操作的备份命令时，备份操作控制器150可控制外围电路120执行备份操作，并且备份信息发生器151可生成与备份操作有关的备份操作信息。例如，备份操作信息可包括指示是否执行备份操作的信息、指示是否产生突然断电的信息、关于作为备份编程操作的目标的数据的信息、指示是否执行备份编程操作的信息等。备份操作信息可在备份编程操作期间与数据一起被存储在备份块中。另外，当此后正常供应外部电源电压时，存储控制器200可参考从存储器装置100接收的备份操作信息而识别出产生突然断电或者执行备份操作。
95.重置操作控制器153可响应于备份命令而控制外围电路120执行重置操作。这里，重置操作可意指当在执行编程操作的同时从外部装置(例如，存储控制器200)接收到备份命令时停止正在执行的编程操作的操作。在执行重置操作时，重置操作控制器153可控制页缓冲器组131维持数据被缓冲在页缓冲器组131中的状态。例如，在执行重置操作时，重置操作控制器153可将所有的lsb数据、csb数据和msb数据存储在页缓冲器组131中。即，响应于备份命令，重置操作控制器153可控制外围电路120不将页缓冲器组131初始化，将除了页缓冲器组131之外的剩余页缓冲器组初始化，并且停止进行中的编程操作。
96.备份编程操作控制器155可响应于备份命令而控制外围电路120执行备份编程操作。这里，备份编程操作可以是对正在执行编程操作的数据进行备份的操作。例如，备份编程操作控制器155可响应于备份命令而控制外围电路120执行将数据存储在备份块中的备份编程操作。备份编程操作控制器155可控制外围电路120执行备份编程操作作为突然断电的预备操作或紧急操作。因此，备份编程操作控制器155可控制外围电路120执行具有高编程速度和低功耗的slc编程操作。
97.图6是示出在tlc编程操作期间在slc编程操作中编程的方法的图。
98.参照图6，示出在tlc编程操作期间发生突然断电的情况下的存储器装置100的操作。首先，存储器装置100可依次接收lsb数据、csb数据和msb数据。在存储器装置100中，所
接收的数据可被首先暂时存储在高速缓存锁存器qc中，lsb数据可被存储在第二锁存器q2中，csb数据可被存储在第三锁存器q3中，msb数据可被存储在第四锁存器q4中。
99.另外，当在编程期间发生突然断电时，存储控制器200可向存储器装置100发送停止正在执行的操作的重置命令reset cmd(例如，ffh)。存储器装置100可停止正在执行的内部操作并且响应于重置命令而重置外围电路120等。即，存储器装置100可响应于重置命令而重置高速缓存锁存器qc、第二锁存器q2、第三锁存器q3和第四锁存器q4的值。
100.另外，当存储器装置100完成重置操作时，存储控制器200可发送lsb数据。例如，存储控制器200可执行状态读取轮询操作，直至检查出r/b(读/繁忙)的就绪状态。另外，当存储器装置100处于就绪状态时，存储控制器200可发送lsb数据。在状态读取轮询操作中，发生电流消耗并且可能发生延迟时间。
101.当输入lsb数据时，存储器装置100可将数据从高速缓存锁存器qc移动到第二锁存器q2，并且可被slc编程在与第二锁存器q2所指定的地址对应的存储块中。存储器装置100可按照相同的方法对csb数据和msb数据进行编程。
102.此外，存储器装置100可在三个slc编程操作中的每一个中执行用于执行编程操作的初始化操作和去初始化操作。例如，初始化操作可以是通过温度测量操作泵或校正代码的操作，去初始化操作可以是对位线bl或字线wl放电并停止泵的操作。
103.由于存储器装置100在各个slc编程操作中重复地执行状态读取轮询操作、数据输入、初始化操作和去初始化操作，所以在突然断电情况下可能发生紧急电力和编程时间的浪费。
104.图7是示出根据本公开的实施方式的备份编程操作的图。
105.参照图7，示出在tlc编程操作期间发生突然断电的情况下的存储器装置100的操作。首先，存储器装置100可依次接收lsb数据、csb数据和msb数据。在存储器装置100中，所接收的数据可首先被暂时存储在高速缓存锁存器qc中，lsb数据可被存储在第二锁存器q2中，csb数据可被存储在第三锁存器q3中，msb数据可被存储在第四锁存器q4中。
106.另外，当在编程期间发生突然断电时，存储控制器200可向存储器装置100发送停止正在执行的编程操作的备份命令。响应于备份命令，存储器装置100可执行停止正在执行的编程操作并重置外围电路120等的重置操作。然而，除了图6所示之外，响应于备份命令，存储器装置100可不重置高速缓存锁存器qc、第二锁存器q2、第三锁存器q3和第四锁存器q4的值。
107.通常，存储控制器200可在将存储在缓冲存储器等中的数据重传到存储器装置100之后执行slc编程操作。然而，根据本公开，由于页缓冲器未被初始化，所以存储器装置100和存储控制器200可不需要状态读取轮询操作和用于重传数据的数据重传处理。另外，存储器装置100和存储控制器200可防止状态读取轮询操作和数据重传处理中的功耗和时延。
108.另外，存储器装置100可将缓冲在第二锁存器q2中的lsb数据存储在备份块中。存储器装置100还可将缓冲在第三锁存器q3和第四锁存器q4中的csb数据和msb数据移动到第二锁存器q2并且按照相同的方法对csb数据和msb数据进行编程。
109.此外，根据本公开的实施方式，存储器装置100可在三个slc编程操作中的每一个中省略用于执行编程操作的初始化操作和去初始化操作。例如，存储器装置100可仅在执行lsb数据的备份编程之前执行初始化操作，并且存储器装置100可仅在执行csb数据的备份
编程之后执行去初始化操作。
110.此外，根据本公开的实施方式，存储器装置100可通过在各个slc编程操作中省略验证操作来执行备份编程操作。与tlc或qlc编程操作相比，可在slc编程操作中容易地形成存储器单元的阈值电压。因此，存储器装置100可在各个编程循环中省略用于验证编程状态的验证操作或验证时段。通过执行仅包括用于施加编程电压的脉冲操作或脉冲时段的备份编程操作，存储器装置100可在突然断电情况下防止紧急电力和编程时间的浪费。
111.图8是示出根据本公开的实施方式的存储器装置的操作方法的流程图。
112.存储器装置100可在编程操作期间接收备份命令(s810)。例如，当发生突然断电时，存储控制器200可向存储器装置100发送指示发生突然断电的备份命令。
113.存储器装置100可响应于备份命令而执行重置操作(s820)。例如，响应于从存储控制器200接收的备份命令，存储器装置100可执行停止正在执行的编程操作的重置操作。
114.另外，在执行重置操作时，存储器装置100可控制页缓冲器组131维持数据被缓冲在页缓冲器组131中的状态。例如，在执行重置操作时，存储器装置100可将所有的lsb数据、csb数据和msb数据存储在页缓冲器组131中。即，响应于备份命令，存储器装置100可不将页缓冲器组131初始化，将除了页缓冲器组131之外的剩余页缓冲器组初始化，并且停止进行中的编程操作。
115.存储器装置100可响应于备份命令而执行备份编程操作(s830)。例如，响应于从存储控制器200接收的备份命令，存储器装置100可执行用于对执行编程操作的数据进行备份的备份编程操作。存储器装置100可在存储一比特数据的slc中对存储器单元进行编程，作为备份编程操作。slc编程操作是存储一比特数据的编程操作。由于slc编程操作的编程速度比tlc或qlc的编程速度快，所以存储器装置100可执行具有高编程速度和较低功耗的slc编程操作，作为突然断电的预备操作或备份操作。
116.另外，存储器装置100可执行与进行中的编程操作对应的备份编程操作。例如，当进行中的编程操作是存储三比特数据的tlc编程操作时，存储器装置100可执行slc编程操作三次。
117.此外，根据本公开的实施方式，存储器装置100可响应于备份命令而生成备份操作信息。这里，备份操作信息可包括指示是否执行备份操作的信息、指示是否产生突然断电的信息、关于作为备份编程操作的目标的数据的信息、指示是否执行备份编程操作的信息等。另外，存储器装置100可将备份操作信息与在备份编程操作期间停止编程的数据一起存储在备份块中。另外，当此后正常供应外部电源电压时，存储控制器200可参考从存储器装置100接收的备份操作信息而识别出产生突然断电或者执行备份操作。
118.图9是示出根据本公开的实施方式的存储器单元阵列的图。
119.参照图9，存储器单元阵列110i可包括多个存储块blk1至blkz。各个存储块可按照三维结构形成，并且各个存储块可包括层叠在基板上的多个存储器单元。这多个存储器单元可沿着 x方向、 y方向和 z方向布置。参照图10至图12描述各个存储块的结构。
120.图10是示出根据本公开的实施方式的存储块的结构的图。
121.参照图10，在存储块blki中，彼此平行布置的多条字线可连接在第一选择线与第二选择线之间。这里，第一选择线可以是源极选择线ssl，第二选择线可以是漏极选择线dsl。例如，存储块blki可包括连接在位线bl1至blm与源极线sl之间的多个串st。位线bl1至
blm可分别连接到串st，并且源极线sl可共同连接到串st。由于串st可被配置为彼此相同，所以描述连接到第一位线bl1的串st作为示例。
122.串st可包括串联连接在源极线sl与第一位线bl1之间的源极选择晶体管sst、多个存储器单元mc1至mc16以及漏极选择晶体管dst。一个串st可包括源极选择晶体管sst和漏极选择晶体管dst中的至少一个或更多个，并且可包括比图中所示数量更多的存储器单元mc1至mc16。
123.源极选择晶体管sst的源极可连接到源极线sl，并且漏极选择晶体管dst的漏极可连接到第一位线bl1。存储器单元mc1至mc16可串联连接在源极选择晶体管sst与漏极选择晶体管dst之间。包括在不同串st中的源极选择晶体管sst的栅极可连接到源极选择线ssl，漏极选择晶体管dst的栅极可连接到漏极选择线dsl，存储器单元mc1至mc16的栅极可连接到多条字线wl1至wl16。包括在不同串st中的存储器单元当中的连接到同一字线的一组存储器单元可被称为物理页(ppg)。因此，存储块blki可包括字线wl1至wl16的数量的物理页(ppg)。
124.各个存储器单元可被配置成存储一个数据比特的slc、存储两个数据比特的mlc、存储三个数据比特的tlc或者能够存储四个数据比特的qlc。
125.slc可存储一比特数据。slc的一个物理页(ppg)可存储一个逻辑页(lpg)数据。一个逻辑页(lpg)数据可包括与一个物理页(ppg)中所包括的单元的数量对应的数据比特。
126.mlc、tlc和qlc可存储两比特或更多比特的数据。在这种情况下，一个物理页(ppg)可存储两个或更多个逻辑页(lpg)数据。
127.图11是示出根据本公开的另一实施方式的存储块的图。
128.参照图11，示出图9的存储块blk1至blkz当中的任一个存储块blka。存储块blka可包括多个单元串cs11至cs1m和cs21至cs2m。作为实施方式，多个单元串cs11至cs1m和cs21至cs2m中的每一个可形成为“u”形。在存储块blka中，m个单元串可布置在行方向(即， x方向)上。
129.此外，在图11中，两个单元串布置在列方向(即， y方向)上，但这是为了描述方便，显而易见的是，三个或更多个单元串可布置在列方向上。
130.多个单元串cs11至cs1m和cs21至cs2m中的每一个可包括至少一个源极选择晶体管sst、第一存储器单元mc1至第n存储器单元mcn、管式晶体管pt以及至少一个漏极选择晶体管dst。
131.选择晶体管sst和dst以及存储器单元mc1至mcn中的每一个可具有相似的结构。作为实施方式，选择晶体管sst和dst以及存储器单元mc1至mcn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。作为实施方式，可在各个单元串中设置用于提供沟道层的柱。作为实施方式，可在各个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
132.各个单元串的源极选择晶体管sst可连接在公共源极线csl与存储器单元mc1至mcp之间。
133.作为实施方式，布置在同一行中的单元串的源极选择晶体管可连接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管可连接到不同的源极选择线。参照图11，第一行的单元串cs11至cs1m的源极选择晶体管连接到第一源极选择线
ssl1。第二行的单元串cs21至cs2m的源极选择晶体管连接到第二源极选择线ssl2。
134.作为另一实施方式，单元串cs11至cs1m和cs21至cs2m的源极选择晶体管可共同连接到一条源极选择线。
135.各个单元串的第一存储器单元mc1至第n存储器单元mcn可连接在源极选择晶体管sst与漏极选择晶体管dst之间。
136.第一存储器单元mc1至第n存储器单元mcn可被分成第一存储器单元mc1至第p存储器单元mcp和第(p 1)存储器单元mcp 1至第n存储器单元mcn。第一存储器单元mc1至第p存储器单元mcp可在与 z方向相反的方向上依次布置，并且可串联连接在源极选择晶体管sst与管式晶体管pt之间。第(p 1)存储器单元mcp 1至第n存储器单元mcn可在 z方向上依次布置，并且可串联连接在管式晶体管pt与漏极选择晶体管dst之间。第一存储器单元mc1至第p存储器单元mcp和第(p 1)存储器单元mcp 1至第n存储器单元mcn可通过管式晶体管pt连接。各个单元串的第一存储器单元mc1至第n存储器单元mcn的栅极可分别连接到第一字线wl1至第n字线wln。
137.各个单元串的管式晶体管pt的栅极可连接到管线pl。
138.各个单元串的漏极选择晶体管dst连接在对应位线与存储器单元mcp 1至mcn之间。布置在行方向上的单元串可连接到在行方向上延伸的漏极选择线。第一行的单元串cs11至cs1m的漏极选择晶体管可连接到第一漏极选择线dsl1。第二行的单元串cs21至cs2m的漏极选择晶体管可连接到第二漏极选择线dsl2。
139.布置在列方向上的单元串可连接到在列方向上延伸的位线。参照图4，第一列的单元串cs11和cs21连接到第一位线bl1。第m列的单元串cs1m和cs2m可连接到第m位线blm。
140.布置在行方向上的单元串内的连接到同一字线的存储器单元可配置一个页。例如，第一行的单元串cs11至cs1m当中的连接到第一字线wl1的存储器单元可配置一个页。第二行的单元串cs21至cs2m当中的连接到第一字线wl1的存储器单元可配置另一页。可通过选择漏极选择线dsl1和dsl2中的一个来选择布置在一个行方向上的单元串。另外，可通过选择字线wl1至wln中的任一个来选择所选单元串当中的一个页。
141.作为另一实施方式，代替第一位线bl1至第m位线blm，可提供偶数位线和奇数位线。另外，布置在行方向上的单元串cs11至cs1m或cs21至cs2m当中的偶数编号的单元串可分别连接到偶数位线，并且布置在行方向上的单元串cs11至cs1m或cs21至cs2m当中的奇数编号的单元串可分别连接到奇数位线。
142.作为实施方式，第一存储器单元mc1至第n存储器单元mcn中的至少一个或更多个可用作虚设存储器单元。例如，可提供至少一个或更多个虚设存储器单元以减小源极选择晶体管sst与存储器单元mc1至mcp之间的电场。另选地，可提供至少一个或更多个虚设存储器单元以减小漏极选择晶体管dst与存储器单元mcp 1至mcn之间的电场。随着提供更多的虚设存储器单元，对存储块blka的操作的可靠性可改进，但是存储块blka的尺寸可增加。随着提供更少的存储器单元，存储块blka的尺寸可减小，但是对存储块blka的操作的可靠性可降低。
143.为了高效地控制至少一个或更多个虚设存储器单元，各个虚设存储器单元可具有所需阈值电压。在对存储块blka的擦除操作之前或之后，可执行对所有或一些虚设存储器单元的编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与各个虚设存
储器单元连接的虚设字线的电压，虚设存储器单元可具有所需阈值电压。
144.图12是示出根据本公开的另一实施方式的存储块的图。
145.参照图12，示出图9的存储块blk1至blkz当中的存储块blkb的另一实施方式。存储块blkb可包括多个单元串cs11’至cs1m’和cs21’至cs2m’。多个单元串cs11’至cs1m’和cs21’至cs2m’中的每一个可沿着 z方向延伸。多个单元串cs11’至cs1m’和cs21’至cs2m’中的每一个可包括在存储块blk1’下方层叠在基板(未示出)上的至少一个源极选择晶体管sst、第一存储器单元mc1至第n存储器单元mcn以及至少一个漏极选择晶体管dst。
146.各个单元串的源极选择晶体管sst可连接在公共源极线csl与存储器单元mc1至mcn之间。布置在同一行中的单元串的源极选择晶体管可连接到同一源极选择线。布置在第一行中的单元串cs11’至cs1m’的源极选择晶体管可连接到第一源极选择线ssl1。布置在第二行中的单元串cs21’至cs2m’的源极选择晶体管可连接到第二源极选择线ssl2。作为另一实施方式，单元串cs11’至cs1m’和cs21’至cs2m’的源极选择晶体管可共同连接到一条源极选择线。
147.各个单元串的第一存储器单元mc1至第n存储器单元mcn可串联连接在源极选择晶体管sst与漏极选择晶体管dst之间。第一存储器单元mc1至第n存储器单元mcn的栅极可分别连接到第一字线wl1至第n字线wln。
148.各个单元串的漏极选择晶体管dst可连接在对应位线与存储器单元mc1至mcn之间。布置在行方向上的单元串的漏极选择晶体管可连接到在行方向上延伸的漏极选择线。第一行的单元串cs11’至cs1m’的漏极选择晶体管可连接到第一漏极选择线dsl1。第二行的单元串cs21’至cs2m’的漏极选择晶体管可连接到第二漏极选择线dsl2。
149.结果，除了从各个单元串排除管式晶体管pt之外，图5的存储块blkb可具有与图12的存储块blka的等效电路相似的等效电路。
150.作为另一实施方式，代替第一位线bl1至第m位线blm，可提供偶数位线和奇数位线。另外，布置在行方向上的单元串cs11’至cs1m’或cs21’至cs2m’当中的偶数编号的单元串可分别连接到偶数位线，并且布置在行方向上的单元串cs11’至cs1m’或cs21’至cs2m’当中的奇数编号的单元串可分别连接到奇数位线。
151.作为实施方式，第一存储器单元mc1至第n存储器单元mcn中的至少一个或更多个可用作虚设存储器单元。例如，可提供至少一个或更多个虚设存储器单元以减小源极选择晶体管sst与存储器单元mc1至mcn之间的电场。另选地，可提供至少一个或更多个虚设存储器单元以减小漏极选择晶体管dst与存储器单元mc1至mcn之间的电场。随着提供更多的虚设存储器单元，对存储块blkb的操作的可靠性可改进，但是存储块blkb的尺寸可增加。随着提供更少的存储器单元，存储块blkb的尺寸可减小，但是对存储块blkb的操作的可靠性可降低。
152.为了高效地控制至少一个或更多个虚设存储器单元，各个虚设存储器单元可具有所需阈值电压。在对存储块blkb的擦除操作之前或之后，可执行对所有或一些虚设存储器单元的编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与各个虚设存储器单元连接的虚设字线的电压，虚设存储器单元可具有所需阈值电压。
153.图13是示出根据本公开的实施方式的存储控制器的框图。
154.参照图13，存储控制器200可包括主机接口210、ecc组件220、cpu 230、内部存储器
240、缓冲存储器250、spo传感器50和存储器接口270。
155.主机接口210可包括用于主机2000与存储控制器200之间交换数据的协议。例如，主机接口210可被配置为通过诸如通用串行总线(usb)协议、多媒体卡(mmc)协议、外围组件互连(pci)协议、高速pci(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机系统接口(scsi)协议、增强小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议和专用协议的各种接口协议中的至少一种来与主机2000通信。
156.ecc组件220可在编程操作或读操作期间检测错误并纠正所检测到的错误。例如，ecc组件220可根据纠错码(ecc)执行纠错操作。另外，ecc组件220可基于要写入存储器装置100中的数据来执行纠错编码(ecc编码)。执行纠错编码的数据可通过存储器接口270被传送至存储器装置100。另外，ecc组件220可对通过存储器接口270从存储器装置100接收的数据执行纠错解码。
157.cpu 230可使用主机接口210与主机2000通信并且执行逻辑操作以控制存储控制器200的操作。例如，cpu 230可加载编程命令、数据文件、数据结构等，执行各种操作，或者基于从主机2000或外部装置接收的请求生成命令和地址。例如，cpu 230可生成编程操作、读操作、擦除操作、暂停操作和参数设置操作所需的各种命令。
158.另外，cpu 230可执行闪存转换层(ftl)的功能。cpu 230可通过ftl将主机所提供的逻辑块地址(lba)转换为物理块地址(pba)。ftl可使用映射表来接收lba并且将lba转换为pba。根据映射单元，ftl的地址映射方法可包括各种方法。代表性地址映射方法包括页映射方法、块映射方法和混合映射方法。
159.另外，cpu 230可生成命令而无需主机2000的请求。例如，cpu 230可生成用于后台操作(例如，用于存储器装置100的损耗均衡的操作和用于存储器装置100的垃圾收集的操作)的命令。根据本公开的实施方式，当发生突然断电时，cpu 230可生成用于控制存储器装置100执行备份操作的备份命令。另外，当在发生突然断电之后输入电力时，cpu 230可生成用于恢复所停止的操作的恢复命令。
160.内部存储器240可用作用于存储存储控制器200的操作所需的各种信息的存储部。例如，内部存储器240可包括映射表，并且物理-逻辑地址信息和逻辑-物理地址信息可被存储在映射表中。另外，内部存储器240可由cpu 230控制。
161.缓冲存储器250可用作cpu 230的操作存储器或高速缓存存储器。另外，缓冲存储器250可存储由cpu 230执行的代码和命令。缓冲存储器250可存储由cpu 230处理的数据。另外，当实现缓冲存储器250时，可通过包括静态ram(sram)或动态ram(dram)来实现缓冲存储器250。
162.存储器接口270可在cpu 230的控制下使用通信协议与存储器装置100通信。例如，存储器接口270可通过通道与存储器装置100通信命令、地址和数据。
163.spo传感器50可监测从外部输入的电力。例如，spo传感器50可通过监测输入的外部电源电压来感测外部电源电压意外降低或切断的情况。另外，当感测到突然断电时，spo传感器50可通知cpu 230突然断电。cpu 230可响应于外部电源电压的突然降低或切断而控制存储控制器200在紧急模式下操作。
164.图14是示出根据本公开的实施方式的存储卡系统的图。
165.参照图14，存储卡系统3000可包括存储控制器3100、存储器装置3200和连接器
3300。
166.存储控制器3100可电连接到存储器装置3200，并且存储控制器3100可被配置为访问存储器装置3200。例如，存储控制器3100可被配置为控制对存储器装置3200的读操作、写操作、擦除操作和后台操作。存储控制器3100可被配置为在存储器装置3200与主机之间提供接口。另外，存储控制器3100可驱动用于控制存储器装置3200的固件。
167.例如，存储控制器3100可包括诸如随机存取存储器(ram)、处理器、主机接口、存储器接口和纠错电路的组件。
168.存储控制器3100可通过连接器3300与外部装置通信。存储控制器3100可根据特定通信标准来与外部装置(例如，主机)通信。例如，存储控制器3100可被配置为通过诸如通用串行总线(usb)、多媒体卡(mmc)、嵌入式mmc(emmc)、外围组件互连(pci)、高速pci(pci-e)、高级技术附件(ata)、串行ata、并行ata、小型计算机系统接口(scsi)、增强小型磁盘接口(esdi)、集成驱动电子设备(ide)、firewire、通用闪存(ufs)、wi-fi、蓝牙和nvme的各种通信标准中的至少一种来与外部装置通信。例如，连接器3300可由上述各种通信标准中的至少一种来定义。
169.例如，存储器装置3200可被实现为各种非易失性存储器元件，例如电可擦除可编程rom(eeprom)、nand闪存、nor闪存、相变ram(pram)、电阻ram(reram)、铁电ram(fram)和自旋转移矩磁性ram(stt-mram)。
170.存储控制器3100和存储器装置3200可被集成到一个半导体装置中以配置存储卡。例如，存储控制器3100和存储器装置3200可被集成到一个半导体装置中以配置诸如pc卡(个人计算机存储卡国际协会(pcmcia))、紧凑闪存卡(cf)、智能媒体卡(sm或smc)、记忆棒、多媒体卡(mmc、rs-mmc、mmcmicro或emmc)、sd卡(sd、minisd、microsd或sdhc)和通用闪存(ufs)的存储卡。
171.图15是示出根据本公开的实施方式的固态驱动器(ssd)系统的图。
172.参照图15，ssd系统4000可包括主机4100和ssd 4200。ssd 4200可通过信号连接器4001来与主机4100交换信号sig，并且通过电源连接器4002来接收电力pwr。ssd 4200可包括ssd控制器4210、多个闪存4221至422n、辅助电源装置4230和缓冲存储器4240。
173.在实施方式中，ssd控制器4210可执行参照图1描述的存储控制器200的功能。ssd控制器4210可响应于从主机4100接收的信号sig来控制多个闪存4221至422n。例如，信号sig可以是基于主机4100与ssd 4200之间的接口的信号。例如，信号sig可以是由诸如通用串行总线(usb)、多媒体卡(mmc)、嵌入式mmc(emmc)、外围组件互连(pci)、高速pci(pci-e)、高级技术附件(ata)、串行ata、并行ata、小型计算机系统接口(scsi)、增强小型磁盘接口(esdi)、集成驱动电子设备(ide)、firewire、通用闪存(ufs)、wi-fi、蓝牙和nvme的接口中的至少一种定义的信号。
174.辅助电源装置4230可通过电源连接器4002连接到主机4100。辅助电源装置4230可从主机4100接收电力pwr并且可用电力进行充电。当来自主机4100的电力供应不平稳时，辅助电源装置4230可提供ssd 4200的电力。例如，辅助电源装置4230可设置在ssd 4200中或者可设置在ssd 4200外部。例如，辅助电源装置4230可设置在主板上并且可向ssd 4200提供辅助电力。
175.缓冲存储器4240作为ssd 4200的缓冲存储器操作。例如，缓冲存储器4240可暂时
存储从主机4100接收的数据或从多个闪存4221至422n接收的数据，或者可暂时存储闪存4221至422n的元数据(例如，映射表)。缓冲存储器4240可包括诸如dram、sdram、ddr sdram、lpddr sdram和gram的易失性存储器，或者诸如fram、reram、stt-mram和pram的非易失性存储器。
176.图16是示出根据本公开的实施方式的用户系统的图。
177.参照图16，用户系统5000可包括应用处理器5100、存储器模块5200、网络模块5300、存储模块5400和用户接口5500。
178.应用处理器5100可驱动包括在用户系统5000中的组件、操作系统(os)、用户程序等。例如，应用处理器5100可包括控制包括在用户系统5000中的组件的控制器、接口、图形引擎等。应用处理器5100可作为系统芯片(soc)来提供。
179.存储器模块5200可作为用户系统5000的主存储器、操作存储器、缓冲存储器或高速缓存存储器操作。存储器模块5200可包括诸如dram、sdram、ddr sdram、ddr2 sdram、ddr3 sdram、lpddr sdarm、lpddr2 sdram和lpddr3sdram的易失性随机存取存储器，或者诸如pram、reram、mram和fram的非易失性随机存取存储器。例如，应用处理器5100和存储器模块5200可基于堆叠式封装(pop)来封装并作为一个半导体封装来提供。
180.网络模块5300可与外部装置通信。例如，网络模块5300可支持诸如码分多址(cdma)、全球移动通信系统(gsm)、宽带cdma(wcdma)、cdma-2000、时分多址(tdma)、长期演进、wimax、wlan、uwb、蓝牙和wi-fi的无线通信。例如，网络模块5300可被包括在应用处理器5100中。
181.存储模块5400可存储数据。例如，存储模块5400可存储从应用处理器5100接收的数据。另选地，存储模块5400可将存储在存储模块5400中的数据发送到应用处理器5100。例如，存储模块5400可被实现为诸如相变ram(pram)、磁性ram(mram)、电阻ram(rram)、nand闪存、nor闪存和三维nand闪存的非易失性半导体存储器元件。例如，存储模块5400可作为诸如存储卡的可移除存储装置(可移除驱动器)以及用户系统5000的外部驱动器来提供。
182.例如，存储模块5400可包括多个非易失性存储器装置，并且这多个非易失性存储器装置可与参照图1至图13描述的存储器装置相同地操作。存储模块5400可与参照图1描述的存储器系统1000相同地操作。
183.用户接口5500可包括用于向应用处理器5100输入数据或指令或者用于向外部装置输出数据的接口。例如，用户接口5500可包括诸如键盘、键区、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口。用户接口5500可包括诸如液晶显示器(lcd)、有机发光二极管(oled)显示装置、有源矩阵oled(amoled)显示装置、led、扬声器和监视器的用户输出接口。
184.尽管本公开的具体实施方式描述了特定实施方式，但是在不脱离本公开的范围和技术精神的情况下，可进行各种改变和修改。因此，本公开的范围不应限于上述实施方式，而是应该由本公开的权利要求的等同物以及以下权利要求确定。
185.相关申请的交叉引用
186.本技术要求2020年9月9日提交于韩国知识产权局的韩国专利申请号10-2020-0115680的优先权，其完整公开通过引用并入本文。