一种MOS器件及其制作方法与流程

一种mos器件及其制作方法
技术领域
1.本发明属于半导体集成电路技术领域，涉及一种mos器件及其制作方法。


背景技术：

2.目前半导体制造技术中常用的栅氧结构如图1所示，包括衬底101、源极102、漏极103、栅氧化层104、多晶硅栅极105及侧墙106。
3.mos器件的阈值电压、耐压能力是衡量器件性能的重要标准，寻找合适的阈值电压和提高器件的耐压能力也是目前器件的一个重要发展方向。
4.阈值电压和耐压能力等基本特性与器件的沟道长度、栅极氧化硅的厚度等条件密切相关。一般希望在保持电流驱动能力的前提下，有较高的耐压能力。
5.因此，如何改进mos器件的结构设计，以提高器件的耐压能力，同时对阈值电压影响极小，成为本领域技术人员亟待解决的一个重要技术问题。


技术实现要素：

6.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种mos器件及其制作方法，用于解决现有技术中在提高mos器件的耐压能力的同时会影响开启电压的问题。
7.为实现上述目的及其他相关目的，本发明提供一种mos器件的制作方法，包括以下步骤：
8.提供一衬底，所述衬底中设有在水平方向上间隔设置的源区与漏区；
9.形成三明治结构于所述衬底上，所述三明治结构包括自下而上依次堆叠的第一sio2层、高k介质层及第二sio2层；
10.形成凹槽于所述三明治结构中，所述凹槽自所述第二sio2层的上表面开口并往下延伸，但未贯穿所述三明治结构，所述凹槽在水平方向上位于所述源区与所述漏区之间，且在所述源区指向所述漏区的方向上，所述凹槽两端的深度小于所述凹槽中间的深度；
11.形成栅极导电层，所述栅极导电层填充于所述凹槽中，且所述栅极导电层的顶面高于所述第二sio2层的顶面；
12.形成侧墙结构于所述栅极导电层的侧壁。
13.可选地，所述形成凹槽包括：
14.形成第一光刻胶层于所述第二sio2层上；
15.形成光刻胶层开口于所述第一光刻胶层中，所述光刻胶层开口在水平方向上位于所述源区与所述漏区之间，且所述光刻胶层开口的底部显露所述第二sio2层；
16.以所述第一光刻胶层为掩膜，刻蚀所述第二sio2层及所述高k介质层以得到所述凹槽。
17.可选地，所述凹槽的底部呈下凹的弧面。
18.可选地，所述凹槽的底面不低于所述第二sio2层的顶面。
19.可选地，所述形成栅极导电层包括：
20.形成导电材料层于所述第二sio2层上及所述凹槽中；
21.形成第二光刻胶层于所述导电材料层上；
22.图形化所述第二光刻胶层以显露所述导电材料层面向所述源区及所述漏区的部分，所述导电材料层面向所述凹槽的部分仍被所述光刻胶层遮挡；
23.以所述第二光刻胶层为掩膜，刻蚀所述导电材料层直至显露所述第二sio2层，所述导电材料层被所述第二光刻胶层遮挡的区域未被刻蚀以作为所述栅极导电层。
24.可选地，所述栅极导电层的宽度大于所述凹槽的宽度，在所述源区指向所述漏区的方向上，所述栅极导电层的两端的底部与所述第二sio2层的上表面接触。
25.可选地，去除所述三明治结构未被所述侧墙结构及所述栅极导电层遮挡的区域。
26.可选地，形成所述第一sio2层的方法包括热氧化法。
27.本发明还提供一种mos器件，包括：
28.衬底，所述衬底中设有在水平方向上间隔设置的源区与漏区；
29.三明治结构，位于所述衬底上并包括自下而上依次堆叠的第一sio2层、高k介质层及第二sio2层；
30.凹槽，位于所述三明治结构中，所述凹槽自所述第二sio2层的上表面开口并往下延伸，但未贯穿所述三明治结构，所述凹槽在水平方向上位于所述源区与所述漏区之间，且在所述源区指向所述漏区的方向上，所述凹槽两端的深度小于所述凹槽中间的深度；
31.栅极导电层，填充于所述凹槽中，且所述栅极导电层的顶面高于所述第二sio2层的顶面；
32.侧墙结构，位于所述栅极导电层的侧壁。
33.可选地，所述凹槽的底部呈下凹的弧面。
34.可选地，所述凹槽的底面高于所述第二sio2层的顶面。
35.可选地，所述栅极导电层的宽度大于所述凹槽的宽度，在所述源区指向所述漏区的方向上，所述栅极导电层的两端的底部与所述第二sio2层的上表面接触。
36.如上所述，本发明的mos器件结构中，栅介质层采用sio2/高k介质层/sio2三明治结构，其中，中间层的高k介质层有利于降低击穿概率，增强器件耐压能力，上下两层sio2层的存在可以降低界面应变，维持栅氧和衬底、栅氧和栅极导电层之间的匹配度。本发明的mos器件结构中，栅介质层还采用中间薄两端厚的设计，其中，栅介质层两端较厚的部分有利于减弱源漏边缘区域的源漏电压影响，提高耐压能力，而中间较薄的部分可以保证导电通道在低电压下依旧能正常形成开启，使开启电压与普通结构相比无明显差别，从而降低厚度对开启电压的影响，即本发明可以在不影响开启电压的情况下提高器件的耐压性能。
附图说明
37.图1显示为一种mos器件的剖面结构示意图。
38.图2显示为本发明的mos器件的制作方法的工艺流程图。
39.图3显示为本发明的mos器件的制作方法提供的衬底的剖面结构示意图。
40.图4显示为本发明的mos器件的制作方法形成三明治结构于所述衬底上的示意图。
41.图5显示为本发明的mos器件的制作方法形成第一光刻胶层于所述第二sio2层上并图形化的示意图。
42.图6显示为本发明的mos器件的制作方法以所述第一光刻胶层为掩膜，刻蚀所述第二sio2层及所述高k介质层以得到所述凹槽的示意图。
43.图7显示为本发明的mos器件的制作方法形成导电材料层于所述第二sio2层上及所述凹槽中的示意图。
44.图8显示为本发明的mos器件的制作方法形成第二光刻胶层于所述导电材料层上并图形化的示意图。
45.图9显示为本发明的mos器件的制作方法刻蚀所述导电材料层直至显露所述第二sio2层的示意图。
46.图10显示为本发明的mos器件的制作方法形成侧墙结构于所述栅极导电层的侧壁的示意图。
47.图11显示为本发明的mos器件的制作方法去除所述三明治结构未被所述侧墙结构及所述栅极导电层遮挡的区域的示意图。
48.元件标号
49.101
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衬底
50.102
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源极
51.103
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漏极
52.104
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栅氧化层
53.105
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多晶硅栅极
54.106
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侧墙
55.s1～s5
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步骤
56.201
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衬底
57.202
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源区
58.203
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漏区
59.204
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第一sio2层
60.205
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高k介质层
61.206
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第二sio2层
62.207
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凹槽
63.208
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第一光刻胶层
64.209
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光刻胶层开口
65.210
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栅极导电层
66.210
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导电材料层
67.211
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第二光刻胶层
68.212
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氧化层
69.213
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氮化硅层
具体实施方式
70.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离
本发明的精神下进行各种修饰或改变。
71.请参阅图1至图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
72.实施例一
73.本实施中提供一种mos器件的制作方法，请参阅图2，显示为该方法的工艺流程图，包括以下步骤：
74.s1：提供一衬底，所述衬底中设有在水平方向上间隔设置的源区与漏区；
75.s2：形成三明治结构于所述衬底上，所述三明治结构包括自下而上依次堆叠的第一sio2层、高k介质层及第二sio2层；
76.s3：形成凹槽于所述三明治结构中，所述凹槽自所述第二sio2层的上表面开口并往下延伸，但未贯穿所述三明治结构，所述凹槽在水平方向上位于所述源区与所述漏区之间，且在所述源区指向所述漏区的方向上，所述凹槽两端的深度小于所述凹槽中间的深度；
77.s4：形成栅极导电层，所述栅极导电层填充于所述凹槽中，且所述栅极导电层的顶面高于所述第二sio2层的顶面；
78.s5：形成侧墙结构于所述栅极导电层的侧壁。
79.首先请参阅图3，执行所述步骤s1：提供一衬底201，所述衬底201中设有在水平方向上间隔设置的源区202与漏区203。
80.作为示例，所述衬底201的材质包括但不限于硅、锗、锗硅、绝缘体上硅、iii-v族化合物等半导体材料。所述源区202与所述漏区203可通过对所述衬底201的预设区域进行离子注入得到。所述源区202与所述漏区203的导电类型相同，例如所述衬底201采用p型硅衬底，所述源区202与所述漏区203均为n型。
81.再请参阅图4，执行所述步骤s2：形成三明治结构于所述衬底201上，所述三明治结构包括自下而上依次堆叠的第一sio2层204、高k介质层205及第二sio2层206。
82.作为示例，可通过热氧化法在所述衬底201表面生长一层超薄的sio2层作为所述第一sio2层204。本实施例中，所述第一sio2层204的厚度范围是10-50埃。
83.作为示例，可通过化学气相沉积、物理气相沉积或其它合适的方法形成所述高k介质层205及所述第二sio2层206。所述高k介质层205的介电常数大于3.9，其材质包括但不限于掺氮氧化硅、氮化硅、氧化铪、氧化铝及氧化锆中的至少一种。本实施例中，所述高k介质层205的厚度范围是50-200埃。
84.再请参阅图5及图6，执行所述步骤s3：形成凹槽207于所述三明治结构中，所述凹槽207自所述第二sio2层206的上表面开口并往下延伸，但未贯穿所述三明治结构，所述凹槽207在水平方向上位于所述源区202与所述漏区203之间，且在所述源区202指向所述漏区203的方向上，所述凹槽207两端的深度小于所述凹槽207中间的深度。
85.作为示例，所述形成凹槽207包括：
86.步骤s3-1：如图5所示，采用旋涂或其它合适的方法形成第一光刻胶层208于所述第二sio2层206上；
87.步骤s3-2：继续如图5所示，采用光刻、显影等光刻工艺形成光刻胶层开口209于所
述第一光刻胶层208中，所述光刻胶层开口209在水平方向上位于所述源区202与所述漏区203之间，且所述光刻胶层开口209的底部显露所述第二sio2层206；
88.步骤s3-3：如图6所示，以所述第一光刻胶层208为掩膜，刻蚀所述第二sio2层206及所述高k介质层205以得到所述凹槽207。
89.作为示例，在一种实现方式中，可采用湿法刻蚀形成所述凹槽207，其中，湿法刻蚀为各项同性刻蚀，得到的所述凹槽的底部呈下凹的弧面，呈现两端深度浅，中间深度深的形态。
90.作为示例，在另一实现方式中，也可以采用湿法刻蚀结合干法刻蚀以得到所述凹槽207。
91.作为示例，所述凹槽207的底面不低于所述第二sio2层的顶面，从而确保所述第一sio2层204的完整性。
92.作为示例，所述凹槽207的底面延伸至所述高k介质层205中。
93.再请参阅图7至图9，执行所述步骤s4：去除所述第一光刻胶层208，并形成栅极导电层210，所述栅极导电层210填充于所述凹槽中，且所述栅极导电层210的顶面高于所述第二sio2层206的顶面。
94.作为示例，所述栅极导电层210的宽度既可以小于或等于所述凹槽207的宽度，也可以大于所述凹槽207的宽度。本实施例中，所述栅极导电层210的宽度优选为大于所述凹槽207的宽度，在所述源区202指向所述漏区203的方向上，所述栅极导电层210的两端的底部与所述第二sio2层206的上表面接触，有利于减少所述栅极导电层210两端与栅介质层接触区域的曲线。
95.作为示例，所述形成栅极导电层210包括：
96.步骤s4-1：如图7所示，采用化学气相沉积、物理气相沉积或其它合适的方法形成导电材料层210’于所述第二sio2层206上及所述凹槽207中，所述导电材料层210’的材质包括但不限于多晶硅；
97.步骤s4-2：如图8所示，采用旋涂法或其它合适的方法形成第二光刻胶层211于所述导电材料层210’上；
98.步骤s4-3：继续如图8所示，采用曝光、显影等光刻工艺图形化所述第二光刻胶层211以显露所述导电材料层210’面向所述源区202及所述漏区203的部分，所述导电材料层210’面向所述凹槽207的部分仍被光刻胶层遮挡；
99.步骤s4-4：如图9所示，以所述第二光刻胶层211为掩膜，刻蚀所述导电材料层210’直至显露所述第二sio2层206，所述导电材料层210’被所述第二光刻胶层211遮挡的区域未被刻蚀以作为所述栅极导电层210。
100.再请参阅图10及图11，执行所述步骤s5：形成侧墙结构于所述栅极导电层210的侧壁。
101.作为示例，如图10所示，可先氧化所述栅极导电层210的暴露表面以得到氧化层212，并于所述氧化层212表面沉积氮化硅层213以得到所述侧墙结构，然后如图11所示，采用湿法刻蚀和/或干法刻蚀去除所述三明治结构未被所述侧墙结构及所述栅极导电层210遮挡的区域，其中，所述三明治结构被所述侧墙结构及所述栅极导电层210遮挡的区域保留下来作为栅介质层。
102.至此，制作得到一种mos器件，本实施例的mos器件的制作方法先制作相对较厚的多材料叠层三明治结构，再通过刻蚀所述三明治结构以得到中间薄两边厚的栅介质层结构，可以在不影响开启电压的情况下提高器件的耐压性能，其中，通过添加高k介质层，对防击穿、耐压等方面进行改善，通过两边相对较厚的栅介质层对耐压性能进行改善，通过中间较薄的栅介质层降低厚度对开启电压的影响。
103.实施例二
104.本实施例中提供一种mos器件，该mos器件可采用实施例一中的方法或其它合适的方法制作得到。
105.请参阅图11，所述mos器件包括衬底201、三明治结构、凹槽207、栅极导电层210及侧墙结构，其中，所述衬底201中设有在水平方向上间隔设置的源区202与漏区203；所述三明治结构位于所述衬底201上并包括自下而上依次堆叠的第一sio2层204、高k介质层205及第二sio2层206；所述凹槽207位于所述三明治结构中，所述凹槽207自所述第二sio2层206的上表面开口并往下延伸，但未贯穿所述三明治结构，所述凹槽207在水平方向上位于所述源区202与所述漏区203之间，且在所述源区202指向所述漏区203的方向上，所述凹槽207两端的深度小于所述凹槽中间的深度；所述栅极导电层210填充于所述凹槽207中，且的顶面高于所述第二sio2层的顶面；所述侧墙结构位于所述栅极导电层210的侧壁。
106.作为示例，所述侧墙结构包括由内而外依次设置的氧化层212与氮化硅层213。
107.作为示例，所述凹槽207的底部呈下凹的弧面。
108.作为示例，所述凹槽207的底面不低于所述第二sio2层206的顶面。
109.作为示例，所述栅极导电层210的宽度既可以小于或等于所述凹槽207的宽度，也可以大于所述凹槽207的宽度。本实施例中，所述栅极导电层210的宽度优选为大于所述凹槽207的宽度，在所述源区202指向所述漏区203的方向上，所述栅极导电层210的两端的底部与所述第二sio2层206的上表面接触，有利于减少所述栅极导电层210两端与栅介质层接触区域的缺陷。
110.综上所述，本发明的mos器件结构中，栅介质层采用sio2/高k介质层/sio2三明治结构，其中，中间层的高k介质层有利于降低击穿概率，增强器件耐压能力，上下两层sio2层的存在可以降低界面应变，维持栅氧和衬底、栅氧和栅极导电层之间的匹配度。本发明的mos器件结构中，栅介质层还采用中间薄两端厚的设计，其中，栅介质层两端较厚的部分有利于减弱源漏边缘区域的源漏电压影响，提高耐压能力，而中间较薄的部分可以保证导电通道在低电压下依旧能正常形成开启，使开启电压与普通结构相比无明显差别，从而降低厚度对开启电压的影响，即本发明可以在不影响开启电压的情况下提高器件的耐压性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
111.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。