阵列基板的制备方法和阵列基板与流程

1.本技术涉及显示领域，尤其涉及一种阵列基板的制备方法和阵列基板。


背景技术：

2.目前迷你/微发光二极管(mini/micro light emitting diode，mled)显示技术进入加速发展阶段，mled可以应用于中小型显示器。相较有机发光二极管(organic light emitting diode，oled)显示器，mled显示器在成本、对比度、高亮度和轻薄外形上表现出更佳性能。在mled显示技术中，阵列基板技术作为关键技术控制着mled的显示。但是目前用于控制mled显示器的阵列基板的制备方法复杂。


技术实现要素：

3.本技术提供一种阵列基板的制备方法和阵列基板，以提高阵列基板的生产效率。
4.本技术提供一种阵列基板的制备方法，包括：
5.提供一基板；
6.在所述基板上依次形成第一金属层、缓冲层和半导体层，对所述第一金属层、所述缓冲层和所述半导体层图案化处理，所述第一金属层形成了第一极板、第一遮光部和第一金属部，所述缓冲层形成了第一缓冲部、第二缓冲部和第三缓冲部，所述半导体层形成了第二极板和有源部，所述第一极板、所述第一缓冲部和所述第二极板对应设置，所述第一遮光部、所述第二缓冲部和所述有源部对应设置，所述第三缓冲部位于所述第一金属部远离所述基板的一侧；
7.在所述半导体层远离所述基板的一侧形成第二金属层，对所述第二金属层图案化处理以形成第三极板、漏极、栅极、源极和连接部，所述连接部与所述第一金属部连接。
8.在一些实施例中，所述在所述基板上依次形成第一金属层、缓冲层和半导体层，对所述第一金属层、所述缓冲层和所述半导体层图案化处理之后还包括：
9.形成覆盖所述第一金属层、所述缓冲层和所述半导体层的栅极绝缘层，对所述栅极绝缘层图案化以形成第一开孔、第二开孔、第三开孔和第四开孔，所述第一开孔和所述第二开孔暴露出所述有源部，所述第三开孔暴露出第一遮光部，所述第四开孔暴露出第一金属部。
10.在一些实施例中，所述在所述半导体层远离所述基板的一侧形成第二金属层，对所述第二金属层图案化处理以形成第三极板、漏极、栅极、源极和连接部之后还包括：
11.形成覆盖所述第二金属层的第一钝化层，对所述第一钝化层图案化以形成第一开口和第二开口，所述第一开口暴露出所述源极，所述第二开口暴露出所述连接部。
12.在一些实施例中，所述形成覆盖所述第二金属层的第一钝化层，对所述第一钝化层图案化以形成第一开口和第二开口之后还包括：
13.在所述第二开口内形成保护层。
14.在一些实施例中，所述在所述第二开口内形成保护层之后还包括：
15.在所述第一钝化层远离所述第二金属层的一侧依次形成第二钝化层和第二遮光部。
16.在一些实施例中，所述在所述第一钝化层远离所述第二金属层的一侧依次形成第二钝化层和第二遮光部之后还包括：
17.在所述第一开口内设置发光二极管。
18.在一些实施例中，所述在所述基板上依次形成第一金属层、缓冲层和半导体层，对所述第一金属层、所述缓冲层和所述半导体层图案化处理包括：
19.在所述基板上依次形成第一金属层、缓冲层、半导体层和光阻层；
20.提供一半色调光罩或灰阶光罩对所述光阻层曝光处理；
21.对所述第一金属层、缓冲层和半导体层图案化处理。
22.本技术提供一种阵列基板，采用如前所述的阵列基板的制备方法制备所述阵列基板，所述阵列基板包括：
23.基板；
24.依次层叠设置在所述基板上的第一金属层、缓冲层和半导体层，所述第一金属层包括第一极板、第一遮光部和第一金属部，所述缓冲层包括第一缓冲部、第二缓冲部和第三缓冲部，所述半导体层包括第二极板和有源部，所述第一极板、所述第一缓冲部和所述第二极板对应设置，所述第一遮光部、所述第二缓冲部和所述有源部对应设置，所述第三缓冲部位于所述第一金属部远离所述基板的一侧；
25.第二金属层，所述第二金属层设置在所述半导体层远离所述基板的一侧，所述第二金属层包括第三极板、漏极、栅极、源极和连接部，所述连接部与所述第一金属部连接。
26.在一些实施例中，所述第二金属层为氧化铟锌/钼/铜的三层金属结构或氧化钼/铜的双层金属结构。
27.在一些实施例中，所述氧化铟锌层的厚度为15纳米至30纳米，所述氧化钼层的厚度为20纳米至30纳米。
28.本技术提供一种阵列基板的制备方法和阵列基板。本技术提供的阵列基板的制备方法通过在同一制程中对第一金属层、缓冲层和半导体层图案化处理，节省了一道光刻工艺，通过对第二金属层图案化，实现在同一制程中制备第三极板、漏极、栅极、源极和连接部，也节省了一道光刻工艺。因此本技术提供的阵列基板的制备方法在制程上可以减少两道光刻工艺，制备方法简单，有利于提高阵列基板的生产效率。
附图说明
29.为了更清楚地说明本技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
30.图1为本技术提供的阵列基板的制备方法的第一种实施例的流程图。
31.图2为本技术提供的阵列基板的制备方法的第二种实施例的流程图。
32.图3a
‑
3i为本技术提供的阵列基板的制备方法的第二种实施例的示意图。
33.图4为本技术提供的阵列基板的第一种实施例的结构示意图。
34.图5为本技术提供的阵列基板的第二种实施例的结构示意图。
35.图6为本技术实施例提供的显示面板的结构示意图。
具体实施方式
36.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
37.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。需要说明的是，在本发明实施例中，应理解，诸如“包括”或“具有”等的术语旨在指示本说明书中所公开的特征、数字、步骤、行为、部件、部分或其组合的存在，并且不欲排除一个或多个其他特征、数字、步骤、行为、部件、部分或其组合存在或被添加的可能性。在本发明的各种实施例中，应理解，下述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。
38.本技术实施例提供一种阵列基板的制备方法，下面将结合具体实施例对本技术进行详细说明。
39.请参阅图1，图1为本技术提供的阵列基板的制备方法的第一种实施例的流程图。
40.步骤b10：提供一基板。
41.基板可以是玻璃基板或柔性基板。本技术在此对基板不作限定。
42.步骤b20：在基板上依次形成第一金属层、缓冲层和半导体层，对第一金属层、缓冲层和半导体层图案化处理，第一金属层形成了第一极板、第一遮光部和第一金属部，缓冲层形成了第一缓冲部、第二缓冲部和第三缓冲部，半导体层形成了第二极板和有源部，第一极板、第一缓冲部和第二极板对应设置，第一遮光部、第二缓冲部和有源部对应设置，第三缓冲部位于第一金属部远离基板的一侧。
43.第一金属层可以由钼(mo)或钼(mo)/铜(cu)的叠层金属形成。第一金属层可以通过物理气相沉积的方式形成。缓冲层可以由氧化硅(sio
x
)或氧化硅(sio
x
)/氮化硅(sin
x
)的叠层形成。缓冲层可以通过化学气相沉积的方式形成。半导体层13可以由氧化镓铟锌(igzo)、氧化镓锌铟锡(igzto)或氧化镓铟锡(igto)中的一种或多种形成。
44.步骤b30：在半导体层远离基板的一侧形成第二金属层，对第二金属层图案化处理以形成第三极板、漏极、栅极、源极和连接部，连接部与第一金属部连接。
45.在一些实施例中，第二金属层可以由氧化铟锌(izo)/钼(mo)/铜(cu)的三层金属或氧化钼(moo
x
)/铜(cu)的双层金属形成。形成第二金属层的方法与第一金属层的相同，在此不再赘述。
46.本技术提供的阵列基板的制备方法通过在同一制程中对第一金属层、缓冲层和半导体层图案化处理，节省了一道光刻工艺。通过对第二金属层图案化，实现在同一制程中制备第三极板、漏极、栅极、源极和连接部，也节省了一道光刻工艺。因此本技术提供的阵列基板的制备方法在制程上可以减少两道光刻工艺，制备方法简单，有利于提高阵列基板的生产效率。
47.请参阅图2和图3a
‑
3i，图2为本技术提供的阵列基板的制备方法的第二种实施例
的流程图。图3a
‑
3i为本技术提供的阵列基板的制备方法的第二种实施例的示意图。
48.本技术还提供了阵列基板的制备方法的第二种实施例的流程图。
49.步骤b10：提供一基板。
50.如图3a所示，基板10可以是玻璃基板或柔性基板。本技术在此对基板10不作限定。
51.步骤b20：在基板上依次形成第一金属层、缓冲层和半导体层，对第一金属层、缓冲层和半导体层图案化处理，第一金属层形成了第一极板、第一遮光部和第一金属部，缓冲层形成了第一缓冲部、第二缓冲部和第三缓冲部，半导体层形成了第二极板和有源部，第一极板、第一缓冲部和第二极板对应设置，第一遮光部、第二缓冲部和有源部对应设置，第三缓冲部位于第一金属部远离基板的一侧。
52.形成第一金属层、缓冲层和半导体层的材料和方法与本技术提供的阵列基板的制备方法的第一种实施例中的相同，在此不再赘述。
53.在一些实施例中，所述在所述基板上依次形成第一金属层、缓冲层和半导体层，对所述第一金属层、所述缓冲层和所述半导体层图案化处理包括：
54.步骤b21：在基板上依次形成第一金属层、缓冲层、半导体层和光阻层。
55.如图3b所示，在基板10上依次形成第一金属层11、缓冲层12、半导体层13和光阻层21。
56.形成第一金属层11、缓冲层12和半导体层13的材料和方法与本技术提供的阵列基板的制备方法的第一种实施例中的相同，在此不再赘述。
57.在一些实施例中，在形成缓冲层之后还可以包括：
58.对缓冲层进行热退火(thermal annealing，ta)处理。
59.通过热退火处理可以减小缓冲层12的应力，从而减少应变的发生，减少发生膜层剥离，从而提高阵列基板100的稳定性。
60.步骤b22：提供一半色调光罩或灰阶光罩对光阻层曝光处理。
61.半色调光罩(half tone mask，htm)或灰阶光罩(gray tone mask，gtm)包括：半透光区域、不透光区域和完全透光区域。利用半透光区域减薄对应位置的光阻层的厚度。利用完全透光区域完全去除对应位置的光阻层，而不透光区域对应位置的光阻层将被全部保留下来。可以理解的是，根据光阻的正负性质的不同，不透光区域和完全透光区域对应的位置可以互换。如图3b所示，采用htm或gtm对光阻层21曝光处理，完全去除待形成薄膜晶体管、电容和数据线以外区域的光阻层21，同时形成具有两种厚度的光阻层21。
62.步骤b23：对第一金属层、缓冲层和半导体层图案化处理。
63.如图3c所示，利用光阻层21做遮挡，对第一金属层11、缓冲层12和半导体层13刻蚀处理。其中，没有光阻层21覆盖的膜层被蚀刻而除去。具体的，采用湿法蚀刻的方式对第一金属层11进行蚀刻。第一金属层11形成了第一极板111、第一遮光部112和第一金属部113。采用干法蚀刻的方式对缓冲层12进行蚀刻。缓冲层12形成了第一缓冲部121、第二缓冲部122和第三缓冲部123。采用湿法蚀刻的方式对半导体层13进行湿法蚀刻。半导体层13形成了第二极板131和有源部132第一极板111、第一缓冲部121和第二极板131对应设置。第一遮光部112、第二缓冲部122和有源部132对应设置。第三缓冲部123位于第一金属部113远离基板10的一侧。
64.在一些实施例中，对第一金属层、缓冲层和半导体层图案化处理之后还可以包括：
65.步骤b24：对光阻层进行灰化处理。
66.如图3c所示，具体的，采用干法灰化的方式对光阻层21进行灰化处理。其中，厚度较薄的光阻层21被灰化而除去。厚度较厚的光阻层21被减薄。干法灰化可以是利用局部加热、激光照射或氧电浆灰化工艺(oxygen plasma ashing)的方式。
67.在一些实施例中，对光阻层进行灰化处理之后还可以包括：
68.步骤b25：对半导体层进行第二次图案化处理。
69.如图3d所示，利用灰化处理后剩余的光阻层21做遮挡，对半导体层13图案化处理。具体的，采用湿法蚀刻的方式对半导体层13进行蚀刻。
70.在一些实施例中，对半导体层进行第二次图案化处理之后还包括：
71.步骤b26：剥离光阻层。
72.如图3d所示，剥离光阻层21。
73.步骤b40：形成覆盖第一金属层、缓冲层和半导体层的栅极绝缘层，对栅极绝缘层图案化以形成第一开孔、第二开孔、第三开孔和第四开孔，第一开孔和第二开孔暴露出有源部，第三开孔暴露出第一遮光部，第四开孔暴露出第一金属部。
74.如图3e所示，形成覆盖第一金属层11、缓冲层12和半导体层13的栅极绝缘层15。对栅极绝缘层15图案化以形成第一开孔151、第二开孔152、第三开孔153和第四开孔154。第一开孔151和第二开孔152暴露出半导体层13。第三开孔153暴露出第一遮光部112。第四开孔154暴露出第一金属部113。栅极绝缘层15可以通过化学气相沉积的方式形成。栅极绝缘层15可以由sio
x
或sio
x
/sin
x
的叠层形成。
75.在一些实施例中，对第一开孔151和第二开孔152等离子体处理，以形成薄膜晶体管的沟道区和非沟道区。
76.通过对第一开孔151和第二开孔152等离子体处理，以实现对应第一开孔151和第二开孔152等离子体处理的有源部132导体化。有源部132被导体化的区域可以作为薄膜晶体管的沟道区。有源部132没有被导体化的区域可以作为薄膜晶体管的非沟道区。
77.步骤b30：在半导体层远离基板的一侧形成第二金属层，对第二金属层图案化处理以形成第三极板、漏极、栅极、源极和连接部，连接部与第一金属部连接。
78.如图3f所示，具体的，在栅极绝缘层15远离基板10的一侧形成第二金属层14。对第二金属层14图案化处理形成第三极板141、漏极142、栅极143、源极144和连接部145。连接部145与第一金属部113连接。其中源极144位于第二开孔152和第三开孔153内。源极144与有源部132和第一遮光部112连接。具体的，源极144与有源部132的沟道区连接。漏极142位于第一开孔151内。漏极142与有源部132连接。具体的，漏极142与有源部132的沟道区连接。连接部145位于第四开孔154内。连接部145与第一金属部113连接。第二金属层14可以通过物理气相沉积的方式形成。
79.其中，第一极板111、第一缓冲部121和第二极板131构成了第一电容。第二极板131、栅极绝缘层15和第三极板141构成了第二电容。第一电容和第二电容并联连接。本技术通过将第一电容和第二电容共用第二极板131，可以实现在较小空间内获得更大的电荷存储量，改善了阵列基板100的性能。
80.形成第二金属层14的材料和方式和本技术提供的阵列基板的制备方法的第一种实施例的相同，在此不再赘述。
81.步骤b50：形成覆盖第二金属层的第一钝化层，对第一钝化层图案化以形成第一开口和第二开口，第一开口暴露出所述源极，第二开口暴露出连接部。
82.如图3g所示，形成覆盖第二金属层14的第一钝化层16。对第一钝化层16图案化形成第一开口161和第二开口162。第一开口161暴露出源极144。第二开口162暴露出连接部145。第一钝化层16可以通过化学气相沉积的方式形成。第一钝化层16可以由sio
x
或sio
x
/sin
x
的叠层形成。
83.步骤b60：在第二开口内形成保护层。
84.如图3h所示，在第二开口162内形成保护层17。保护层17可以通过物理气相沉积的方式形成。保护层17可以由ito或izo等金属氧化物形成。保护层17的厚度为50纳米至100纳米。具体的，保护层17的厚度可以为50纳米、60纳米、70纳米、80纳米、90纳米或100纳米。
85.本技术通过在连接部145上设置保护层17，可以防止连接部145被外界水汽侵蚀，还可以防止在后续制程中，高温引起连接部145发生热氧化，造成连接不良。此外，由于ito和izo的成膜性好，通过在连接部145上设置保护层17，还可以提高连接部145的平整度，从而提高连接的可靠性。
86.步骤b70：在第一钝化层远离第二金属层的一侧依次形成第二钝化层和第二遮光部。
87.如图3i所示，在第一钝化层16远离第二金属层14的一侧依次形成第二钝化层18和第二遮光部19。第二钝化层18可以通过化学气相沉积的方式形成。第二钝化层18可以由sio
x
或sio
x
/sin
x
的叠层形成。第二遮光部19可以通过化学气相沉积的方式形成。第二遮光部19可以由高遮光的光阻材料形成。
88.本技术通过在第二遮光部19与第一钝化层16之间设置第二钝化层18，可以防止在形成第二遮光部19时，高温对第二金属层14产生影响。此外，本技术通过设置第二遮光部19，可以阻挡外界光线对薄膜晶体管的影响，从而提高阵列基板100的稳定性。
89.步骤b80：在第一开口内设置发光二极管。
90.如图4所示，在第一开口161内设置发光二极管20。发光二极管20可以是mini led或micro led中的一种。
91.在一些实施例中，在第一开口161内设置发光二极管20之前还可以包括：锡膏印刷和异方性导电胶(acf胶)贴合。
92.本技术提供的阵列基板的制备方法通过在同一制程中对第一金属层、缓冲层和半导体层图案化处理，节省了一道光刻工艺，通过对第二金属层图案化，实现在同一制程中制备第三极板、漏极、栅极、源极和连接部，也节省了一道光刻工艺。因此本技术提供的阵列基板的制备方法在制程上可以减少两道光刻工艺，制备方法简单，有利于提高阵列基板的生产效率。
93.请参阅图4，图4为本技术提供的阵列基板的第一种实施例的结构示意图。
94.本技术提供一种阵列基板100。阵列基板100包括基板10、第一金属层11、缓冲层12、半导体层13和第二金属层14。第一金属层11、缓冲层12、半导体层13依次层叠设置在基板10上。第二金属层14设置在半导体层13远离基板10的一侧。第一金属层11包括第一极板111、第一遮光部112和第一金属部113。缓冲层12包括第一缓冲部121、第二缓冲部122和第三缓冲部123。半导体层13包括第二极板131和有源部132。第一极板111、第一缓冲部121第
二极板131对应设置。第一遮光部112、第二缓冲部122和有源部132对应设置。第三缓冲部123位于第一金属部113远离基板10的一侧。第二金属层14包括第三极板141、漏极142、栅极143、源极144和连接部145。连接部145与第一金属部113连接。
95.本技术提供的阵列基板包括基板10、第一金属层11、缓冲层12、半导体层13和第二金属层14。本技术通过在同一制程中对第一金属层11、缓冲层12和半导体层13图案化处理，节省了一道光刻工艺，通过对第二金属层14图案化，实现在同一制程中制备第三极板141、漏极142、栅极143、源极144和连接部145，也节省了一道光刻工艺。因此本技术提供的阵列基板100在制程上可以减少两道光刻工艺，制备方法简单，有利于提高阵列基板100的生产效率。
96.第二金属层14为izo/mo/cu的三层金属结构。其中，izo层14a作为低反射功能层。cu作为电极层。通过将mo设置在izo层14a与cu之间，可以提高izo层14a与cu的贴合性。izo层14a的厚度为15纳米至30纳米，具体的，izo层14a的厚度可以为15纳米、20纳米、25纳米或30纳米。
97.在一些实施例中，阵列基板100还包括栅极绝缘层15。栅极绝缘层15覆盖第一金属层11、缓冲层12和半导体层13。
98.栅极绝缘层15可以由sio
x
或sio
x
/sin
x
的叠层形成。
99.在一些实施例中，阵列基板100还包括第一钝化层16。第一钝化层16覆盖第二金属层14。第一钝化层16包括第一开口161和第二开口162。第一开口161暴露出源极144。第二开口162暴露出连接部145。
100.在一些实施例中，第二开口162内设置有保护层17。保护层17覆盖连接部145。
101.保护层17可以由ito或izo等金属氧化物形成。保护层17可以通过物理气相沉积的方式形成。保护层17的厚度为50纳米至100纳米。具体的，保护层17的厚度可以为50纳米、60纳米、70纳米、80纳米、90纳米或100纳米。
102.本技术通过在连接部145上设置保护层17，可以防止连接部145被外界水汽侵蚀，还可以防止在后续制程中，高温引起连接部145发生热氧化，造成连接不良。此外，由于ito和izo的成膜性好，通过在连接部145上设置保护层17，还可以提高连接部145的平整度，从而提高连接的可靠性。
103.在一些实施例中，第一开口161内设置有发光二极管20。发光二极管20与源极144连接。
104.发光二极管20可以是miniled或microled中的一种。
105.在一些实施例中，阵列基板100还包括第二钝化层18和第二遮光部19。第二钝化层18设置在第一钝化层16远离第二金属层14的一侧。第二遮光部19设置在第二钝化层18远离第一钝化层16的一侧。
106.第二钝化层18可以由sio
x
或sio
x
/sin
x
的叠层形成。第二钝化层18可以通过化学气相沉积的方式形成。第二遮光部19可以由高遮光的光阻材料形成。第二遮光部19可以作为薄膜晶体管沟道区的遮光层。
107.本技术通过在第二遮光部19与第一钝化层16之间设置第二钝化层18，可以防止在形成第二遮光部19时，高温对第二金属层14产生影响。此外，本技术通过设置第二遮光部19，可以阻挡外界光线对薄膜晶体管的影响，从而提高阵列基板100的稳定性。
108.请参阅图5，图5为本技术提供的阵列基板的第二种实施例的结构示意图。
109.第二种实施例提供的阵列基板与第一种实施例提供的阵列基板不同之处在于：
110.第二金属层14为moo
x
/cu的双层金属结构。
111.其中，moo
x
层14b作为低反射功能层。cu作为电极层。moo
x
层14b的厚度为20纳米至30纳米。具体的，moo
x
层14b的厚度可以为20纳米、25纳米或30纳米。
112.本技术通过将第二金属层14设置为izo/mo/cu的三层金属结构或moo
x
/cu的双层金属结构。其中，izo层14a和moo
x
层14b作为低反射功能层，可以减少散射光经过漏极142、栅极143和源极144再次反射进入有源部132而影响阵列基板100的稳定性。
113.本技术通过将izo层14a的厚度设置为15纳米至30纳米，moo
x
层14b的厚度设置为20纳米至30纳米，有利于去除对应区域的izo层14a和moo
x
层14b以实现第二金属层14的图案化。
114.第二种实施例提供的阵列基板与第一种实施例提供的阵列基板的其他结构都相同，在此不再赘述。
115.请参阅图6，图6为本技术实施例提供的显示面板的示意图。
116.显示面板1000包括如前任一实施例所述的阵列基板100。
117.本技术提供的显示面板1000包括阵列基板100。阵列基板包括基板、第一金属层、缓冲层、半导体层和第二金属层。通过在同一制程中对第一金属层、缓冲层和半导体层图案化处理，节省了一道光刻工艺。通过对第二金属层图案化，实现在同一制程中制备第三极板、漏极、栅极、源极和连接部，也节省了一道光刻工艺。本技术提供的显示面板1000和阵列基板100在制程上可以减少两道光刻工艺，制备方法简单，有利于提高阵列基板100和显示面板1000的生产效率。
118.综上所述，虽然本技术实施例的详细介绍如上，但上述实施例并非用以限制本技术，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术实施例的技术方案的范围。