一种页缓冲器、存储器、三维存储器和存储器系统的制作方法

1.本技术涉及半导体技术领域，尤其涉及一种页缓冲器、存储器、三维存储器和存储器系统。


背景技术：

2.在3d nand技术中，随着堆叠层数的不断提高，相同容量的晶片上阵列晶圆的尺寸不断减小，因此与阵列(array)晶圆相匹配的外围电路(cmos)晶圆的尺寸也需要随之减小。在整个外围电路晶圆中，页缓冲器(page buffer)占据了晶圆的大量区域，因此，页缓冲器尺寸的缩减会对整个晶圆尺寸的缩减带来很大的帮助。如何优化页缓冲器的结构，缩减页缓冲器的尺寸成为本领域亟待解决的问题。


技术实现要素：

3.有鉴于此，本技术为解决现有技术中存在的至少一个技术问题而提供一种页缓冲器、存储器、三维存储器和存储器系统。
4.为达到上述目的，本技术的技术方案是这样实现的：
5.本技术实施例第一方面提供一种页缓冲器，所述页缓冲器包括：
6.沿第一方向交替排布的第一晶体管区域和第二晶体管区域；每个所述第一晶体管区域包括沿第二方向排布的至少两个第一子区域，每个所述第二晶体管区域包括沿第二方向排布的至少两个第二子区域；
7.至少两个沿所述第一方向延伸的阱接触结构，所述阱接触结构分别位于相邻的所述第一子区域之间和相邻的所述第二子区域之间；
8.至少两个沿所述第二方向延伸的电连接层，所述电连接层用于对每个第一晶体管区域内的所有阱接触结构进行连接；所述电连接层还用于对每个第二晶体管区域内的所有阱接触结构进行连接；
9.所述第一方向不同于所述第二方向。
10.可选地，所述第一方向垂直于所述第二方向。
11.可选地，所述电连接层在所述第一方向上的宽度小于所述阱接触结构在所述第二方向上的宽度。
12.可选地，所述页缓冲器还包括：阵列共源极区域，所述阵列共源极区域位于相邻所述第一子区域之间和相邻的所述第二子区域之间，所述阱接触结构设于所述阵列共源极区域内。
13.可选地，每个所述第一晶体管区域内的所述阱接触结构沿第二方向排布；每个所述第二晶体管区域内的所述阱接触结构沿第二方向排布。
14.可选地，所述电连接层设置在所述第一晶体管区域和所述第二晶体管区域上方，且所述至少两个电连接层沿第一方向排布。
15.可选地，每个第一晶体管区域上方的所述电连接层通过多个触点连接到该第一晶
体管区域内的阱接触结构；每个第二晶体管区域上方的所述电连接层通过多个触点连接到该第二晶体管区域内的阱接触结构。
16.可选地，相邻的所述第一晶体管区域和所述第二晶体管区域之间的距离小于0.8um。
17.可选地，位于所述第一晶体管区域内的所述阱接触结构在所述第一方向上的长度小于所述第一晶体管区域在所述第一方向上的宽度；位于所述第二晶体管区域内的所述阱接触结构在所述第一方向上的长度小于所述第二晶体管区域在所述第一方向上的宽度。
18.可选地，所述第一晶体管区域为n型晶体管区域；所述第二晶体管区域为p型晶体管区域。
19.本技术实施例第二方面提供一种存储器，其特征在于，包括如第一方面所述的页缓冲器。
20.本技术实施例第三方面提供一种三维存储器，包括如第一方面所述的页缓冲器。
21.本技术实施例第四方面提供一种存储器系统，包括如第二方面所述的存储器或第三方面所述的三维存储器；以及存储控制器，其与所述存储器或三维存储器耦接。
22.本技术公开了一种页缓冲器、存储器、三维存储器和存储器系统，其中，页缓冲器包括沿第一方向交替排布的第一晶体管区域和第二晶体管区域；每个第一晶体管区域包括沿第二方向排布的至少两个第一子区域，每个第二晶体管区域包括沿第二方向排布的至少两个第二子区域；至少两个沿第一方向延伸的阱接触结构，阱接触结构分别位于相邻的第一子区域之间和相邻的第二子区域之间；至少两个沿第二方向延伸的电连接层，电连接层用于对每个第一晶体管区域内的所有阱接触结构进行连接；电连接层还用于对每个第二晶体管区域内的所有阱接触结构进行连接；第一方向垂直于所述第二方向。本技术实施例通过利用相邻的第一子区域之间的间隙和相邻的第二子区域之间的间隙，设置阱接触结构，并通过电连接层连接各个第一晶体管区域的阱接触结构以及连接各个第二晶体管区域的阱接触结构，以实现各个第一晶体管区域的阱接触结构的电连接和各个第二晶体管区域的阱接触结构的电连接。本技术通过改变阱接触结构的分布位置，从而减小了页缓冲器在第一方向的宽度，满足了芯片小型化的需求。
附图说明
23.图1为本技术实施例提供的一种传统的页缓冲器的结构示意图；
24.图2为本技术实施例提供的一种页缓冲器的结构示意图一；
25.图3为本技术实施例提供的一种页缓冲器的结构示意图二；
26.图4为本技术实施例提供的一种页缓冲器的局部结构示意图；
27.图5a为本技术实施例提供的一种存储器系统的结构示意图一；
28.图5b为本技术实施例提供的一种存储器系统的结构示意图二。
具体实施方式
29.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他
实施例，都属于本技术保护的范围。
30.在下文的描述中，给出了大量具体的细节以便提供对本技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本技术发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
31.此外，附图仅为本技术的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
32.在3d nand技术中，所有控制电路位于外围电路晶圆，存储单元位于阵列晶圆，外围电路晶圆与阵列晶圆完成键合之后，会从阵列晶圆侧进行电引出。随着阵列晶圆内的存储阵列的层数不断增加，而阵列晶圆尺寸不断减小。因此与之键合的外围电路晶圆的尺寸也需要相应的不断缩小，而页缓冲器在外围电路晶中占据了很大一部分空间，因此，页缓冲器尺寸的缩减会对整个芯片尺寸的缩减带来很大的帮助。
33.请参阅图1，图1为本技术实施例提供的一种传统的页缓冲器的结构示意图，其中，该页缓冲器由沿第一方向交替排布的第一晶体管区域101和第二晶体管区域102构成，并通过在相邻的第一晶体管区域101和第二晶体管区域102之间设置沿第二方向延伸的阱接触结构103，阱接触结构103用于将每个第一晶体管区域101内的所有晶体管单元的电阱引出以及将每个第二晶体管区域内的所有晶体管单元的电阱引出。
34.示例性的，第一晶体管区域101可以为p型晶体管区域，第二晶体管区域102可以为n型晶体管区域，当然，第一晶体管区域101也可以为n型晶体管区域，此时，第二晶体管区域102为p型晶体管区域，p型晶体管区域和n型晶体管区域沿第一方向交替排布，且在相邻的p型晶体管区域和n型晶体管区域之间设置阱接触结构103，用以引出p型晶体管区域和n型晶体管区域的阱，以实现p型晶体管区域和n型晶体管区域中各晶体管单元之间的电连接。上述结构为传统的页缓冲器结构，然而，这种连接方式不利于页缓冲器尺寸的改进，不能满足芯片小型化的需求。这里，第一方向即为y轴方向，第二方向即为x轴方向。
35.基于此，提出本技术以下各实施例。
36.请参阅图2，图2为本技术实施例提供的一种页缓冲器的结构示意图一，所述页缓冲器包括：
37.沿第一方向交替排布的第一晶体管区域201和第二晶体管区域202；每个第一晶体管区域201包括沿第二方向排布的至少两个第一子区域2011，每个第二晶体管区域202包括沿第二方向排布的至少两个第二子区域2021；
38.至少两个沿第一方向延伸的阱接触结构203，阱接触结构203分别位于相邻的第一子区域2011之间和相邻的第二子区域2021之间；
39.至少两个沿第二方向延伸的电连接层(图中未示出)，电连接层用于对每个第一晶体管区域201内的所有阱接触结构203进行连接；电连接层还用于对每个第二晶体管区域202内的所有阱接触结构203进行连接；第一方向不同于第二方向。
40.这里，第一方向即为y轴方向，第二方向即为x轴方向。
41.需要说明的是，图2仅示意出了一个第一晶体管区域和一个第二晶体管区域。
42.在本实施例中，第一方向垂直于第二方向，第一晶体管区域201可以为p型晶体管区域，第二晶体管区域202可以为n型晶体管区域，当然，第一晶体管区域201也可以为n型晶体管区域，此时，第二晶体管区域202为p型晶体管区域。这里，第一晶体管区域201和第二晶体管区域202为不同类型的晶体管区域，具体地，如第一晶体管区域201可以包括多个p型晶体管单元，而这些p型晶体管单元可以呈阵列排布，第二晶体管区域202可以包括多个n型晶体管单元，而这些n型晶体管单元可以呈阵列排布。
43.每个阱接触结构203用于将相邻的两个第一子区域2011中的电阱引出，或者将相邻的两个第二子区域2021中的电阱引出，从而实现第一子区域2011中各晶体管单元之间的电连接和第二子区域2021中各晶体管单元之间的电连接。每个第一晶体管区域201对应的电连接层用于将位于该第一晶体管区域201的所有阱接触结构203进行电连接，以实现该第一晶体管区域201的所有阱接触结构203之间的电连接。每个第二晶体管区域202对应的电连接层用于将位于该第二晶体管区域202的所有阱接触结构203进行电连接，以实现该第二晶体管区域202的所有阱接触结构203之间的电连接。
44.在本实施例中，所述电连接层设置在所述第一晶体管区域和所述第二晶体管区域上方，且所述至少两个电连接层沿第一方向排布。这里，电连接层可以为金属层(metal)。
45.这里，电连接层与第一晶体管区域201、第二晶体管区域202位于不同层。在第一方向上，第一晶体管区域201、第二晶体管区域202交替排布，至少两个电连接层沿第一方向等间隔排布，间隔大小可以等于第一晶体管区域201或第二晶体管区域202在第一方向上的宽度。每个第一晶体管区域201对应的电连接层用于将位于该第一晶体管区域201的所有阱接触结构203进行电连接；每个第二晶体管区域202对应的电连接层用于将位于该第二晶体管区域202的所有阱接触结构203进行电连接。从而实现了每个第一晶体管区域中所有阱接触结构之间的电连接，通过每个第一晶体管区域对应的电连接层即可实现对该第一晶体管区域的全部阱接触结构的电控制；同理，还实现了每个第二晶体管区域中所有阱接触结构之间的电连接，通过每个第二晶体管区域对应的电连接层即可实现对该第二晶体管区域的全部阱接触结构的电控制。
46.本实施例通过利用相邻的第一子区域之间的间隙和相邻的第二子区域之间的间隙，设置阱接触结构，并设置电连接层连接各个第一晶体管区域的阱接触结构以及连接各个第二晶体管区域的阱接触结构，以实现各个第一晶体管区域的阱接触结构的电连接和各个第二晶体管区域的阱接触结构的电连接，减小了页缓冲器在第一方向的宽度，满足了芯片小型化的需求。由于将电连接层设置在第一晶体管区域和第二晶体管区域上方，从而不再需要在第一晶体管区域和第二晶体管区域之间预留间隙，即不需要增加页缓冲器在第一方向的宽度。
47.在本实施例中，每个第一晶体管区域上方的所述电连接层通过多个触点连接到该第一晶体管区域内的阱接触结构；每个第二晶体管区域上方的所述电连接层通过多个触点连接到该第二晶体管区域内的阱接触结构。这里，电连接层可以为金属层(metal)，触点可以为金属插塞(via)。
48.在一些实施例中，请参阅图3，图3为本技术实施例提供的一种页缓冲器的结构示意图二。其中，页缓冲器还包括：阵列共源极(acs，array common source)区域204，阵列共
源极区域204位于相邻第一子区域2011之间和相邻的第二子区域2021之间，阱接触结构203设于阵列共源极区域204内。需要说明的是，阵列共源极区域204的宽度足以容纳阱接触结构203。在页缓冲器的第二方向上，存在两种排布方式，即第一子区域2011-阵列共源极区域204-第一子区域2011，或者为第二子区域2021-阵列共源极区域204-第二子区域2021，交替排布次数根据实际需求确定，对此不作限制。
49.在一个实施例中，第一子区域2011和第二子区域2021在第一方向上的宽度相等，约为40um，也即相邻两个阵列共源极区域204之间的间距约为40um。第一子区域2011和第二子区域2021内的晶体管单元到阵列共源极区域204的最大距离约为20um，这样既保证了第一子区域2011和第二子区域2021上各晶体管单元的电性稳定，又保证了页缓冲器整体结构的紧凑性。
50.在一个实施例中，如图4所示，图4为本技术实施例提供的一种页缓冲器的局部结构示意图，图4用于示意出阵列共源极区域204及其两侧的晶体管单元的结构。其中，每一个晶体管单元包括有源区206(active area，aa)和栅极205(gate)，图中，a1表征阱接触结构203在第二方向上的宽度，a2表征左侧晶体管单元的栅极205在第二方向上向阱接触结构203延伸的长度，a3表征相邻两晶体管单元的有源区间距，a4表征栅极205到阱接触结构203的距离；a5表征右侧晶体管单元的栅极205在第二方向上向阱接触结构203延伸的长度。需要说明的是，在实际应用时，a2与a5的数值通常相同。
51.在本实施例中，阱接触结构203在第二方向上的宽度、两侧的栅极205在第二方向上向阱接触结构203延伸的长度以及两侧的栅极205到阱接触结构203的距离之和等于相邻两晶体管单元的有源区间距，即a1，a2，a3，a4，a5满足以下关系：
52.a3＝a1 a2 2a4 a5；
53.在一个具体示例性中，当第一子区域2011或第二子区域2021在第二方向上设置有12列晶体管单元时，各参数的取值可以是：a1＝0.2um，a2＝0.072um，a3＝0.716um，a4＝0.186um，a5＝a2＝0.072um。
54.在另一具体示例中，当第一子区域2011或第二子区域2021在第二方向上设置有8列晶体管单元时，各参数的取值可以是：a1＝0.15um，a2＝0.03um，a3＝0.478um，a4＝0.134um，a5＝a2＝0.03um。
55.在本实施例中，阵列共源极区域204的宽度足以容纳阱接触结构203，且具体宽度可以根据实际需求进行灵活设置，当第一子区域2011和第二子区域2021在第二方向上设置的晶体管单元较多时，阵列共源极区域204的宽度可以适应性增加；当第一子区域2011和第二子区域2021在第二方向上设置的晶体管单元较少时，阵列共源极区域204的宽度可以适应性减小，由此，在保证各结构之间电性连接稳定的前提下，可以进一步地缩小页缓冲器的尺寸。
56.在一些实施例中，相邻的第一晶体管区域201和第二晶体管区域202之间的距离小于0.8um。
57.在传统的页缓冲器中，设置了阱接触结构的相邻的第一晶体管区域和第二晶体管区域之间的距离通常为1.2um或1um，而未设置阱接触结构的相邻的第一晶体管区域和第二晶体管区域之间的距离通常为0.93um，传统的页缓冲器通过在相邻的第一晶体管区域和第二晶体管区域之间的间隙区域设置设置阱接触结构，阱接触结构用于将相邻的两个第一晶
体管区域中的阱引出，以及将相邻的两个第二晶体管区域中的阱引出，从而实现第一晶体管区域中各晶体管单元之间的电连接和第二晶体管区域中各晶体管单元之间的电连接。
58.本技术实施例提供的页缓冲器相较于传统的页缓冲器而言，由于本技术实施例中将阱接触结构设置于相邻的所述第一子区域之间已有的阵列共源极区域和相邻的所述第二子区域之间已有的阵列共源极区域，而无需在相邻的第一晶体管区域和第二晶体管区域之间设置阱接触结构。从而本技术实施例提供的页缓冲器在第一方向上的尺寸可以大大的减小。例如，传统的页缓冲器为了在在相邻的第一晶体管区域和第二晶体管区域之间设置阱接触结构，通常相邻的第一晶体管区域和第二晶体管区域之间的距离为1-1.2um，而本技术实施例提供的页缓冲器中相邻的第一晶体管区域和第二晶体管区域之间的距离小于0.8um。每对相邻的第一晶体管区域和第二晶体管区域之间的距离至少可以减小0.2-0.4um。
59.在本实施例中，通过在相邻的第一子区域201之间的间隙和相邻的第二子区域202之间的间隙，设置阱接触结构203，每个阱接触结构203将相邻的两个第一子区域2011中的电阱引出，或者将相邻的两个第二子区域2021中的电阱引出，并通过设置电连接层分别将每个第一晶体管区域和每个第二晶体管区域内的所有阱接触结构203进行电连接，本技术实施例中通过改变阱接触结构203的分布位置，来减小页缓冲器的尺寸。
60.在一个具体示例中，相邻的第一晶体管区域201和第二晶体管区域202之间的距离通常为0.73um。
61.以传统的页缓冲器中相邻的第一晶体管区域和第二晶体管区域之间的距离为1um，而本技术实施例提供的页缓冲器中相邻的第一晶体管区域201和第二晶体管区域202之间的距离为0.73um为例进行计算，则对于一个由4个片区(plane)组成，在第一方向上总共包括416组重复区域(每层组重复区域包括一第一晶体管区域201和一第二晶体管区域202)的页缓冲器来说，本技术的页缓冲器相较于传统的页缓冲器在第一方向上可以减小的总长度可以通过以下方式进行计算：
62.l＝((k1 k2)/2-k3)*n；
63.其中，k1为传统的页缓冲器中设置了阱接触结构的相邻的第一晶体管区域和第二晶体管区域之间的第一距离；k2为传统的页缓冲器中未设置阱接触结构的相邻的第一晶体管区域和第二晶体管区域之间的第二距离；k3为本技术实施例提供的页缓冲器中相邻的第一晶体管区域201和第二晶体管区域202之间的距离；n为在第一方向上第一晶体管区域201和第二晶体管区域202的重复区域组数。
64.在一个具体示例中，若k1＝1um，k2＝0.93um，k3＝0,73um，n＝416，则由此可以得到，l＝97.76um。
65.相较于传统的页缓冲器，本技术实施例提供的页缓冲器能够在不增加第二方向上的尺寸的前提下，减小第一方向上的尺寸，例如根据上述具体实施方式提供的计算方式，本技术实施例提供的页缓冲器在第一方向上共减小了约97.76um的宽度，约占总尺寸的1.5％。
66.本实施例通过利用相邻的第一子区域之间的间隙和相邻的第二子区域之间的间隙，设置阱接触结构，并设置电连接层连接各个第一晶体管区域的阱接触结构以及连接各个第二晶体管区域的阱接触结构，以实现各个第一晶体管区域的阱接触结构的电连接和各
个第二晶体管区域的阱接触结构的电连接。本技术通过改变阱接触结构的分布位置，从而减小了页缓冲器在第一方向的宽度，满足了芯片小型化的需求。
67.在一些实施例中，电连接层在第一方向上的宽度小于阱接触结构203在第二方向上的宽度。
68.请继续参阅图2和图3，在第二方向上，相邻第一子区域通过阵列共源极区域204隔开，相邻第二子区域通过阵列共源极区域204隔开；第一方向上，相邻的第一晶体管区域201和第二晶体管区域202之间也存在间隙区域。由于电连接层在第一方向上的宽度小于阱接触结构203在第二方向上的宽度，因此，相较于传统的页缓冲器，在第一方向上，对相邻的第一晶体管区域201和第二晶体管区域202之间的间隙区域的宽度要求得以降低，即可以缩小第一晶体管区域201和第二晶体管区域202之间的间隙区域的宽度，从而减小了页缓冲器在第一方向的宽度。
69.在一些实施例中，每个第一晶体管区域201内的阱接触结构203沿第二方向排布；每个第二晶体管区域202内的阱接触结构203沿第二方向排布。
70.在一些实施例中，每个第一晶体管区域201内的阵列共源极区域204沿第二方向排布；每个第二晶体管区域202内的阵列共源极区域204沿第二方向排布。
71.这里，在页缓冲器的第二方向上，存在两种排布方式，即阱接触结构203-第一子区域2011-阱接触结构203的排布方式，或者为阱接触结构203-第二子区域2021-阱接触结构203的排布方式，交替排布次数根据实际需求确定，对此不作限制。
72.在一些实施例中，位于第一晶体管区域内的阱接触结构203在第一方向上的长度小于第一晶体管区域201在第一方向上的宽度；位于第二晶体管区域内的阱接触结构203在第一方向上的长度小于第二晶体管区域202在第一方向上的宽度。
73.这里，阱接触结构203需要满足将第一晶体管区域201内的晶体管单元的阱进行电引出，以及将第二晶体管区域202内的晶体管单元的阱进行电引出，其在第一方向上的长度可以不固定，本实施例中，优选为，阱接触结构203在第一方向上的长度小于第一晶体管区域201在第一方向上的宽度，且小于第二晶体管区域202在第一方向上的宽度。
74.本技术实施例通过利用相邻的第一子区域之间的间隙和相邻的第二子区域之间的间隙，设置阱接触结构，并设置电连接层连接各个第一晶体管区域的阱接触结构以及连接各个第二晶体管区域的阱接触结构，以实现各个第一晶体管区域的阱接触结构的电连接和各个第二晶体管区域的阱接触结构的电连接，减小了页缓冲器在第一方向的宽度，满足了芯片小型化的要求。
75.本技术实施例还提供一种存储器，所述存储器包括上述的页缓冲器，具体示例如上述页缓冲器示例所述，在此不再一一赘述。这里，存储器不仅可以是三维存储器，还可以是二维存储器，对此不作限制。
76.本技术实施例还提供一种三维存储器，所述三维存储器包括上述的页缓冲器，具体示例如上述页缓冲器示例所述，在此不再一一赘述。
77.本技术实施例还提供一种存储器系统500，所述存储器包括上述的三维存储器或存储器501，以及存储控制器502，存储控制器502与三维存储器或存储器500耦接，可以用于控制三维存储器或存储器500的存储进程，具体示例如上述页缓冲器示例所述，在此不再一一赘述。
78.在一个示例中，如图5a所示，存储器系统500可以只包括一个存储器501，以及一个对应的存储控制器502。
79.在另一个示例中，如图5b所示，存储器系统500可以包括多个存储器501，以及一个对应的存储控制器502。
80.当然，在另一些示例中，存储器系统还可以包括多个存储器，以及对应的多个存储控制器，对此不作枚举。
81.在一些实施方式中，存储器系统可被实施为诸如通用闪存存储(ufs)装置，固态硬盘(ssd)、mmc、emmc、rs-mmc和微型mmc形式的多媒体卡，sd、迷你sd和微型sd形式的安全数字卡，个人计算机存储卡国际协会(pcmcia)卡类型的存储装置，外国组件互连(pci)类型的存储装置，高速pci(pci-e)类型的存储装置，紧凑型闪存(cf)卡，智能媒体卡或者记忆棒等。
82.应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本技术的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本技术的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本技术实施例的实施过程构成任何限定。上述本技术实施例序号仅仅为了描述，不代表实施例的优劣。
83.本技术所提供的几个装置实施例中所揭露的装置，在不冲突的情况下可以任意组合，得到新的装置实施例。
84.以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以所述权利要求的保护范围为准。