半导体结构及其制作方法与流程

1.本发明实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。


背景技术：

2.随着半导体集成电路特征尺寸的不断减小，对动态随机存取存储器(dynamic random access memory，dram)制程的制作工艺提出了更高的要求。
3.具体地，随着特征尺寸的不断缩小，相邻导体之间的间距越来越小，隔离相邻导体的介电层的厚度越来越薄。在介电层的介电常数不变的情况下，介电层的厚度越薄，相邻导体之间的寄生电容问题越严重。


技术实现要素：

4.本发明实施例提供一种半导体结构及其制作方法，有利于减小半导体结构的寄生电容。
5.为解决上述问题，本发明实施例提供一种半导体结构，包括：基底、位于所述基底上的位线结构以及位于所述位线结构相对两侧的电容接触孔；隔离侧墙，所述隔离侧墙位于所述位线结构与所述电容接触孔之间，且位于所述位线结构相对两侧的所述隔离侧墙之间具有空隙，所述空隙位于所述位线结构上。
6.另外，所述空隙包括位于相对的所述电容接触孔之间的第二空隙，以及在平行于所述位线结构延伸方向上，位于相邻所述第二空隙之间的第一空隙。
7.另外，所述半导体结构还包括：隔离层，所述隔离层位于所述位线结构相对两侧，所述隔离层用于隔离相邻所述电容接触孔，所述第一空隙位于相对的所述隔离层之间。
8.另外，所述半导体结构还包括：封口层，所述封口层包括用于封堵所述第一空隙的第一封口层和用于封堵所述第二空隙的第二封口层。
9.另外，在垂直于所述基底表面的方向上，所述第二空隙的顶面高于所述第一空隙的顶面。
10.另外，在垂直于所述基底表面的方向上，所述空隙的厚度小于等于100nm。
11.相应地，本发明实施例还提供一种半导体结构的制作方法，包括：提供基底和在所述基底上依次堆叠的位线结构和第一牺牲层，所述位线结构相对两侧具有电容接触孔；形成覆盖所述位线结构侧壁以及覆盖所述第一牺牲层侧壁的隔离侧墙；去除所述第一牺牲层，形成空隙。
12.另外，所述牺牲层顶面覆盖有顶层隔离层；形成所述空隙的工艺步骤包括：在相邻所述位线结构之间填充第二牺牲层；形成第一掩膜层，且在同一刻蚀工艺中，通过所述第一掩膜层去除部分所述第一牺牲层、部分所述顶部隔离层、部分所述隔离侧墙以及部分所述第二牺牲层，形成第一空隙。
13.另外，在形成所述第一空隙之后，在同一沉积工艺下，形成位于相邻位线结构之间的隔离层以及封堵所述第一空隙顶部开口的第一封口层。
14.另外，在形成所述隔离层和所述第一封口层之后，去除剩余所述第二牺牲层，形成所述电容接触孔；填充所述电容接触孔，以形成电容接触窗。
15.另外，在形成所述隔离层和所述第一封口层之后，去除剩余所述第一牺牲层，形成第二空隙，所述第一空隙和所述第二空隙构成所述空隙；形成封堵所述第二空隙顶部开口的第二封口层，所述第一封口层和所述第二封口层构成封口层。
16.另外，去除剩余所述第一牺牲层的工艺步骤包括：采用平坦化工艺去除剩余所述隔离侧墙，以暴露剩余所述第一牺牲层。
17.与现有技术相比，本发明实施例提供的技术方案具有以下优点：
18.上述技术方案中，相邻电容接触孔之间具有空隙，如此，有利于减小隔离相邻电容接触窗的介电层的介电常数，进而减小相邻电容接触窗之间的寄生电容，提高电容接触窗的信号传输速率。
19.另外，将空隙的厚度控制在上述范围内，有利于避免因空隙无法提供支撑而导致的结构崩塌，保证半导体结构具有较好的结构稳定性。
附图说明
20.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
21.图1至图13为本发明实施例提供的半导体结构的制作方法各步骤对应的结构示意图。
具体实施方式
22.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。
23.图1至图13为本发明实施例提供的半导体结构的制作方法各步骤对应的结构示意图。
24.参考图1，提供基底10、在基底10上依次堆叠的底层介质膜101、第一导电膜111a、第二导电膜112a、顶层介质膜113a、第一牺牲膜12a、第一掩膜层131、第二掩膜层132以及第三掩膜层133。
25.底层介质膜101用于隔离第一导电膜111a和基底10内的有源区(未图示)，底层介质膜101的材料包括氮化硅；部分第一导电膜111a与有源区接触，以作为位线接触，第一导电膜111a的材料包括多晶硅；第二导电膜112a的材料包括钨；顶层介质膜113a起到介电层和保护第二导电膜112a的作用，顶层介质膜113a的材料包括氮化硅。
26.在同一刻蚀工艺下，第一牺牲膜12a的材料与顶层介质膜113a的材料具有较大的刻蚀选择比，如此，有利于保证顶层介质膜113a具有较好的保护作用，避免针对第一牺牲膜12a的刻蚀工艺对第二导电膜112a造成损伤。其中，第一牺牲膜12a的材料包括二氧化硅。
27.本实施例中，掩膜层包括第一掩膜层131以及第二掩膜层132，第一掩膜层131的硬度大于第二掩膜层132的硬度，以提高后续刻蚀工艺的刻蚀精度；在其他实施例中，第一掩
膜层与第一牺牲膜之间还具有抗反射涂层，以减少反射和驻波等问题。
28.其中，第一掩膜层131的材料可包括氮化硅，第二掩膜层132的材料可包括多晶硅，抗反射涂层通常为碳涂层。
29.本实施例中，第三掩膜层133用于限定后续形成的位线结构的位置。
30.参考图2，形成覆盖第三掩膜层133顶面和侧壁以及覆盖第二掩膜层132顶面的第四掩膜层134，第四掩膜层134用于限定位线结构在平行于基底10方向上的宽度。
31.参考图3，采用自对准双重成像技术(self-aligned double patterning，sadp)刻蚀第二掩膜层132，剩余的第二掩膜层132的宽度与覆盖第三掩膜层133(参考图2)侧壁的第四掩膜层134(参考图2)的宽度相等。剩余的第二掩膜层132作为刻蚀形成位线结构的掩膜版，剩余的第二掩膜层132的宽度与后续形成的位线结构的宽度相等。
32.参考图4，通过剩余的第二掩膜层132对第一牺牲膜12a、顶层介质膜113a、第二导电膜112a、第一导电膜111a以及底层介质膜101(参考图3)进行刻蚀，形成位线结构11和位于位线结构11上的第一牺牲层11。
33.本实施例中，位线结构11包括底层介质层(未图示)、导电层和顶层介质层113，导电层包括第一导电层111和第二导电层112；在其他实施例中，导电层可以包括单层或两层以上的导电层。
34.参考图5，采用沉积工艺，形成覆盖位线结构11和第一牺牲层12侧壁的隔离膜14以及填充于相邻位线结构11之间的第二牺牲层15。
35.本实施例中，隔离膜14包括覆盖位线结构11侧壁和第一牺牲层12侧壁的隔离侧墙141、覆盖第一牺牲层12顶部表面的顶部隔离层142以及覆盖基底10表面的底部隔离层143。其中，隔离侧墙141起到隔离和支撑作用，底部隔离层143可在后续刻蚀第二牺牲层15的刻蚀工艺中保护基底10。
36.本实施例中，第二牺牲层15和第一牺牲层12的材料相同，如此，有利于采用同一刻蚀剂同时快速去除指定区域的第一牺牲层12和第二牺牲层15，提高工艺效率。
37.此外，本实施例中，第二牺牲层15顶面高于隔离侧墙141顶面；在其他实施例中，第二牺牲层顶面平齐于或低于隔离侧墙顶面。
38.参考图6和参考图7，形成第五掩膜层151，并通过第五掩膜层151进行干法刻蚀工艺。
39.本实施例中，在平行于位线结构11的延伸方向上，可将基底10划分为间隔排列的第一区域a和第二区域b，相邻位线结构11之间的第一区域a用于形成电容接触孔和填充电容接触窗，相邻位线结构11之间的第二区域b用于形成隔离层，隔离层用于划分电容接触孔和隔离相邻的电容接触窗。
40.本实施例中，第五掩膜层151覆盖第一区域a的第二牺牲层15顶面，并暴露出第二区域b的第二牺牲层15顶面。相应地，通过第五掩膜层151进行干法刻蚀工艺，包括：去除第二区域b的第二牺牲层15、去除第二区域b的顶部隔离层142、去除第二区域b的第一牺牲层12，形成第一空隙121。
41.本实施例中，干法刻蚀工艺的刻蚀剂针对的是第一牺牲层12和第二牺牲层15的材料，因此在进行干法刻蚀工艺的过程中，由于第二牺牲层15的刻蚀速率较快，当刻蚀剂对顶部隔离层142进行刻蚀时，隔离侧墙141也逐渐被暴露出来；同时，又由于干法刻蚀工艺的角
度并不总是垂直于基底10表面(既可能是刻蚀工艺本身设定的原因，也可能是工艺稳定性的原因)，刻蚀剂会对暴露出的隔离侧墙141进行刻蚀，从而导致在干法刻蚀工艺中，不仅顶部隔离层142被去除，部分隔离侧墙141也被去除。
42.其中，在垂直于基底10表面的方向上，被去除的隔离侧墙141的厚度与第二牺牲层15和隔离膜14(参考5)的刻蚀选择比有关。具体地，在干法刻蚀工艺下，第二牺牲层15和隔离膜14的刻蚀选择比越大，被去除的隔离侧墙141越薄，剩余的隔离侧墙141的厚度越厚。
43.参考图8，进行沉积工艺和平坦化工艺。
44.本实施例中，在进行沉积工艺之前去除第五掩膜层151，以避免后续进行平坦化工艺的过程中，研磨装置需要与至少三种材料接触(第五掩膜层151的材料、第二牺牲层15的材料以及沉积工艺沉积的材料)，进而避免因不同材料去除速率差异较大而形成的凹凸结构对研磨装置造成影响，从而保证研磨装置具有较长的的使用寿命，或者，无需因避免去除速率差异过大而中途更换研磨液或掩膜部件，从而提高工艺效率。
45.在其他实施例中，在进行沉积工艺时保留第五掩膜层，且后续采用平坦化工艺同时去除第五掩膜层和其他膜层。如此，有利于减少工艺步骤，缩短工艺周期。
46.本实施例中，沉积工艺用于形成封隔层16，封隔层16包括用于封堵第一空隙121的第一封口层(未标示)以及用于隔离相邻电容接触窗的隔离层(未标示)，即在同一沉积工艺中，同时形成第一封口层和隔离层。
47.本实施例中，在平坦化工艺中，去除第一区域a的顶部隔离层142(参考图7)，以暴露出第一牺牲层12，便于后续进行去除第一牺牲层12。
48.参考图9，形成第六掩膜层152，以对剩余的第二牺牲层15进行刻蚀。
49.本实施例中，先刻蚀第二牺牲层15以形成电容接触孔和填充电容接触窗，再刻蚀剩余的第一牺牲层12以形成第二空隙(未图示)，进而形成封堵第二空隙的第二封口层(未图示)。由于第二封口层通常较薄，如果先形成第二封口层再对第二牺牲层15进行无掩膜刻蚀工艺，容易使得第二封口层厚度进一步减薄，进而后续因承重能力较弱而发生坍塌等问题。
50.其中，第六掩膜层152至少覆盖第一牺牲层12(参考图8)顶面。
51.参考图10，刻蚀去除剩余的第二牺牲层15(参考图9)。
52.本实施例中，去除剩余的第二牺牲层15，形成初始电容接触孔153。需要说明的是，要形成电容接触孔，以使填充于电容接触孔内的电容接触窗与基底10内的有源区接触，还需要去除位于初始电容接触孔153与基底10之间的底部隔离层143，以使电容接触孔暴露基底10。
53.本实施例中，在去除第二牺牲层15之后，进一步去除位于初始电容接触孔153与基底10之间的底部隔离层143，以形成电容接触孔。
54.参考图11和图12，形成电容接触窗17并去除剩余第一牺牲层12，形成第二空隙122。
55.本实施例中，电容接触窗17包括位于顶部的第一电容接触窗171以及位于底部的第二电容接触窗172，第二电容接触窗172与基底10的接触电阻小于第一电容接触窗171与基底10的接触电阻。如此，有利于提高信号传输性能。
56.本实施例中，第二空隙122位于相邻第一空隙121之间，第二空隙122与第一空隙
121连通，第二空隙122与第一空隙121构成空隙，第二空隙122的顶面高于第一空隙121的顶面。
57.参考图13，形成封堵第二空隙122(参考图12)的第二封口层18，第二封口层18与第一封口层一通构成封口层。
58.本实施例中，相邻电容接触孔之间具有空隙，如此，有利于减小隔离相邻电容接触窗的介电层的介电常数，进而减小相邻电容接触窗之间的寄生电容，提高电容接触窗的信号传输速率。
59.相应地，本发明实施例还提供一种半导体结构，可采用上述半导体结构的制作方法制成。
60.参考图13，半导体结构包括：基底10、位于基底10上的位线结构11以及位于位线结构11相对两侧的电容接触孔；隔离侧墙14，隔离侧墙14位于位线结构11与电容接触孔之间，且位于位线结构11相对两侧的隔离侧墙14之间具有空隙，空隙位于位线结构11上。
61.本实施例中，空隙包括位于相对的电容接触孔之间的第二间隙，以及在平行于位线结构11的延伸方向上，位于相邻第二空隙之间的第一空隙121；此外，在垂直于基底10表面的方向上，第二空隙的顶面高于第一空隙121的顶面。
62.本实施例中，半导体结构还包括隔离层，隔离层位于位线结构11相对两侧，隔离层用于隔离相邻电容接触孔，第一空隙121位于相对的隔离层之间。
63.本实施例中，半导体结构还包括封口层，封口层用于封堵第一空隙121的第一封口层和用于封堵第二空隙的第二封口层18。
64.本实施例中，在垂直于基底10表面的方向上，空隙的厚度小于等于100nm，例如为85nm、90nm或95nm。如此，有利于避免因空隙无法提供支撑而导致的结构崩塌，保证半导体结构具有较好的结构稳定性。
65.本实施例中，相邻电容接触孔之间具有空隙，如此，有利于减小隔离相邻电容接触窗的介电层的介电常数，进而减小相邻电容接触窗之间的寄生电容，提高电容接触窗的信号传输速率。
66.本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。