半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.金属互连结构是半导体器件中不可或缺的结构，用于实现有源区与有源区之间的互连、晶体管和晶体管之间的互连、或者不同层金属线之间的互连，完成信号的传输和控制。因此，在半导体制造过程中，金属互连结构的形成对半导体器件的性能以及半导体制造成本有着很大的影响。
3.然而，随着半导体器件尺寸的不断减小，互连结构也变得越来越窄，则金属连线之间的接触面积逐渐减小。因此，提高互连结构的性能，是改善半导体结构性能亟待解决的问题。


技术实现要素：

4.本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
5.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：基底，所述基底上具有第一介质层，所述第一介质层内具有第一导电层，所述第一介质层暴露出所述第一导电层顶部；位于所述第一介质层上的第二介质层；位于所述第一介质层和第二介质层内的第二导电层，且所述第二导电层位于所述第一导电层顶部表面和部分侧壁表面。
6.可选的，所述第二导电层底部表面距离第一导电层顶部表面的范围为大于10埃。
7.可选的，沿垂直于第一导电层侧壁方向上，所述第一导电层具有第一尺寸，所述第二导电层具有第二尺寸，且所述第二尺寸大于所述第一尺寸的范围为2纳米至12纳米。
8.可选的，所述第一导电层的材料包括金属，所述金属包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
9.可选的，所述第二导电层的材料包括金属，所述金属包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
10.可选的，所述第一介质层的材料为介质材料，所述介质材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
11.可选的，所述第二介质层的材料为介质材料，所述介质材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
12.可选的，还包括：位于所述第一介质层和第二介质层之间的停止层，且所述停止层和第一介质层的材料不同，所述停止层和第二介质层的材料不同。
13.可选的，所述停止层的材料为介质材料，所述介质材料包括：包括：氮化硅、氮氧化硅、碳化硅和碳氧化硅中的一种或者几种组合。
14.可选的，还包括：位于所述第二介质层和第二导电层之间的阻挡层。
15.可选的，所述阻挡层的厚度范围为0至30埃。
16.可选的，所述阻挡层的材料和第一介质层的材料不同，且所述阻挡层和第二介质层的材料不同；所述阻挡层的材料为介质材料，所述介质材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
17.相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有第一介质层，所述第一介质层内具有第一导电层，所述第一介质层暴露出所述第一导电层顶部；在所述第一介质层上形成第二介质层，且所述第二介质层内具有暴露出所述第一导电层顶部表面的初始开口；刻蚀所述初始开口底部暴露出的第一介质层，在所述第一介质层和第二介质层内形成开口，且所述开口暴露出第一导电层的顶部表面和部分侧壁表面；在所述开口内形成第二导电层。
18.可选的，所述第二导电层底部表面距离第一导电层顶部表面的范围为大于10埃。
19.可选的，沿垂直于第一导电层侧壁方向上，所述第一导电层具有第一尺寸，所述第二导电层具有第二尺寸，且所述第二尺寸大于所述第一尺寸的范围为2纳米至12纳米。
20.可选的，所述第二介质层和初始开口的形成方法包括：在所述第一导电层表面和第一介质层表面形成介质材料膜；在所述介质材料膜表面形成图形化层，所述图形化层暴露出部分第二介质层表面；以所述图形化层为掩膜，刻蚀所述介质材料膜，直至暴露出第一导电层和第一介质层顶部表面，形成所述第二介质层和所述初始开口。
21.可选的，还包括：在形成所述介质材料膜之前，在所述第一介质层和第一导电层表面形成停止层；所述第二介质层和所述初始开口的形成方法包括：以所述图形化层为掩膜，刻蚀所述介质材料膜，暴露出所述停止层表面；刻蚀所述停止层，直至暴露出所述第一导电层和第一介质层顶部表面，形成所述初始开口。
22.可选的，采用第一刻蚀工艺，刻蚀所述介质材料膜，且所述第一刻蚀工艺对介质材料膜的刻蚀速率大于对停止层的刻蚀速率。
23.可选的，采用第二刻蚀工艺，刻蚀所述停止层，且所述第二刻蚀工艺对停止层的刻蚀速率大于对第一导电层的刻蚀速率。
24.可选的，采用第三刻蚀工艺，刻蚀所述初始开口底部暴露出的第一介质层，所述第三刻蚀工艺对第一介质层和第一导电层的刻蚀选择比范围为30:1至10:1。
25.可选的，所述第三刻蚀工艺为各向异性刻蚀工艺；所述各向异性刻蚀工艺为干法刻蚀工艺；所述干法刻蚀工艺的参数包括：采用的气体包括三氟化氮和氨气，所述三氟化氮的流量为5标准毫升/分钟至15标准毫升/分钟，所述氨气的流量为5标准毫升/分钟～30标准毫升/分钟，源功率为50瓦至100瓦，温度为20摄氏度至30摄氏度。
26.可选的，还包括：形成所述初始开口之后，刻蚀所述初始开口底部暴露出的第一介质层之前，在所述初始开口侧壁表面形成阻挡层；形成所述阻挡层之后，采用第四刻蚀工艺，刻蚀所述初始开口底部暴露出的第一介质层，形成所述开口。
27.可选的，所述第四刻蚀工艺对第一介质层和第一导电层的刻蚀选择比范围为30:1至10:1；所述第四刻蚀工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
28.可选的，所述阻挡层的形成方法包括：在所述初始开口底部和侧壁以及第二介质层表面形成初始阻挡膜；回刻蚀所述初始阻挡膜，直至暴露出第一导电层和第一介质层顶
部表面，在所述初始开口侧壁表面形成阻挡层。
29.可选的，所述阻挡层的材料和第一介质层的材料不同，且所述阻挡层和第二介质层的材料不同；所述阻挡层的材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
30.可选的，在所述开口内形成第二导电层的方法包括：在所述开口内和第二介质层表面形成导电材料膜；平坦化所述导电材料膜，直至暴露出第二介质层表面，在所述开口内形成所述第二导电层。
31.与现有技术相比，本发明的技术方案具有以下有益效果：
32.本发明技术方案提供的半导体结构中，所述第二导电层不仅位于第一导电层顶部表面，还位于所述第一导电层部分侧壁表面，使得所述第一导电层和第二导电层之间的接触面积增大，从而有利于降低第一导电层和第二导电层之间的接触电阻，进而提高了所述半导体结构的电学性能。
33.本发明技术方案提供的半导体结构的形成方法中，通过刻蚀所述初始开口底部暴露出的第一介质层，使得形成的开口不仅暴露出第一导电层顶部表面，还暴露出所述第一导电层部分侧壁表面，从而在所述开口内形成的第二导电层不仅位于第一导电层顶部表面，还位于所述第一导电层部分侧壁表面，使得所述第一导电层和第二导电层之间的接触面积增大，从而有利于降低第一导电层和第二导电层之间的接触电阻，进而有利于提高形成的半导体结构的电学性能。
34.进一步，在形成所述介质材料膜之前，在所述第一介质层和第一导电层表面形成停止层，所述停止层能够作为刻蚀介质材料膜，形成初始开口过程的停止指示层，有利于降低对第一导电层的刻蚀损伤，从而有利于提高形成的半导体结构的电学性能。
35.进一步，刻蚀所述初始开口底部暴露出的第一介质层之前，在所述初始开口侧壁表面形成阻挡层，所述阻挡层能够保护所述初始开口侧壁的第二介质层，使得在刻蚀第一介质层的过程中，不会对第二介质层造成刻蚀损伤，有利于降低对刻蚀所述第一介质层工艺的要求，从而提高了工艺窗口。
附图说明
36.图1是一种现有半导体结构的结构示意图；
37.图2至图7是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图；
38.图8至图12是本发明另一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
39.需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
40.首先，对现有半导体结构的性能较差的原因结合附图进行详细说明，图1是一种现有半导体结构的结构示意图。
41.请参考图1，所述半导体结构包括：基底100，所述基底100上具有第一介质层110，所述第一介质层110内具有第一导电层120，所述第一介质层110暴露出所述第一导电层120
顶部；位于所述第一介质层110上的第二介质层130；位于所述第二介质层130内的第二导电层140，且所述第二导电层140位于所述第一导电层120顶部表面。
42.上述结构中，由于所述第二导电层140位于所述第一导电层120顶部表面，从而所述第一导电层120和第二导电层140之间实现了电连接。
43.然而，由于所述第一导电层120和第二导电层140之间接触面仅为第一导电层120的顶部表面，所述第一导电层120和第二导电层140之间的接触面积较小，导致第一导电层120和第二导电层140之间的接触电阻较大，不利于所述半导体结构的性能。
44.为了解决所述技术问题，本发明实施例提供一种半导体结构及其形成方法，其中方法包括：通过刻蚀所述初始开口底部暴露出的第一介质层，在所述第一介质层和第二介质层内形成开口之后，在所述开口内形成第二导电层，由于所述开口不仅暴露出第一导电层顶部表面，还暴露出所述第一导电层部分侧壁表面，从而在所述开口内形成的第二导电层不仅位于第一导电层顶部表面，还位于所述第一导电层部分侧壁表面，使得所述第一导电层和第二导电层之间的接触面积增大，有利于提高形成的半导体结构的电学性能。
45.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
46.图2至图7是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
47.请参考图2，提供基底200，所述基底200上具有第一介质层210，所述第一介质层210内具有第一导电层220，所述第一介质层210暴露出所述第一导电层220顶部。
48.在本实施例中，所述基底200为单晶硅。在其他实施例中，所述基底的材料还可以为单晶锗、锗化硅、砷化镓等半导体材料，还可以为绝缘体上半导体结构。
49.所述基底200内各有源器件(未示出)，例如mos晶体管等，也可以具有各无源器件(未示出)，例如电阻、电容等。
50.所述第一介质层210的材料为介质材料，所述介质材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述第一介质层210的材料为氧化硅。
51.所述第一导电层220的材料为金属，所述金属包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。在本实施例中，所述第一导电层220的材料为钴。
52.沿垂直于第一导电层220侧壁方向上，所述第一导电层220具有第一尺寸l1。
53.接着，在所述第一介质层210上形成第二介质层，且所述第二介质层内具有暴露出所述第一导电层220顶部表面的初始开口，具体形成所述第二介质层以及位于所述第二介质层内的初始开口的过程请参考图3至图4。
54.请参考图3，在所述第一导电层220表面和第一介质层210表面形成介质材料膜230；在所述介质材料膜230表面形成图形化层231，所述图形化层231暴露出部分第二介质层表面。
55.所述介质材料膜230为后续形成第二介质层提供材料。
56.具体的，所述图形化层231暴露出所述第一导电层220上和部分第一介质层210上的介质材料膜230表面。
57.在本实施例中，形成所述介质材料膜230之前，还包括：在所述第一介质层210表面
和第一导电层220表面形成停止层240。
58.在所述第一介质层210和第一导电层220表面形成所述停止层240，所述停止层240能够作为后续刻蚀介质材料膜230，形成初始开口过程的停止指示层，有利于降低对第一导电层220的刻蚀损伤，从而有利于提高形成的半导体结构的电学性能。
59.所述停止层240的材料和第一介质层210的材料不同。所述停止层240的材料为介质材料，所述介质材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述停止层240的材料为氮化硅。
60.在其他实施例中，还可以不形成所述停止层。
61.请参考图4，以所述图形化层231为掩膜，刻蚀所述介质材料膜230，直至暴露出第一导电层220和第一介质层210顶部表面，形成所述第二介质层250和所述初始开口260。
62.具体的，在本实施例中，以所述图形化层231为掩膜，刻蚀所述介质材料膜230，暴露出所述停止层240表面；刻蚀所述停止层240，直至暴露出所述第一导电层220和第一介质层210顶部表面，形成所述初始开口260。
63.采用第一刻蚀工艺，刻蚀所述介质材料膜230，且所述第一刻蚀工艺对介质材料膜230的刻蚀速率大于对停止层240的刻蚀速率。
64.通过所述第一刻蚀工艺刻蚀介质材料膜230的同时，对停止层240的刻蚀速率较小，且通过刻蚀终点检测，使刻蚀工艺停止在所述停止层240，不会对第一导电层220造成刻蚀损伤。
65.采用第二刻蚀工艺，刻蚀所述停止层240，且所述第二刻蚀工艺对停止层240的刻蚀速率大于对第一导电层220的刻蚀速率。
66.通过所述第二刻蚀工艺刻蚀所述停止层240，对第一导电层220的刻蚀速率较小，使得对第一导电层220造成刻蚀损伤较小。
67.在本实施例中，还包括：形成所述第二介质层250和初始开口260之后，去除所述图形化层231。
68.请参考图5，刻蚀所述初始开口260底部暴露出的第一介质层210，在所述第一介质层210和第二介质层250内形成开口270，且所述开口270暴露出第一导电层220的顶部表面和部分侧壁表面。
69.采用第三刻蚀工艺，刻蚀所述初始开口260底部暴露出的第一介质层210，所述第三刻蚀工艺对第一介质层210和第一导电层220的刻蚀选择比范围为30:1至10:1。
70.所述第三刻蚀工艺对第一介质层210和第一导电层220的刻蚀选择比较大，在刻蚀所述第一介质层210的同时，对所述第一导电层220造成的刻蚀损伤较小。
71.所述第三刻蚀工艺为各向异性刻蚀工艺；所述各向异性刻蚀工艺为干法刻蚀工艺；所述干法刻蚀工艺的参数包括：采用的气体包括三氟化氮和氨气，所述三氟化氮的流量为5标准毫升/分钟至15标准毫升/分钟，所述氨气的流量为5标准毫升/分钟至30标准毫升/分钟，源功率为50瓦至100瓦，温度为20摄氏度至30摄氏度。
72.由于所述第三刻蚀工艺为各向异性刻蚀工艺，在垂直于基底200方向上刻蚀所述第一介质层210，使得形成的开口270暴露出部分第一导电层220侧壁表面的同时，并且不会对初始开口260侧壁的材料造成较大的刻蚀，使得形成的开口270横向尺寸较好的保持不
变。
73.形成所述开口270之后，在所述开口270内形成第二导电层，具体形成所述第二导电层的过程请参考图6至图7。
74.请参考图6，在所述开口270内和第二介质层250表面形成导电材料膜280。
75.所述导电材料膜280为后续形成第二导电层提供材料。
76.所述导电材料膜280的材料为金属，所述金属材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
77.请参考图7，平坦化所述导电材料膜280，直至暴露出第二介质层250表面，在所述开口270内形成所述第二导电层281。
78.所述第二导电层281底部表面距离第一导电层220顶部表面的范围为大于10埃。
79.具体的，所述第二导电层281底部表面距离第一导电层220顶部表面的距离小于所述第一导电层220高度的一半。
80.所述高度指的是所述第一导电层220沿基底200表面法线方向上的尺寸。
81.选择所述范围的意义在于，若所述距离小于10埃，所述第二导电层281覆盖所述第一导电层220侧壁的尺寸仍较小，从而所述第二导电层281和第一导电层220的接触面积仍较小，不利于降低第一导电层220和第二导电层281之间的接触电阻；若所述距离大于所述第一导电层220高度的一半，导致所述第二导电层281占据的体积较大，当所述第二导电层281的材料的电阻率大于所述第一导电层220的材料的电阻率时，所述第二导电层281的体积太大，导致第一导电层220和第二导电层281整体的电阻较高，使得形成的半导体结构的性能较差。
82.沿垂直于第一导电层220侧壁方向上，所述第二导电层281具有第二尺寸l2。
83.沿垂直于所述第一导电层210侧壁方向上，所述第一导电层220具有第一尺寸l1，且所述第二尺寸l2大于所述第一尺寸l1的范围为2纳米至12纳米。
84.通过刻蚀所述初始开口260底部暴露出的第一介质层210，使得形成的开口270不仅暴露出第一导电层220顶部表面，还暴露出所述第一导电层220部分侧壁表面，从而在所述开口270内形成的第二导电层281不仅位于第一导电层220顶部表面，还位于所述第一导电层220部分侧壁表面，使得所述第一导电层220和第二导电层281之间的接触面积增大，从而有利于降低第一导电层220和第二导电层281之间的接触电阻，进而有利于提高形成的半导体结构的电学性能。
85.相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图7，包括：基底200，所述基底200上具有第一介质层210，所述第一介质层210内具有第一导电层220，所述第一介质层210暴露出所述第一导电层220顶部；位于所述第一介质层210上的第二介质层250；位于所述第一介质层210和第二介质层250内的第二导电层281，且所述第二导电层281位于所述第一导电层220顶部表面和部分侧壁表面。
86.所述第二导电层281不仅位于第一导电层220顶部表面，还位于所述第一导电层220部分侧壁表面，使得所述第一导电层220和第二导电层281之间的接触面积增大，从而有利于降低第一导电层220和第二导电层281之间的接触电阻，进而提高了所述半导体结构的电学性能。
87.以下结合附图进行详细说明。
88.所述第二导电层281底部表面距离第一导电层220顶部表面的范围为大于10埃。
89.沿垂直于第一导电层220侧壁方向上，所述第一导电层220具有第一尺寸l1，所述第二导电层281具有第二尺寸l2，且所述第二尺寸l2大于所述第一尺寸l1的范围为2纳米至12纳米。
90.所述第一导电层220的材料包括金属，所述金属包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。在本实施例中，所述第一导电层220的材料为钴。
91.所述第二导电层281的材料包括金属，所述金属包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。在本实施例中，所述第二导电层281的材料为钴。
92.所述第一介质层210的材料为介质材料，所述介质材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
93.所述第二介质层250的材料为介质材料，所述介质材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
94.在本实施例中，所述第一介质层210和第二介质层250的材料相同，均为氧化硅。
95.在本实施例中，还包括：位于所述第一介质层210和第二介质层250之间的停止层240，且所述停止层240和第一介质层210的材料不同，所述停止层240和第二介质层250的材料不同。
96.所述停止层240的材料为介质材料，所述介质材料包括：氮化硅、氮氧化硅、碳化硅和碳氧化硅中的一种或者几种组合。在本实施例中，所述停止层240的材料为氮化硅。
97.图8至图12是本发明另一实施例中的半导体结构的形成方法各步骤的结构示意图。本实施例和上述实施例的不同点在于：形成初始开口之后，刻蚀所述初始开口底部暴露出的第一介质层之前，在所述初始开口侧壁表面形成阻挡层，因此本实施例在上述实施例的基础上继续对半导体结构的形成过程进行说明。请在图3的基础上继续参考图8。
98.请参考图8，以所述图形化层231为掩膜，刻蚀所述介质材料膜230，形成第二介质层350和初始开口360。
99.需要说明的是，在本实施例中，以所述图形化层231为掩膜，刻蚀所述介质材料膜230，未刻蚀位于介质材料膜230底部的停止层240，后续通过回刻蚀阻挡材料膜，形成阻挡层的同时，去除所述停止层240。
100.在其他实施例中，以所述图形化层为掩膜，刻蚀所述介质材料膜和位于介质材料膜底部的停止层，形成初始开口，所述初始开口暴露出第一导电层顶部表面和第一介质层顶部表面。
101.在所述初始开口360侧壁表面形成阻挡层，具体形成所述阻挡层的过程请参考图9至图10。
102.请参考图9，在所述初始开口360底部和侧壁以及第二介质层350表面形成初始阻挡膜370。
103.具体的，在本实施例中，所述阻挡材料膜370位于第一导电层220和第一介质层220表面的所述停止层240表面。
104.在其他实施例中，所述阻挡材料膜位于第一导电层表面和第一介质层表面。
105.请参考图10，回刻蚀所述初始阻挡膜370，直至暴露出第一导电层220和第一介质层210顶部表面，在所述初始开口360侧壁表面形成阻挡层371。
106.在本实施例中，还包括：回刻蚀所述初始阻挡膜370，暴露出停止层240表面；刻蚀暴露出的停止层240，直至暴露出第一导电层220和第一介质层210顶部表面。
107.所述阻挡层371的厚度范围为0埃至30埃。
108.需要说明的是，所述厚度指的是垂于第二介质层350侧壁方向上的尺寸。
109.选择所述厚度范围的意义在于，若所述厚度大于30埃，所述阻挡层371的厚度太厚，所述阻挡层371占据的空间较大，导致后续形成于开口内的第二导电层的体积较小，不利于材料的填充，使得形成的半导体结构的性能较差。
110.在本实施例中，所述初始阻挡膜370和停止层240的材料相同，使得回刻蚀所述初始阻挡膜370过程，还刻蚀所述停止层240，从而有利于节省工艺步骤，提高生产效率。
111.所述阻挡层371的材料和第一介质层210的材料不同，且所述阻挡层371和第二介质层350的材料不同；所述阻挡层371的材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述阻挡层371的材料为氮化硅。
112.在刻蚀所述初始开口360底部暴露出的第一介质层210之前，在所述初始开口360侧壁表面形成阻挡层371，所述阻挡层371能够保护所述初始开口360侧壁的第二介质层350，使得在刻蚀第一介质层210的过程中，不会对第二介质层350造成刻蚀损伤，有利于降低对刻蚀所述第一介质层210工艺的要求，从而提高了工艺窗口。
113.请参考图11，刻蚀所述初始开口360底部暴露出的第一介质层210，在所述第一介质层210和第二介质层350内形成开口380，且所述开口380暴露出第一导电层220的顶部表面和部分侧壁表面。
114.采用第四刻蚀工艺，刻蚀所述初始开口360底部暴露出的第一介质层210，形成所述开口380。
115.所述第四刻蚀工艺对第一介质层210和第一导电层220的刻蚀选择比范围为30:1至10:1。所述第四刻蚀工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
116.由于所述阻挡层371位于初始开口360侧壁表面，能够保护所述初始开口360侧壁的第二介质层350，从而降低刻蚀所述第一介质层210形成开口380的工艺要求，不仅可以采用干法刻蚀工艺，且对所述干法刻蚀工艺的方向性要求降低，还可以采用湿法刻蚀工艺，从而提高了工艺窗口。
117.请参考图12，在所述开口380内形成第二导电层390。
118.所述第二导电层390的材料和形成方法与上述实施例中的第二导电层281的材料和形成方法相同，在此不再赘述。
119.沿垂直于第一导电层220侧壁方向上，所述第二导电层390具有第二尺寸l2。
120.相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图12，包括：基底200，所述基底200上具有第一介质层210，所述第一介质层210内具有第一导电层220，所述第一介质层210暴露出所述第一导电层220顶部；位于所述第一介质层210上的第二介质层350；位于所述第一介质层210和第二介质层350内的第二导电层390，且所述第二导电层390位于所述第一导电层220顶部表面和部分侧壁表面。
121.以下结合附图进行详细说明。
122.所述第二导电层390底部表面距离第一导电层220顶部表面的范围为大于10埃。
123.具体的，所述第二导电层281底部表面距离第一导电层220顶部表面的距离小于所述第一导电层220高度的一半。
124.沿垂直于第一导电层220侧壁方向上，所述第一导电层220具有第一尺寸l1，所述第二导电层390具有第二尺寸l2，且所述第二尺寸l2大于所述第一尺寸l1的范围为4纳米至12纳米。
125.所述第一导电层220的材料包括金属，所述金属包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。在本实施例中，所述第一导电层220的材料为钴。
126.所述第二导电层390的材料包括金属，所述金属包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。在本实施例中，所述第二导电层390的材料为钴。
127.所述第一介质层210的材料为介质材料，所述介质材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
128.所述第二介质层350的材料为介质材料，所述介质材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
129.在本实施例中，所述第一介质层210和第二介质层350的材料相同，均为氧化硅。
130.在本实施例中，还包括：位于所述第一介质层210和第二介质层250之间的停止层240，且所述停止层240和第一介质层210的材料不同，所述停止层240和第二介质层250的材料不同。
131.所述停止层240的材料为介质材料，所述介质材料包括：氮化硅、氮氧化硅、碳化硅和碳氧化硅中的一种或者几种组合。在本实施例中，所述停止层240的材料为氮化硅。
132.在本实施例中，所述半导体结构还包括：位于所述第二介质层350和第二导电层390之间的阻挡层371。
133.所述阻挡层371的厚度范围为0埃至30埃。
134.所述阻挡层371的材料和第一介质层210的材料不同，且所述阻挡层371和第二介质层350的材料不同；所述阻挡层371的材料为介质材料，所述介质材料包括：包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述阻挡层371的材料为氮化硅。
135.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。