半导体装置的制作方法

半导体装置
1.[相关申请案]
[0002]
本技术案享有以日本专利申请案2020-156722号(申请日：2020年9月17日)为基础申请案的优先权。本技术案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
[0003]
本实施方式涉及一种半导体装置。


背景技术：

[0004]
有使多个半导体晶圆贴合并将这些多个半导体晶圆的配线彼此接合的晶圆贴合技术。在这样的晶圆贴合技术中，如果配线焊垫从半导体晶圆的表面凹陷，那么将有产生配线彼此的连接不良的担忧。


技术实现要素：

[0005]
实施方式提供一种能够抑制配线彼此的连接不良的半导体装置。
[0006]
本实施方式的半导体装置具备第1芯片及与第1芯片贴合的第2芯片。第1芯片具备衬底。晶体管设置在衬底上。第1配线层设置在晶体管的上方，包含多个第1配线。多个第1焊垫设置在第1配线的上方。第2芯片具备接合于多个第1焊垫的多个第2焊垫。第2配线层设置在第2焊垫的上方，包含多个第2配线。存储单元阵列设置在第2配线的上方。第1配线、第1焊垫、第2焊垫、第2配线构成串联连接的第1图案。
[0007]
此外，较理想的是第1图案为将第1配线、第1焊垫、第2焊垫、第2配线按照该顺序连续地串联连接的图案。
[0008]
另外，较理想的是，本实施方式的半导体装置具备连接于第1图案的第1配线的第3焊垫、及连接于第1图案的第2配线的第4焊垫，从第3焊垫到最初或最后的第1或第2焊垫为止的第1配线的长度为1mm以下，从第4焊垫到最初或最后的第1或第2焊垫为止的第2配线的长度为1mm以下。
[0009]
另外，较理想的是，在从相对于第1芯片与第2芯片的贴合面大致垂直的方向观察时，第1图案与存储单元阵列重叠。
[0010]
另外，较理想的是，在从相对于第1芯片与第2芯片的贴合面大致垂直的方向观察时，第1图案与存储单元阵列及设置在该存储单元阵列的端部的阶梯构造部的两者重叠。
[0011]
另外，较理想的是，在从相对于第1芯片与第2芯片的贴合面大致垂直的方向观察时，第1图案与存储单元阵列、及设置在该存储单元阵列的端部的阶梯构造部与处于该阶梯构造部的周边的试验图案区域的两者重叠。
[0012]
根据实施方式，可提供一种能够抑制配线彼此的连接不良的半导体装置。
附图说明
[0013]
图1是表示本实施方式的半导体装置的构造的截面图。
[0014]
图2是表示本实施方式的柱状部的构造的截面图。
[0015]
图3是表示本实施方式的链图案的配置的概略俯视图。
[0016]
图4是表示链图案的构成的概略俯视图。
[0017]
图5是图4的链图案的概略截面图。
[0018]
图6是表示链图案及金属焊垫的构成例的概略图。
[0019]
图7是表示配线长度与接合部的良率的关系的曲线图。
[0020]
图8是表示金属焊垫间的接合不良的一例的概略截面图。
[0021]
图9是表示电路芯片的金属焊垫的凹陷的情况的图。
[0022]
图10是表示电路芯片的金属焊垫的凹陷的情况的图。
[0023]
图11是表示贴合后的半导体晶圆面内的接合不良的芯片位置的图。
[0024]
图12是表示贴合后的半导体晶圆面内的接合不良的芯片位置的图。
具体实施方式
[0025]
以下，参照附图对本发明的实施方式进行说明。本实施方式并不限定本发明。附图是示意性的或概念性的图，各部分的比率等未必与实物相同。在说明书与附图中，对与已述附图中所述的内容相同的要素标注相同的符号并适当省略详细的说明。
[0026]
图1是表示本实施方式的半导体装置的构造的截面图。图1的半导体装置是将阵列芯片1与电路芯片2贴合而成的三维存储器。半导体装置例如为nand(not and，与非)型闪速存储器。电路芯片2为第1芯片的例子，阵列芯片1为第2芯片的例子。
[0027]
阵列芯片1具备包含多个存储单元的存储单元阵列11、存储单元阵列11上的绝缘膜12、及存储单元阵列11下的层间绝缘膜13。绝缘膜12例如为氧化硅膜或氮化硅膜。层间绝缘膜13例如为氧化硅膜、或包含氧化硅膜与其它绝缘膜的积层膜。
[0028]
电路芯片2设置在阵列芯片1下。符号s表示阵列芯片1与电路芯片2的贴合面。电路芯片2具备层间绝缘膜14及层间绝缘膜14下的衬底15。层间绝缘膜14例如为氧化硅膜、或包含氧化硅膜与其它绝缘膜的积层膜。衬底15例如为硅衬底等半导体衬底。
[0029]
图1表示与衬底15的表面平行且相互垂直的x方向及y方向、以及与衬底15的表面垂直的z方向。在本说明书中，将 z方向作为上方向处理，将-z方向作为下方向处理。-z方向可以与重力方向一致，也可以不与重力方向一致。
[0030]
阵列芯片1具备多个字线wl与源极线sl作为存储单元阵列11内的电极层。图1表示存储单元阵列11的阶梯构造部21。各字线wl经由接触插塞22而与字线配线层23电连接。贯通多个字线wl的各柱状部cl经由通孔插塞24而与位线bl电连接，且与源极线sl电连接。源极线sl包含作为半导体层的第1源极层sl1、及作为金属层的第2源极层sl2。存储单元阵列11例如为将多个存储单元三维排列而成的立体型存储单元阵列。
[0031]
电路芯片2具备多个晶体管31。各晶体管31具备介隔栅极绝缘膜设置在衬底15上的栅极电极32、以及设置在衬底15内的未图示的源极扩散层及漏极扩散层。晶体管31例如构成cmos(complementary metal oxide semiconductor，互补金属氧化物半导体)电路等逻辑电路。该cmos电路控制阵列芯片1。另外，电路芯片2具备设置在这些晶体管31的栅极电极32、源极扩散层、或漏极扩散层上的多个接触插塞33、设置在这些接触插塞33上且包含多个配线的配线层34、及设置在配线层34上且包含多个配线的配线层35。
[0032]
电路芯片2还具备设置在配线层35上且包含多个配线的配线层36、设置在配线层36上的多个通孔插塞37、及设置在这些通孔插塞37上的多个金属焊垫38。作为第1配线的配线层36设置在由晶体管31构成的逻辑电路的上方。配线层36例如使用cu(铜)或al(铝)。作为第1焊垫的金属焊垫38设置在配线层36的上方。为了与阵列芯片1的金属焊垫41在贴合面s上接合，优选金属焊垫38与层间绝缘膜14成为大致同一平面。金属焊垫38例如也使用cu(铜)或al(铝)。金属焊垫38包含有效焊垫及虚设焊垫。作为第1通孔触点的通孔插塞37设置在配线层36与金属焊垫38之间，且将该配线层36与金属焊垫38之间电连接。如上所述，电路芯片2作为控制阵列芯片1的动作的控制电路(逻辑电路)发挥功能。该控制电路由晶体管31等构成，且电连接于金属焊垫38。
[0033]
阵列芯片1具备设置在金属焊垫38上的多个金属焊垫41、及设置在金属焊垫41上的多个通孔插塞42。另外，阵列芯片1具备设置在这些通孔插塞42上且包含多个配线的配线层43、及设置在配线层43上且包含多个配线的配线层44。为了与电路芯片2的金属焊垫38在贴合面s上接合，优选作为第2焊垫的金属焊垫41与层间绝缘膜13成为大致同一平面。金属焊垫41例如使用cu或al。金属焊垫41包含有效焊垫及虚设焊垫。作为第2配线的配线层43设置在金属焊垫41的上方。配线层43例如使用cu或al。作为第2通孔触点的通孔插塞42设置在配线层43与金属焊垫41之间，且将该配线层43与金属焊垫41之间电连接。在配线层43的上方，设置着其它配线、通孔插塞、存储单元阵列11等。关于配线层36、43、通孔插塞37、42、及金属焊垫38、41的详细情况将在下文叙述。此外，未必一定设置通孔插塞37、42。在该情况下，配线层36也可以不经由通孔插塞37而直接连接于金属焊垫38。配线层43也可以不经由通孔插塞42而直接连接于金属焊垫41。
[0034]
阵列芯片1还具备设置在配线层44上的多个通孔插塞45、设置在该通孔插塞45上或绝缘膜12上的金属焊垫46、及设置在金属焊垫46上或绝缘膜12上的钝化膜47。金属焊垫46例如使用cu或al，作为图1的半导体装置的外部连接焊垫(接合焊垫)发挥功能。钝化膜47例如为氧化硅膜等绝缘膜，且具有使金属焊垫46的上表面露出的开口部p。金属焊垫46能够经由该开口部p并利用接合线、焊球、金属凸块等连接于安装衬底或其它装置。
[0035]
图2是表示本实施方式的柱状部cl的构造的截面图。
[0036]
如图2所示，存储单元阵列11具备在层间绝缘膜13(图1)上交替地积层的多个字线wl与多个绝缘层51。字线wl例如为w(钨)层。绝缘层51例如为氧化硅膜。
[0037]
柱状部cl依次包含阻挡绝缘膜52、电荷储存层53、隧道绝缘膜54、通道半导体层55、及核心绝缘膜56。电荷储存层53例如为氮化硅膜，介隔阻挡绝缘膜52形成在字线wl及绝缘层51的侧面。电荷储存层53也可以为多晶硅层等半导体层。通道半导体层55例如为多晶硅层，介隔隧道绝缘膜54形成在电荷储存层53的侧面。阻挡绝缘膜52、隧道绝缘膜54、及核心绝缘膜56例如为氧化硅膜或金属绝缘膜。
[0038]
图3是表示本实施方式的链图案的配置的概略俯视图。图3表示从相对于贴合面s大致垂直的方向(z方向)观察的阵列芯片1的概略平面。
[0039]
作为第1图案的链图案100a～100c为用来检测阵列芯片1与电路芯片2的配线接合部的连接不良的teg(test element group，测试元件群)图案。链图案100a～100c如下文参照图5所述，为将阵列芯片1的金属焊垫41、通孔插塞42、配线层43、及电路芯片2的配线层36、通孔插塞37、金属焊垫38连续地连接的图案，在图1的金属焊垫41与金属焊垫38的接合
部中相互电连接。
[0040]
存储单元阵列区域r11为设置着存储单元阵列11的区域。阶梯区域r21为设置着存储单元阵列11的端部的阶梯构造部21的区域。在阶梯区域r21的外侧设置着teg区域rteg。在teg区域rteg未设置存储单元阵列11等半导体元件，但设置着试验图案。
[0041]
链图案100a设置在存储单元阵列区域r11，在从z方向观察的俯视下与存储单元阵列11重叠。链图案100a为在存储单元阵列11的下方检测金属焊垫38与金属焊垫41之间的接合不良的试验图案。此外，链图案100a的金属焊垫41与用于存储单元阵列11的金属焊垫设置在相同层，但不连接于存储单元阵列11，设置为试验图案用的金属焊垫。
[0042]
链图案100b在从z方向观察的俯视下，与存储单元阵列11及设置在该存储单元阵列11的端部的阶梯构造部21的两者重叠。也就是说，链图案100b锯齿状地设置在存储单元阵列区域r11与阶梯区域r21的交界部。在存储单元阵列11的端部，设置着用于将位线与存储器串之间连接的漏极侧选择栅极的金属焊垫38、41。链图案100b为检测用于该漏极侧选择栅极的金属焊垫38与金属焊垫41之间的接合不良的试验图案。
[0043]
链图案100c在从z方向观察的俯视下，与阶梯构造部21及处于该阶梯构造部21的周边的作为试验区域的teg区域rteg的两者重叠。也就是说，链图案100c锯齿状地设置在阶梯区域r21与teg区域rteg的交界部。链图案100c检测处于阶梯构造部21及teg区域rteg的金属焊垫38与金属焊垫41之间的接合不良。
[0044]
在存储单元阵列区域r11与阶梯区域r21的交界部、及阶梯区域r21与teg区域rteg的交界部中，阵列芯片1的构造发生变化。该构造的变化有导致金属焊垫38、41的连接不良的担忧。因此，在本实施方式中，不仅在存储单元阵列区域r11，而且在这样的存储单元阵列区域r11与阶梯区域r21的交界部、或者存储单元阵列区域r11与teg区域rteg的交界部配置链图案100a～100c。由此，容易检测金属焊垫38、41的连接不良。
[0045]
在teg区域rteg设置着金属焊垫46。作为第3或第4焊垫的金属焊垫46能够与阵列芯片1及电路芯片2的外部器件连接。金属焊垫46连接于链图案100a～100c的端部，且是用以从外部对链图案100a～100c输入试验信号而设置。例如，在各链图案100a～100c的两端分别连接着金属焊垫46。对链图案100a～100c的一端的金属焊垫46与另一端的金属焊垫46之间施加电力，测定各链图案100a～100c的电阻值。在该电阻值大于特定的阈值的情况下，能够判断为金属焊垫38与金属焊垫41之间产生连接不良。
[0046]
图4是表示链图案的构成的概略俯视图。图4表示从z方向观察的链图案100a的概略平面。图5是图4的链图案的概略截面图。
[0047]
如图5所示，链图案100a～100c(以下，也总称为链图案100)具有将配线层36、通孔插塞37、金属焊垫38、金属焊垫41、通孔插塞42、及配线层43按照该顺序连续地串联连接而成的构成。
[0048]
链图案100具有将配线层36、通孔插塞37、金属焊垫38、金属焊垫41、通孔插塞42、及配线层43逐一串联连接的单位链构造u1。链图案100可以仅具有1个单位链构造u1，也可以将多个单位链构造u1串联连接而构成。单位链构造u1包含1个金属焊垫38与金属焊垫41的接合部。因此，链图案100包含与串联连接的单位链构造u1的数量相同数量的接合部。通过对这样的链图案100进行试验，能够对链图案100中所包含的单位链构造u1的接合部进行试验。
[0049]
串联连接于1个链图案100的单位链构造u1的个数并不特别限定。但串联连接的链图案100的数量为1个以上，有为10
×
103～10
×
106的情况。
[0050]
图4所示的接合部b为金属焊垫38与金属焊垫41的接合部。通孔插塞37、42与接合部b重叠，在图4中未显示。配线层36及配线层43交替地连接于邻接的多个接合部b间。另外，配线层36或43如图3所示从金属焊垫46延伸到接合部b，且连接于金属焊垫46与接合部b的金属焊垫41之间。链图案100的配线位置及配线长度为任意，并不特别限定。然而，虽然在图4中未图示，但链图案100b、100c优选在x方向上往返交叉于存储单元阵列区域r11与阶梯区域r21的交界部、及阶梯区域r21与teg区域rteg的交界部。由此，链图案100b、100c能够有效率地对这些交界部中的连接不良进行试验。
[0051]
图6是表示链图案100及金属焊垫46的构成例的概略图。
[0052]
配线层43包含配线层43＿1、43＿2。配线层43＿1、43＿2为从处于链图案100的两端的接合部b到金属焊垫46为止的配线，为链图案100的端部的配线。配线层43＿1、43＿2为从用于与外部连接的金属焊垫46到最初(或最后)的接合部b为止的配线层43。或者，配线层43＿1、43＿2也可以说为从金属焊垫46到最初(或最后)的金属焊垫38或41为止的配线层43。
[0053]
配线层36包含配线层36＿1、36＿2。配线层36＿1、36＿2为从处于链图案100的两端的接合部b到金属焊垫46为止的配线，为链图案100的端部的配线。配线层36＿1、36＿2为从用于与外部连接的金属焊垫46到最初(或最后)的接合部b为止的配线层36。或者，配线层36＿1、36＿2也可以说为从金属焊垫46到最初(或最后)的金属焊垫38或41为止的配线层36。
[0054]
将配线层43＿1、43＿2的长度分别设为l43＿1、l43＿2。将配线层36＿1、36＿2的长度分别设为l36＿1、l36＿2。此时，可知配线长度l43＿1、l43＿2、l36＿1、l36＿2与接合不良率的关系成为图7的曲线图所示的关系。另外，可知贴合焊垫38与贴合焊垫41之间的配线层36及其它贴合焊垫间的配线层36的各自的长度与接合不良率的关系也具有相同的关系。
[0055]
图7是表示配线长度l43＿1、l43＿2、l36＿1、l36＿2与接合部b的良率的关系的曲线图。根据该曲线图可知，如果配线长度l43＿1、l43＿2、l36＿1、l36＿2较长，那么良率降低。此意味着如果各链图案100的端部的配线层36、43的配线长度l43＿1、l43＿2、l36＿1、l36＿2较长，那么接合部b中的金属焊垫41与金属焊垫38的接合不良增大。例如，如果配线层36、43的配线长度l43＿1、l43＿2、l36＿1、l36＿2超过1mm，那么良率开始降低。因此，优选配线层36、43的配线长度l43＿1、l43＿2、l36＿1、l36＿2为1mm以下。另外，关于贴合焊垫38与贴合焊垫41之间的配线层36及其它贴合焊垫间的配线层36的各自的长度，也是如果超过1mm，那么同样良率开始降低。
[0056]
也就是说，优选从金属焊垫46到通孔插塞37为止的配线层36的长度l36＿1、l36＿2为1mm以下。优选从金属焊垫46到通孔插塞42为止的配线层43的长度l43＿1、l43＿2为1mm以下。进而，优选贴合焊垫38与贴合焊垫41之间的配线层36及其它贴合焊垫间的配线层36的各自的长度也为1mm以下。由此，可降低金属焊垫41与金属焊垫38的接合不良，提高良率。此外，可知该接合不良不依赖于链图案100的链规模(单位链构造u1的连结个数)。
[0057]
接下来，对金属焊垫41与金属焊垫38的接合不良进行说明。
[0058]
图8是表示金属焊垫41与金属焊垫38的接合不良的一例的概略截面图。图8的左侧的金属焊垫38与金属焊垫41在贴合面s上正常接合。图8的右侧的金属焊垫38与金属焊垫41在贴合面s上分离，成为接合不良。其原因在于，金属焊垫38及/或41的材料在cmp(chemical mechanical polishing，化学机械抛光)等步骤中被侵蚀削除。
[0059]
图9及图10是表示电路芯片2的金属焊垫38的凹陷的情况的图。此外，在图9及图10中，对电路芯片2进行说明，但关于阵列芯片1的金属焊垫41的凹陷也相同。
[0060]
在将阵列芯片1与电路芯片2贴合之前，在前步骤中，对金属焊垫38及层间绝缘膜14使用cmp法研磨而使之平坦化。在该cmp步骤中，不仅利用研磨垫物理研磨金属焊垫38，而且将浆料接触于金属焊垫38而化学研磨金属焊垫38。例如，作为金属焊垫38的材料的铜被浆料通过cu
→
cu
2
2e
－
的化学反应削除。该浆料与金属焊垫38的材料(例如，铜)的化学反应依赖于金属焊垫38的配置密度(每单位面积的金属焊垫38的露出面积)而发生变化。也就是说，在金属焊垫38的配置密度较高的区域中，浆料用于较多的金属焊垫38的研磨，所以浆料的化学势变低。另一方面，在金属焊垫38的配置密度较低的区域中，浆料仅用于较少的金属焊垫38的研磨，所以浆料的化学势维持于较高。因此，在金属焊垫38的配置密度较高的区域中，金属焊垫38并不那么被削除，不易产生凹陷。另一方面，在金属焊垫38的配置密度较低的区域中，金属焊垫38容易被削除，容易产生凹陷。关于阵列芯片1的金属焊垫41，可以说也相同。
[0061]
因此，例如图9所示，在半导体芯片或者半导体晶圆的端部e中，金属焊垫38、41凹陷的情况较多，容易产生接合不良。另外，如图10所示，与金属焊垫38、41的密度较高的区域相比，金属焊垫38、41的密度较低的区域中，金属焊垫38、41凹陷的情况较多，容易产生接合不良。
[0062]
图11及图12是表示贴合后的半导体晶圆面内的接合不良的芯片位置的图。如果参照图11及图12，那么可知半导体晶圆的端部的半导体芯片产生接合不良。
[0063]
如上所述，通过使从金属焊垫46到通孔插塞37为止的配线层36的长度l36＿1、l36＿2为1mm以下而抑制金属焊垫38的凹陷。这是通过使配线层36、43的长度为1mm以下，而降低金属焊垫38、46的露出密度。关于从金属焊垫46到通孔插塞42为止的配线层43的长度l43＿1、l43＿2、以及贴合焊垫38与贴合焊垫41之间的配线层36及其它贴合焊垫间的配线层36的各自的长度也相同。其结果，本实施方式的半导体装置能够抑制配线彼此的接合不良，提高良率。
[0064]
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样地包含在权利要求书中所记载的发明及与其均等的范围中。
[0065]
[符号的说明]
[0066]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
阵列芯片
[0067]2ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
电路芯片
[0068]
11
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
存储单元阵列
[0069]
12
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
绝缘膜
[0070]
13、14
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
层间绝缘膜
[0071]
15、16
ꢀꢀꢀꢀꢀꢀꢀꢀ
衬底
[0072]
21
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
阶梯构造部
[0073]
22、33
ꢀꢀꢀꢀꢀꢀꢀꢀ
接触插塞
[0074]
23
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
字线配线层
[0075]
24、37、42、45
ꢀꢀ
通孔插塞
[0076]
31
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
晶体管
[0077]
32
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
栅极电极
[0078]
34、35、43、44
ꢀꢀ
配线层
[0079]
36
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
配线层
[0080]
38、41、46
ꢀꢀꢀꢀ
金属焊垫
[0081]
47
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
钝化膜
[0082]
100a～100c
ꢀꢀꢀ
链图案。