半导体存储装置的制作方法

半导体存储装置
1.[相关申请案]
[0002]
本技术案享有以日本专利申请案2020-147663号(申请日：2020年9月2日)为基础申请案的优先权。本技术案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
[0003]
本发明的实施方式涉及一种半导体存储装置。


背景技术：

[0004]
作为半导体存储装置，已知有nand(not and，与非)型闪速存储器。


技术实现要素：

[0005]
实施方式提供一种能够提高处理能力的半导体存储装置。
[0006]
实施方式的半导体存储装置包含：存储器串，包含第1至第4选择晶体管、以及第1及第2存储单元，且是依序将第1选择晶体管、第2选择晶体管、第1存储单元、第2存储单元、第3选择晶体管及第4选择晶体管串联连接而成；第1至第4选择栅极线，分别连接于第1至第4晶体管的栅极；第1及第2字线，分别连接于第1及第2存储单元的栅极；位线，连接于第1选择晶体管；源极线，连接于第4选择晶体管；以及行解码器，构成为对第1至第4选择栅极线、以及第1及第2字线施加电压。抹除动作包含抹除第1及第2存储单元的数据的第1模式、以及抹除第1及第2存储单元中一者的数据的第2模式。在第1模式中，对位线及源极线施加第1电压，对第1选择栅极线施加低于第1电压且在第1选择晶体管中产生gidl(gate induced drain leakage，栅极感应漏极泄漏)的第2电压，对第2选择栅极线施加第3电压，对第3选择栅极线施加第4电压，对第4选择栅极线施加低于第1电压且在第4选择晶体管中产生gidl的第5电压，对第1及第2字线施加低于第1至第5电压的第6电压。
附图说明
[0007]
图1是一实施方式的半导体存储装置的框图。
[0008]
图2是一实施方式的半导体存储装置所具备的存储单元阵列的电路图。
[0009]
图3是一实施方式的半导体存储装置所具备的存储单元阵列的剖视图。
[0010]
图4是表示一实施方式的半导体存储装置所具备的存储器柱mp中的杂质的浓度分布的概念图。
[0011]
图5是表示一实施方式的半导体存储装置中的区块抹除模式时的各配线的电压的时序图。
[0012]
图6是表示一实施方式的半导体存储装置中的子区块抹除模式时的各配线的电压的时序图。
[0013]
图7是表示一实施方式的半导体存储装置中的子区块抹除模式时的各配线的电压的时序图。
具体实施方式
[0014]
以下，参照附图对实施方式进行说明。此外，在以下说明中，对具有大致相同功能及构成的构成要素标注相同符号，仅在需要时进行重复说明。另外，以下所示的各实施方式例示了用来实现该实施方式的技术性思想的装置或方法，实施方式的技术性思想并非将构成零件的材质、形状、构造、配置等特定为下述内容。实施方式的技术性思想在权利要求书中，能够追加各种变更。
[0015]
对实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举在半导体衬底上三维地积层着存储单元晶体管的三维积层型nand型闪速存储器为例进行说明。
[0016]
1.构成
[0017]
1.1半导体存储装置的整体构成
[0018]
首先，使用图1对半导体存储装置的整体构成的一例进行说明。图1是表示半导体存储装置的基本的整体构成的框图的一例。
[0019]
如图1所示，半导体存储装置1包含存储器芯部10与周边电路部20。
[0020]
存储器芯部10包含存储单元阵列11、行解码器12及感测放大器13。
[0021]
存储单元阵列11具备多个区块blk(blk0、blk1、
…
)。区块blk各自具备作为将存储单元晶体管串联连接而成的nand串ns的集合的多个串组件su(在图1的例子中，为4个串组件su0～su3)。例如，区块blk为数据的抹除单位。区块blk内包含的存储单元晶体管所保存的数据能够一次性抹除。进而，在本实施方式中，能够将区块blk分割为多个区域(子区块sblk)，独立地抹除各区域。区块blk内的各nand串ns相应于子区块sblk数量被分割。而且，经分割的nand串ns包含在各不相同的子区块sblk中。以下，对区块blk包含2个子区块sblk的情况进行说明。将2个子区块sblk分别表述为“上(upper)子区块usblk”及“下(lower)子区块lsblk”。例如，区块blk0包含上子区块usblk0及下子区块lsblk0。区块blk1包含上子区块usblk1及下子区块lsblk1。此外，存储单元阵列11内的区块blk的个数、子区块sblk的个数、区块blk内的串组件su的个数、及串组件su内的nand串ns的个数为任意。
[0022]
行解码器12将从未图示的外部控制器接收到的行地址解码。然后，行解码器12基于解码结果选择存储单元阵列11的行方向的配线。更具体来说，行解码器12对用来选择行方向的各种配线(字线及选择栅极线)赋予电压。
[0023]
感测放大器13在数据读出时，经由位线感测从任一个区块blk读出的数据。另外，感测放大器13在数据写入时，经由位线将与写入数据对应的电压赋予到存储单元阵列11。
[0024]
周边电路部20包含序列发生器21及电压产生电路22。
[0025]
序列发生器21控制半导体存储装置1整体的动作。更具体来说，序列发生器21在写入动作、读出动作及抹除动作时，控制电压产生电路22、行解码器12及感测放大器13等。
[0026]
电压产生电路22产生用于写入动作、读出动作及抹除动作的电压，供给到存储单元阵列11、行解码器12、及感测放大器13等。
[0027]
1.2存储单元阵列的电路构成
[0028]
接下来，使用图2对存储单元阵列11的构成进行说明。图2示出区块blk0的串组件su0的电路图。此外，其它区块blk及串组件su也为相同的构成。
[0029]
如图2所示，区块blk0的串组件su0包含多个nand串ns。nand串ns各自例如包含160个存储单元晶体管mc0～mc159、10个虚设存储单元晶体管mcdd0～mcdd3、mcdu、mcdl、及
mcds0～mcds3、以及13个选择晶体管stt1a～stt1c、st1a～st1c、st2a～st2c、及stb2a～stb2d。以下，在不限定存储单元晶体管mc0～mc159中的某一个的情况下，表述为存储单元晶体管mc。在不限定虚设存储单元晶体管mcdd0～mcdd3中的某一个的情况下，表述为虚设存储单元晶体管mcdd。在不限定虚设存储单元晶体管mcds0～mcds3中的某一个的情况下，表述为虚设存储单元晶体管mcds。在不限定虚设存储单元晶体管mcdd、mcdu、mcdl及mcds中的某一个的情况下，表述为虚设存储单元晶体管mcd。在不限定选择晶体管stt1a～stt1c中的某一个的情况下，表述为stt1。在不限定选择晶体管st1a～st1c中的某一个的情况下，表述为st1。在不限定选择晶体管st2a～st2c中的某一个的情况下，表述为st2。在不限定选择晶体管stb2a～stb2d中的某一个的情况下，表述为stb2。
[0030]
存储单元晶体管mc及虚设存储单元晶体管mcd具备控制栅极与电荷蓄积层。存储单元晶体管mc非易失地保存数据。虚设存储单元晶体管mcd为与存储单元晶体管mc相同的构成，但被用作虚拟操作，而不用于数据保存。
[0031]
此外，存储单元晶体管mc及虚设存储单元晶体管mcd可以是在电荷蓄积层使用绝缘膜的monos(metal-oxide-nitride-oxide-semiconductor，金属氧化物-氮化物-氧化物半导体)型，也可以是在电荷蓄积层使用导电层的fg(floating gate，浮栅)型。以下，在本实施方式中，以monos型为例进行说明。nand串ns内的存储单元晶体管mc及虚设存储单元晶体管mcd的个数为任意。也可以不设置虚设存储单元晶体管mcd。
[0032]
选择晶体管st1及st2用于选择串组件su(nand串ns)。选择晶体管stt1及stb2在写入动作及读出动作时，与选择晶体管st1及st2同样，用于选择串组件su。另外，选择晶体管stt1及stb2用于在抹除动作时，产生gidl电流。选择晶体管st1、st2、stt1及stb2的个数为任意，只要分别为1个以上即可。
[0033]
在nand串ns内，存储单元晶体管mc、虚设存储单元晶体管mcd、以及选择晶体管st1、st2、stt1及stb2的电流路径串联连接。更具体来说，例如，按照选择晶体管stb2a～stb2d及st2a～st2c、虚设存储单元晶体管mcds0～mcds3、存储单元晶体管mc0～mc79、虚设存储单元晶体管mcdl及mcdu、存储单元晶体管mc80～mc159、虚设存储单元晶体管mcdd3～mcdd0、以及选择晶体管st1c～st1a及stt1c～stt1a的顺序将电流路径串联连接。
[0034]
在本实施方式中，nand串ns包含与下子区块lblk对应的下串nsl、及与上子区块usblk对应的上串nsu。在图2的例子中，下串nsl包含存储单元晶体管mc0～mc79、虚设存储单元晶体管mcds0～mcds3及mcdl、以及选择晶体管st2a～st2c及stb2a～stb2d。在上串nsu中，包含存储单元晶体管mc80～mc159、虚设存储单元晶体管mcdd0～mcdd3及mcdu、以及选择晶体管st1a～st1c及stt1a～stt1c。也就是说，在下子区块lsblk的抹除动作中，区块blk内的存储单元晶体管mc0～mc79的数据能够抹除。在上子区块usblk的抹除动作中，区块blk内的存储单元晶体管mc80～mc159的数据能够抹除。
[0035]
处于区块blk内的存储单元晶体管mc0～mc159的控制栅极分别共通连接于字线wl0～wl159。更具体来说，区块blk0内的串组件su0～su3中所包含的多个nand串ns的存储单元晶体管mc0共通连接于字线wl0。其它存储单元晶体管mc也相同。另外，处于区块blk内的虚设存储单元晶体管mcdd0～mcdd3、mcdu、mcdl、及mcds0～mcds3的控制栅极分别共通连接于虚设字线wldd0～wldd3、wldu、wldl、及wlds0～wlds3。以下，在不限定字线wl0～wl159中的某一个的情况下，表述为字线wl。在不限定虚设字线wldd0～wldd3、wldu、wldl、及
wlds0～wlds3中的某一个的情况下，表述为虚设字线wld。
[0036]
字线wl0～wl159、以及虚设字线wldd0～wldd3、wldu、wldl、及wlds0～wlds3连接于行解码器12，分别独立地被控制。
[0037]
串组件su内的多个选择晶体管stt1a～stt1c及st1a～st1c的栅极分别共通连接于与串组件su对应的1个选择栅极线。更具体来说，串组件su0内的多个选择晶体管stt1a～stt1c的栅极分别共通连接于选择栅极线sgdt0a～sgdt0c。串组件su0内的多个选择晶体管st1a～st1c的栅极分别共通连接于选择栅极线sgd0a～sgd0c。而且，选择栅极线sgdt0a～sgdt0c共通连接于选择栅极线sgdt0。选择栅极线sgd0a～sgd0c共通连接于选择栅极线sgd0。
[0038]
同样地，未图示的串组件su1内的多个选择晶体管stt1a～stt1c的栅极分别共通连接于选择栅极线sgdt1a～sgdt1c。串组件su1内的多个选择晶体管st1a～st1c的栅极分别共通连接于选择栅极线sgd1a～sgd1c。而且，选择栅极线sgdt1a～sgdt1c共通连接于选择栅极线sgdt1。选择栅极线sgd1a～sgd1c共通连接于选择栅极线sgd1。以下，当不限定于串组件su进行表述时，将相当于串组件su0的选择栅极线sgdt0及sgd0的配线分别表述为选择栅极线sgdt及sgd。
[0039]
选择栅极线sgdt0及sgd0连接于行解码器12，分别独立地被控制。其它串组件su1～su3也相同。因此，行解码器12能够对各串组件su的选择栅极线sgdt与sgd施加不同的电压。此外，例如，串组件su0的选择栅极线sgdt0a～sgdt0c及sgd0a～sgd0c也可以利用行解码器12分别独立地控制。其它串组件su也相同。
[0040]
区块blk内的多个选择晶体管stb2a～stb2d的栅极共通连接于1个选择栅极线sgsb。同样地，区块blk内的多个选择晶体管st2a～st2c的栅极共通连接于1个选择栅极线sgs。更具体来说，串组件su0内的多个选择晶体管stb2a～stb2d的栅极分别共通连接于选择栅极线sgsb0a～sgsb0d。串组件su0内的多个选择晶体管st2a～st2c的栅极分别共通连接于选择栅极线sgs0a～sgs0c。而且，选择栅极线sgsb0a～sgsb0d共通连接于选择栅极线sgsb。选择栅极线sgs0a～sgs0c共通连接于选择栅极线sgs。其它串组件su也相同。此外，也可以针对每个串组件su设置不同的选择栅极线sgsb及sgs。
[0041]
选择栅极线sgsb及sgs连接于行解码器12，分别独立地被控制。因此，行解码器12能够对选择栅极线sgsb与sgs施加不同的电压。此外，例如，串组件su0的选择栅极线sgsb0a～sgsb0d及sgs0a～sgs0c也可以利用行解码器12分别独立地控制。其它串组件su也相同。
[0042]
处于串组件su内的多个nand串ns的选择晶体管stt1a的漏极连接于分别不同的位线bl0～bln(n为1以上的整数)。以下，在不限定位线bl0～bln的情况下，表述为位线bl。各位线bl连接于感测放大器13，能够独立地控制。
[0043]
区块blk内的多个选择晶体管stb2a的源极共通连接于源极线sl。
[0044]
也就是说，串组件su是连接于不同位线bl，且连接于同一选择栅极线sgdt及sgd的nand串ns的集合体。另外，区块blk是字线wl为共通的多个串组件su的集合体。而且，存储单元阵列11是位线bl为共通的多个区块blk的集合体。
[0045]
写入动作及读出动作是对与任一串组件su中的任一字线wl连接的多个存储单元晶体管mc总括地进行。以下，在写入动作及读出动作时，将总括地选择的存储单元晶体管mc的群称为“单元组件cu”。而且，将针对1个单元组件cu写入或读出的1位数据的集合称为“页”。
[0046]
1.3存储单元阵列的截面构成
[0047]
接下来，使用图3对存储单元阵列11的截面构成进行说明。图3的例子示出串组件su0的1个nand串ns的截面。此外，在图3中，省略了一部分层间绝缘膜。
[0048]
如图3所示，在半导体衬底30上，形成着绝缘层31。绝缘层31例如使用氧化硅膜(sio2)。此外，也可以在形成着绝缘层31的区域，即半导体衬底30与配线层32之间，设置行解码器12或感测放大器13等电路。
[0049]
在绝缘层31上，形成着配线层32，所述配线层32分别在与半导体衬底30大致平行的x方向及与x方向交叉的y方向上延伸，作为源极线sl发挥功能。配线层32由导电材料构成，例如使用硅(si)等半导体中添加了杂质的n型半导体。以下，在本实施方式中，以使用掺杂了磷的多晶硅(p doped poly-si)作为配线层32的情况为例进行说明。
[0050]
在配线层32的上方，沿x方向延伸，且从下层起作为选择栅极线sgsb0a～sgsb0d发挥功能的4层配线层33在与半导体衬底30垂直的z方向上以相隔的方式积层。在4层配线层33的上方，沿x方向延伸，且从下层起作为选择栅极线sgs0a～sgs0c发挥功能的3层配线层34在z方向上以相隔的方式积层。在3层配线层34的上方，从下层起作为虚设字线wlds0～wlds3、字线wl0～wl79、虚设字线wldl及wldu、字线wl80～wl159、及虚设字线wldd3～wldd0发挥功能的170层配线层35在z方向上以相隔的方式积层。进而，在170层配线层35的上方，沿x方向延伸，且从下层起作为选择栅极线sgd0c～sgd0a发挥功能的3层配线层36在z方向上以相隔的方式积层。在3层配线层36的上方，沿x方向延伸，且从下层起作为选择栅极线sgdt0c～sgdt0a发挥功能的3层配线层37在z方向上以相隔的方式积层。配线层33～37也可以使用金属材料、n型半导体或p型半导体等作为导电材料。以下，在本实施方式中，对配线层33使用掺杂了磷的多晶硅，配线层34～37使用氮化钛(tin)/钨(w)的积层构造的情况进行说明。tin例如具有在利用cvd(chemical vapor deposition，化学气相沉积)使w成膜时，作为用于防止w与sio2的反应的势垒层或用于提高w的密接性的密接层的功能。
[0051]
以贯通配线层33～37的方式，设置着到达配线层32的存储器柱mp。1个存储器柱mp与1个nand串ns对应。存储器柱mp例如包含2个存储器柱lmp及ump。在本实施方式中，例如存储器柱lmp与下串nsl即下子区块lblk对应。存储器柱lmp通过(贯通)配线层33及34、以及作为虚设字线wlds0～wlds3、字线wl0～wl79、及虚设字线wldl发挥功能的配线层35，底面到达配线层32。存储器柱ump与上串nsu即上子区块ublk对应。存储器柱ump设置在存储器柱lmp上，例如通过作为虚设字线wldu、字线wl80～wl159、及虚设字线wldd3～wldd0发挥功能的配线层35、以及配线层36及37。这些存储器柱lmp及ump侧面具有阶差，且在z轴方向上连接而形成存储器柱mp。以下，也将包含侧面阶差的存储器柱lmp与存储器柱ump的连接部表述为结jct。此外，在图3的例子中，将2个存储器柱lmp及ump连接而形成存储器柱mp，但z轴方向上连接的柱的段数为任意。存储器柱mp可以是1段的构成，也可以是3段以上的构成。
[0052]
存储器柱mp包含阻挡绝缘膜38、电荷蓄积层39、隧道绝缘膜40、半导体层41、芯层42及顶盖层43。
[0053]
更具体来说，形成着与存储器柱lmp对应的存储器孔lmh及与存储器柱ump对应的存储器孔umh。在存储器孔umh的侧面以及存储器孔lmh的侧面的一部分及底面依序形成着阻挡绝缘膜38、电荷蓄积层39及隧道绝缘膜40。存储器孔lmh及umh的内部由半导体层41及
芯层42填埋。在存储器孔umh的上部，在半导体层41及芯层42上，设置着顶盖层43。半导体层41是供形成存储单元晶体管mc、虚设存储单元晶体管mcd、以及选择晶体管st1、stt1、st2、及stb2的通道的区域。存储器孔lmh及umh的侧面的阻挡绝缘膜38、电荷蓄积层39及隧道绝缘膜40以配线层33～37与半导体层41不相接的方式形成。也就是说，在存储器孔lmh及umh中，在包含与配线层33～37相接的区域的侧面形成着阻挡绝缘膜38、电荷蓄积层39及隧道绝缘膜40。而且，在存储器孔lmh的侧面与配线层32相接的区域的一部分，去除了阻挡绝缘膜38、电荷蓄积层39及隧道绝缘膜40。由此，半导体层41的侧面的一部分与配线层32相接。
[0054]
由存储器柱mp与作为字线wl0～wl159发挥功能的配线层35，构成存储单元晶体管mc0～mc159。同样地，由存储器柱mp与作为虚设字线wldd0～wldd3、wldu、wldl、及wlds0～wlds3发挥功能的配线层35，构成虚设存储单元晶体管mcdd0～mcdd3、mcdu、mcdl、及mcds0～mcds3。由存储器柱mp与作为选择栅极线sgdt0a～sgdt0c发挥功能的配线层37，构成选择晶体管stt1a～stt1c。由存储器柱mp与作为选择栅极线sgd0a～sgd0c发挥功能的配线层36，构成选择晶体管st1a～st1c。由存储器柱mp与作为选择栅极线sgs0a～sgs0c发挥功能的配线层34，构成选择晶体管st2a～st2c。由存储器柱mp与作为选择栅极线sgsb0a～sgsb0d发挥功能的配线层33，构成选择晶体管stb2a～stb2d。
[0055]
阻挡绝缘膜38、隧道绝缘膜40、芯层42例如使用sio2。电荷蓄积层39例如使用氮化硅膜(sin)。半导体层41例如使用多晶硅。顶盖层43例如使用n型半导体。
[0056]
在顶盖层43上，形成着接触插塞44。在接触插塞44上，形成着作为位线bl发挥功能且沿y方向延伸的配线层45。接触插塞44及配线层45由导电材料构成，例如使用钛(ti)/tin/w的积层构造或铜配线等。
[0057]
此外，在所述构成中，结jct区域的半导体层41也可以使用n型半导体。
[0058]
2.存储器柱的杂质浓度
[0059]
接下来，使用图4对存储器柱的杂质浓度进行说明。图4是表示存储器柱mp的半导体层41中的杂质的浓度分布的概念图。此外，在图4的例子中，对使用砷(as)作为用于形成n型半导体的杂质的情况进行说明。
[0060]
如图4所示，在半导体层41的供形成选择晶体管stt1的通道的区域(与选择栅极线sgdt0a～sgdt0c相向的区域)，通过例如离子注入，掺杂了as。由此，在半导体层41，在与选择晶体管stt1对应的区域中形成n型半导体。在本实施方式中，在抹除动作时，使用选择晶体管stt1及stb2产生gidl电流。例如，在选择晶体管stt1中，为了高效率地产生gidl电流，选择晶体管stt1的通道区域例如优选掺杂了1e19 atoms/cm3以上的杂质的n型半导体。在本实施方式中，只要在3个选择晶体管stt1a～stt1c的至少1个通道区域形成n型半导体即可。因此，在半导体层41中，as只要从存储器柱mp(顶盖层43)的上表面掺杂到比选择栅极线sgdt0a的下表面靠下侧即可。一旦as扩散到半导体层41的与选择晶体管st1对应的区域(比选择栅极线sgd0a的上表面靠下侧)，选择晶体管st1的阈值电压就会发生变动，导致nand串ns的选择动作产生误动作。因此，在本实施方式中，利用例如离子注入的加速电压来控制as的扩散深度，以使as不扩散到半导体层41的与选择晶体管st1对应的区域。相比p，使用as后能够使半导体层41的z方向(深度方向)上的分布陡峭，深度方向的控制变得容易。此外，也可以使用p来代替as。
[0061]
在半导体层41的与选择晶体管stb2对应的区域中，例如也能够通过从配线层32
(掺杂了磷的多晶硅)使p扩散，而形成n型半导体。在该情况下，使p不扩散到半导体层41的与选择晶体管st2对应的区域。
[0062]
另外，在本实施方式中，为了提高选择晶体管st1的截止特性，在供形成选择晶体管st1的通道的区域，通过例如离子注入，掺杂了硼(b)。此时，一旦b扩散到半导体层41的与虚设存储单元晶体管mcd对应的区域(比虚设字线wldd0的上表面靠下侧)，虚设存储单元晶体管mcd的阈值电压就会发生变动。因此，在本实施方式中，以使b不扩散到半导体层41的与虚设存储单元晶体管mcd对应的区域的方式进行控制。此外，也可以不掺杂b。
[0063]
3.抹除动作
[0064]
接下来，对抹除动作进行说明。本实施方式的抹除动作包含区块抹除模式与子区块抹除模式。区块抹除模式是选择1个区块blk执行抹除动作的模式。子区块抹除模式是选择上子区块usblk或下子区块lsblk的任一个执行抹除动作的模式。
[0065]
抹除动作大致包含抹除脉冲施加动作与抹除验证动作。抹除脉冲施加动作是为了降低存储单元晶体管mc的阈值电压而施加抹除脉冲的动作。抹除验证动作是判定施加抹除脉冲施加动作后，存储单元晶体管mc的阈值电压是否变得低于目标值的动作。在抹除动作中，通过反复执行抹除脉冲施加动作与抹除验证动作的组合，使存储单元晶体管mc的阈值电压降低到抹除电平为止。
[0066]
3.1区块抹除模式
[0067]
接下来，使用图5对区块抹除模式进行说明。图5是表示区块抹除模式中的抹除脉冲施加动作时的各配线的电压的时序图。
[0068]
如图5所示，首先，在时刻t0，行解码器12对抹除对象的区块blk(以下，也表述为“选择区块blk”)的选择栅极线sgdt、sgd、sgsb及sgs、字线wl、以及虚设字线wld施加例如电源电压vdd。另外，行解码器12对并非抹除对象的区块blk(以下，也表述为“非选择区块blk”)的字线wl及虚设字线wld施加电压vdd。此外，字线wl及虚设字线wld的电压也可以并非电压vdd。字线wl及虚设字线wld的电压也可以是低于电压vdd的电压，以便将因gidl而产生的空穴注入到对应的存储单元晶体管mc及虚设存储单元晶体管mcd的电荷蓄积层39。另外，行解码器12也可以不对非选择区块blk的字线wl及虚设字线wld施加电压vdd，而使非选择区块blk的字线wl及虚设字线wld为浮动状态。
[0069]
接下来，在时刻t1，对源极线sl及位线bl施加电压vera。电压vera是用来产生gidl的高电压。然后，行解码器12对选择栅极线sgd及sgs施加电压vera，以便抑制向选择晶体管st1及st2的电荷蓄积层39注入空穴。此外，也可以对选择栅极线sgd及sgs分别施加与电压vera不同的电压。在该情况下，施加到选择栅极线sgd及sgs的电压也可以互不相同。例如，也可以对选择栅极线sgd及sgs分别施加高于电压vdd的电压。
[0070]
接下来，在时刻t2～t3期间，行解码器12对选择区块blk的选择栅极线sgdt及sgsb分别施加电压verasgdt及电压verasgsb。电压verasgdt是用于在选择晶体管stt1中产生gidl的高电压，且是低于电压vera且高于电压vdd的电压。电压verasgsb是用于在选择晶体管stb2中产生gidl的高电压，且是低于电压vera且高于电压vdd的电压。电压verasgdt与电压verasgsb可以是不同电压，也可以是相同电压。由此，在选择区块blk的选择晶体管stt1及stb2中，产生gidl。因gidl而产生的空穴注入到选择区块blk内的存储单元晶体管mc及虚设存储单元晶体管mcd的电荷蓄积层39。换句话说，从位线bl侧及源极线侧对存储单元晶体
管mc及虚设存储单元晶体管mcd供给空穴(抹除数据)。
[0071]
另外，行解码器12在时刻t2～t3期间，使非选择区块blk的字线wl及虚设字线wld为浮动状态。非选择区块blk的字线wl及虚设字线wld由于为浮动状态，所以通过与被施加电压vera的半导体层41(通道)耦合，而上升到例如电压vera。因此，非选择区块blk的存储单元晶体管mc及虚设存储单元晶体管mcd未被供给空穴(未被抹除数据)。
[0072]
在时刻t3，执行更新动作，对各配线施加电压vss。
[0073]
3.2子区块抹除模式
[0074]
接下来，使用图6及图7对子区块抹除模式进行说明。图6是表示上子区块usblk的抹除动作中，抹除脉冲施加动作时的各配线的电压的时序图。图7是表示下子区块lsblk的抹除动作中，抹除脉冲施加动作时的各配线的电压的时序图。
[0075]
首先，对上子区块usblk的抹除动作进行说明。
[0076]
如图6所示，首先，时刻t0的动作与区块抹除模式(图5)相同。
[0077]
接下来，在时刻t1，对源极线sl及位线bl施加电压vera。行解码器12对选择栅极线sgd、sgs及sgsb施加电压vera。此外，也可以对选择栅极线sgd、sgs及sgsb分别施加与电压vera不同的电压。在该情况下，施加到选择栅极线sgd、sgs及sgsb的电压也可以互不相同。
[0078]
接下来，在时刻t2～t3的期间，行解码器12对选择区块blk的选择栅极线sgdt施加电压verasgdt。进而，行解码器12使并非抹除对象的下子区块lblk侧的字线wl及虚设字线wld为浮动状态。由此，在时刻t2～t3期间，在选择晶体管stt1中产生gidl。下子区块lsblk侧的字线wl及虚设字线wld由于为浮动状态，所以通过与从位线bl侧被施加电压vera的半导体层41耦合，而上升到例如电压vera。在该状态下，因gidl而产生的空穴注入到选择区块blk内的上子区块usblk侧的存储单元晶体管mc及虚设存储单元晶体管mcd的电荷蓄积层39。换句话说，从位线bl侧，对上子区块usblk的存储单元晶体管mc及虚设存储单元晶体管mcd供给空穴(抹除数据)。另一方面，下子区块lsblk的存储单元晶体管mc及虚设存储单元晶体管mcd未被供给空穴(未被抹除数据)。
[0079]
在时刻t3，执行更新动作，对各配线施加电压vss。
[0080]
接下来，对下子区块lsblk的抹除动作进行说明。
[0081]
如图7所示，时刻t0的动作与图5及图6相同。
[0082]
接下来，在时刻t1，对源极线sl及位线bl施加电压vera。行解码器12对选择栅极线sgdt、sgd及sgs施加电压vera。此外，也可以对选择栅极线sgdt、sgd、及sgs分别施加与电压vera不同的电压。在该情况下，施加到选择栅极线sgdt、sgd、及sgs的电压也可以互不相同。
[0083]
在时刻t2～t3期间，行解码器12对选择区块blk的选择栅极线sgsb施加电压verasgsb。进而，行解码器12使并非抹除对象的上子区块ublk侧的字线wl及虚设字线wld为浮动状态。由此，在时刻t2～t3期间，在选择晶体管stb2中产生gidl。上子区块usblk侧的字线wl及虚设字线wld由于为浮动状态，所以通过与从源极线sl侧被施加电压vera的半导体层41耦合，而上升到例如电压vera。在该状态下，因gidl而产生的空穴注入到选择区块blk内的下子区块lsblk侧的存储单元晶体管mc及虚设存储单元晶体管mcd的电荷蓄积层39。换句话说，从源极线sl侧，对下子区块lsblk的存储单元晶体管mc及虚设存储单元晶体管mcd供给空穴(抹除数据)。另一方面，上子区块usblk的存储单元晶体管mc及虚设存储单元晶体管mcd未被供给空穴(未被抹除数据)。
[0084]
在时刻t3，执行更新动作，对各配线施加电压vss。
[0085]
4.本实施方式的效果
[0086]
如果为本实施方式的构成，则能够提高半导体存储装置的处理能力。对本效果进行详细叙述。
[0087]
例如，在抹除动作中，从源极线sl侧对nand串ns内的各存储单元晶体管mc供给空穴时，如果存储器柱mp内的半导体层41的长度变长，则很有可能无法将空穴充分地供给到位线bl附近的存储单元晶体管mc。因此，抹除动作的处理时间可能会变长。另外，通过对源极线sl附近的存储单元晶体管mc大量注入空穴，这些存储单元晶体管mc的阈值电压可能会成为向负电压侧大幅偏移的过抹除状态，当对过抹除状态的存储单元晶体管mc写入数据时，与对阈值电压为0v左右的存储单元晶体管mc写入数据时相比，写入动作的处理时间可能会变长。
[0088]
对此，如果为本实施方式的构成，则nand串ns包含用于在抹除动作时产生gidl的选择晶体管stt1及stb2、以及用于选择nand串ns的选择晶体管st1及st2。而且，能够对选择栅极线sgdt、sgd、sgsb及sgs施加分别不同的电压。由此，在抹除动作时，能够从源极线sl侧及位线bl侧对nand串ns内的各存储单元晶体管mc供给空穴。因此，能够缩短抹除动作的处理时间。进而，由于能够抑制过抹除，所以能够抑制写入动作的处理时间增加。因此，能够提高半导体存储装置的处理能力。
[0089]
进而，如果为本实施方式的构成，则能够从位线bl侧或源极线sl侧的任一侧对nand串ns内的各存储单元晶体管mc供给空穴。因此，能够执行子区块抹除动作。也就是说，能够选择区块blk内的区域执行抹除动作。
[0090]
另外，由于能够执行子区块抹除动作，所以例如在抹除动作之前执行垃圾回收的情况下，能够削减移动到未使用区块blk的有效数据的数据量。由此，能够抑制垃圾回收的处理时间增加。因此，能够提高半导体存储装置的处理能力。
[0091]
进而，如果为本实施方式的构成，则能够在半导体层41的选择晶体管stt1的通道区域形成n型半导体。由此，在选择晶体管stt1中，能够高效率地产生gidl电流。
[0092]
5.变化例等
[0093]
所述实施方式的半导体存储装置包含：存储器串(ns)，包含第1至第4选择晶体管、以及第1及第2存储单元，且是依序将第1选择晶体管(stt1)、第2选择晶体管(st1)、第1存储单元(mc159)、第2存储单元(mc0)、第3选择晶体管(st2)及第4选择晶体管(stb2)串联连接而成；第1至第4选择栅极线(sgdt、sgd、sgs、sgsb)，分别连接于第1至第4晶体管的栅极；第1及第2字线(wl159、wl0)，分别连接于第1及第2存储单元的栅极；位线(bl)，连接于第1选择晶体管；源极线(sl)，连接于第4选择晶体管；以及行解码器(12)，构成为对第1至第4选择栅极线、以及第1及第2字线施加电压。抹除动作包含抹除第1及第2存储单元的数据的第1模式(区块抹除模式)、以及抹除第1及第2存储单元中一者的数据的第2模式(子区块抹除模式)。在第1模式中，对位线及源极线施加第1电压(vera)，对第1选择栅极线施加低于第1电压且在第1选择晶体管中产生gidl的第2电压(verasgdt)，对第2选择栅极线施加第3电压(vera)，对第3选择栅极线施加第4电压(vera)，对第4选择栅极线施加低于第1电压且在第4选择晶体管中产生gidl的第5电压(verasgsb)，对第1及第2字线施加低于第1至第5电压的第6电压(vdd)。
[0094]
通过应用所述实施方式，能够提供能提高处理能力的半导体存储装置。
[0095]
此外，实施方式并不限定于上文所说明的方式，能够进行各种变化。
[0096]
进而，所述实施方式中的“连接”，也包含中间介置例如晶体管或电阻等其它某些部件而间接地连接的状态。
[0097]
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明范围或主旨中，并且包含在权利要求书中所记载的发明及与其均等的范围中。
[0098]
[符号的说明]
[0099]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体存储装置
[0100]
10
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
存储器芯部
[0101]
11
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
存储单元阵列
[0102]
12
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
行解码器
[0103]
13
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
感测放大器
[0104]
20
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
周边电路部
[0105]
21
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
序列发生器
[0106]
22
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
电压产生电路
[0107]
30
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体衬底
[0108]
31
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
绝缘层
[0109]
32～37、45
ꢀꢀꢀꢀꢀꢀꢀ
配线层
[0110]
38
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
阻挡绝缘膜
[0111]
39
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
电荷蓄积层
[0112]
40
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
隧道绝缘膜
[0113]
41
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体层
[0114]
42
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
芯层
[0115]
43
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
顶盖层
[0116]
44
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
接触插塞。