半导体装置
1.相关申请案
2.本技术案享有以日本专利申请案2020-157763号(申请日：2020年9月18日)为基础申请案的优先权。本技术案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
3.实施方式涉及一种半导体装置。
背景技术：
4.作为半导体存储装置，已知有nand(not and，与非)型闪存。
技术实现要素：
5.实施方式提供一种能够高速动作的半导体装置。
6.总的来说，根据一实施方式，半导体装置包含第1电路、第2电路及第3电路。所述第1电路构成为，接收电压在第1电平与第2电平之间切换的第1信号，相应于所述第1信号的电压为所述第1电平而将第1电压输出到第1节点，相应于所述第1信号的电压为所述第2电平而将第2电压输出到第1节点。所述第1电压高于所述第2电压。所述第2电路构成为连接在所述第1节点，将基于所述第1节点的电压产生的数据锁存。所述第3电路包含第1反相器，所述第1反相器具有连接在所述第1节点的第1输入端子、及连接在所述第1节点的第1输出端子。
附图说明
7.图1是表示包含第1实施方式的半导体存储装置的存储器系统的构成的一例的框图。
8.图2是表示第1实施方式的半导体存储装置的构成的一例的框图。
9.图3是表示第1实施方式的半导体存储装置的存储器面的构成的一例的框图。
10.图4表示第1实施方式的半导体存储装置的存储单元阵列的电路构成的一例。
11.图5是表示第1实施方式的半导体存储装置的局部截面构造的一例的剖视图。
12.图6表示利用第1实施方式的半导体存储装置的存储单元晶体管形成的阈值电压分布的一例。
13.图7是表示第1实施方式的半导体存储装置的输入输出电路的构成的一例的框图。
14.图8是表示第1实施方式的半导体存储装置的输入输出电路的又一构成的一例的框图。
15.图9表示第1实施方式的半导体存储装置的输入输出电路中的2个输入电路及1个锁存电路的构成的一例。
16.图10表示第1实施方式的半导体存储装置的锁存电路中的局部锁存电路的构成的一例。
17.图11表示第1实施方式的半导体存储装置的局部锁存电路的电路构成的一例。
18.图12表示时序图的一例，该时序图表示由第1实施方式的半导体存储装置执行的某写入动作相关的指令集及其它各种信号的时间变化。
19.图13表示时序图的一例，该时序图表示第1实施方式的半导体存储装置的局部锁存电路将通过某信号传送的某位数据锁存时的各种信号的时间变化。
20.图14表示时序图的另一例，该时序图表示第1实施方式的半导体存储装置的局部锁存电路将通过某信号传送的某位数据锁存时的各种信号的时间变化。
21.图15表示时序图的一例，该时序图表示第1实施方式的比较例的半导体存储装置的局部锁存电路将通过某信号传送的某位数据锁存时的各种信号的时间变化。
22.图16表示第2实施方式的半导体存储装置的局部锁存电路的构成的一例。
23.图17表示第2实施方式的半导体存储装置的局部锁存电路的电路构成的一例。
24.图18表示时序图的一例，该时序图表示第2实施方式的半导体存储装置的局部锁存电路将通过某信号传送的某位数据锁存时的各种信号的时间变化。
25.图19表示第2实施方式的半导体存储装置的局部锁存电路的电压调整电路的电路构成的另一例。
26.图20表示第3实施方式的半导体存储装置的局部锁存电路的构成的一例。
27.图21表示第3实施方式的半导体存储装置的局部锁存电路的电路构成的一例。
28.图22是表示第4实施方式的半导体存储装置的输入输出电路的构成的一例的框图。
29.图23表示第4实施方式的半导体存储装置的输入输出电路中的信号成形电路的电路构成的一例。
30.图24表示第4实施方式的半导体存储装置的局部锁存电路的构成的一例。
31.图25表示第4实施方式的半导体存储装置的局部锁存电路的电路构成的一例。
32.图26表示时序图的一例，该时序图表示第4实施方式的半导体存储装置的局部锁存电路将通过某信号传送的某位数据锁存时的各种信号的时间变化。
33.图27表示第5实施方式的半导体存储装置的信号成形电路的电路构成的一例。
34.图28表示时序图的一例，该时序图表示第5实施方式的半导体存储装置的局部锁存电路将通过某信号传送的某位数据锁存时的各种信号的时间变化。
35.图29表示第6实施方式的半导体存储装置的局部锁存电路的构成的一例。
36.图30表示第6实施方式的半导体存储装置的局部锁存电路的电路构成的一例。
37.图31表示第6实施方式的半导体存储装置的信号成形电路的电路构成的一例。
38.图32表示时序图的一例，该时序图表示第6实施方式的半导体存储装置的局部锁存电路将通过某信号传送的某位数据锁存时的各种信号的时间变化。
39.图33表示第7实施方式的半导体存储装置的信号成形电路的电路构成的一例。
40.图34表示时序图的一例，该时序图表示第7实施方式的半导体存储装置的局部锁存电路将通过某信号传送的某位数据锁存时的各种信号的时间变化。
41.图35表示第8实施方式的半导体存储装置的局部锁存电路的构成的一例。
42.图36表示第9实施方式的半导体存储装置的局部锁存电路的构成的一例。
43.图37表示第9实施方式的半导体存储装置的局部锁存电路的电路构成的一例。
44.图38表示第10实施方式的半导体存储装置的局部锁存电路的构成的一例。
45.图39表示第10实施方式的半导体存储装置的局部锁存电路的电路构成的一例。
46.图40表示第10实施方式的半导体存储装置的局部锁存电路的电路构成的另一例。
47.图41表示时序图的一例，该时序图表示第10实施方式的半导体存储装置的局部锁存电路将通过某信号传送的某位数据锁存时的各种信号的时间变化。
具体实施方式
48.以下，参照附图来说明实施方式。以下说明中，对具有相同功能及构成的构成要素标注共通的参照符号。在要区分具有共通参照符号的多个构成要素的情况下，对该共通参照符号标注下标来加以区分。在无需特别区分多个构成要素的情况下，对这多个构成要素仅标注共通的参照符号而不标注下标。
49.能够利用硬件及软件的任一者、或将两者组合所得的构成来实现各功能块。另外，无须按以下说明那样区分各功能块。例如，一部分功能可由与例示功能块不同的功能块执行。进而，例示功能块可分割成更细分的功能子块。另外，以下说明中的各功能块及各构成要素的名称是为了方便而使用的，并不限定各功能块及各构成要素的构成及动作。
50.＜第1实施方式＞
51.以下，对第1实施方式的半导体存储装置1进行说明。
52.[构成例]
[0053]
(1)存储器系统
[0054]
图1是表示包含第1实施方式的半导体存储装置1的存储器系统3的构成的一例的框图。
[0055]
存储器系统3包含半导体存储装置1及存储器控制器2，由主机装置4控制。存储器系统3例如为ssd(solid state drive，固态硬盘)或sd(secure digital，安全数字)
tm
卡等。
[0056]
半导体存储装置1由存储器控制器2控制。存储器控制器2从主机装置4接收主机指令，基于该主机指令而控制半导体存储装置1。
[0057]
存储器控制器2包含主机接口电路21、cpu(central processing unit，中央处理器)22、ram(random access memory，随机存取存储器)23、rom(read only memory，只读存储器)24、及存储器接口电路25。存储器控制器2例如构成为soc(system-on-a-chip，芯片上系统)。
[0058]
rom24存储固件(程序)。ram23能够保存该固件，被用作cpu22的作业区域。进而，ram23暂时保存数据，作为缓冲器及高速缓冲存储器发挥功能。存储在rom24中并被加载到ram23上的固件由cpu22执行。由此，存储器控制器2执行包含写入动作及读出动作等的各种动作、以及主机接口电路21及存储器接口电路25的功能的一部分。
[0059]
主机接口电路21经由主机接口连接在主机装置4，管理存储器控制器2与主机装置4之间的通信。例如，主机接口电路21接收从主机装置4传送到存储器控制器2的主机指令。存储器接口电路25经由存储器接口连接在半导体存储装置1，管理存储器控制器2与半导体存储装置1之间的通信。存储器接口例如传输芯片使能信号bce、指令锁存使能信号cle、地址锁存使能信号ale、写入使能信号bwe、读取使能信号bre、写入保护信号bwp、就绪/忙碌信号br/b、输入输出时序控制信号dqs及bdqs、以及信号dq＜0＞～dq＜7＞。以下，将信号dq＜0＞～dq＜7＞表述为信号dq＜7：0＞。对于下文出现的相同表述也一样。存储器接口电路25
例如基于来自主机装置4的主机指令，产生包含指令及地址信息的指令集，经由信号dq＜7：0＞将该指令集发送到半导体存储装置1。
[0060]
(2)半导体存储装置
[0061]
图2是表示第1实施方式的半导体存储装置1的构成的一例的框图。第1实施方式的半导体存储装置1例如为能够非易失地存储数据的nand型闪存。
[0062]
半导体存储装置1包含核心部11、输入输出电路12、逻辑控制电路13、寄存器14、定序器15、电压产生电路16及驱动器组件17。
[0063]
核心部11包含多个存储器面pb(图2中例示了存储器面pb0及存储器面pb1)。各存储器面pb包含存储单元阵列。半导体存储装置1执行各种动作，比如将写入数据dat存储到某存储器面的存储单元阵列的写入动作、将读出数据dat从某存储器面的存储单元阵列读出的读出动作等。
[0064]
输入输出电路12控制与存储器控制器2之间的信号dq＜7：0＞以及信号dqs及信号bdqs的输入输出。信号dq＜7：0＞包含指令cmd、数据dat及地址信息add。指令cmd例如包含用来使半导体存储装置1执行与来自主机装置4的主机指令相应的处理的指令。数据dat包含写入数据或读出数据(以下，对写入数据与读出数据都使用参照符号dat进行说明)。地址信息add例如包含列地址及块地址。块地址例如包含存储器面地址。以下设为块地址包含存储器面地址进行说明。信号dqs及信号bdqs是用来实现利用输入输出电路12进行信号dq＜7：0＞的输入及输出的信号。信号dqs及信号bdqs各自的电压例如在利用信号dq＜7：0＞传送数据dat的期间以高(h)电平与低(l)电平交替的方式周期性地切换(toggle)。在信号dqs的电压为h电平的期间，信号bdqs的电压为l电平，在信号dqs的电压为l电平的期间，信号bdqs的电压为h电平。当这种关系中存在2个信号的情况下，所述2个信号各自也被称为另一信号的互补信号。以下，在使用电平这一用语的情况下，只要未特别说明，则像所述那样提及电压电平进行说明。
[0065]
更具体地说明利用输入输出电路12进行的信号dq＜7：0＞的输入输出。输入输出电路12从存储器控制器2接收写入数据dat、指令cmd及地址信息add，将所接收到的写入数据dat传送到核心部11，将所接收到的地址信息add及指令cmd传送到寄存器14。输入输出电路12从核心部11接收读出数据dat，并将该读出数据dat发送到存储器控制器2。
[0066]
逻辑控制电路13从存储器控制器2接收例如芯片使能信号bce、指令锁存使能信号cle、地址锁存使能信号ale、写入使能信号bwe、读取使能信号bre及写入保护信号bwp。逻辑控制电路13基于接收到的信号，控制输入输出电路12及定序器15。
[0067]
芯片使能信号bce是用来启动半导体存储装置1的信号。指令锁存使能信号cle是用来将利用输入到半导体存储装置1的信号dq＜7：0＞传送指令cmd的情况通知给输入输出电路12的信号。地址锁存使能信号ale是用来将利用输入到半导体存储装置1的信号dq＜7：0＞传送地址信息add的情况通知给输入输出电路12的信号。写入使能信号bwe是用来实现利用输入输出电路12进行信号dq＜7：0＞的输入的信号。写入使能信号bwe例如在利用信号dq＜7：0＞传送指令cmd或地址信息add的期间切换。读取使能信号bre是用来实现利用输入输出电路12进行信号dq＜7：0＞的输出的信号。写入保护信号bwp是用来禁止半导体存储装置1的数据的写入及抹除的信号。
[0068]
逻辑控制电路13根据定序器15的控制产生就绪/忙碌信号br/b，将所产生的就绪/
忙碌信号br/b发送到存储器控制器2。就绪/忙碌信号br/b是用来将半导体存储装置1处于就绪状态还是忙碌状态的情况通知给存储器控制器2的信号。就绪状态下，半导体存储装置1受理来自存储器控制器2的指令。忙碌状态下，半导体存储装置1不受理来自存储器控制器2的指令，例外情况除外。
[0069]
寄存器14保存从输入输出电路12传送来的指令cmd及地址信息add。寄存器14例如将该指令cmd及地址信息add传送到定序器15。
[0070]
定序器15基于寄存器14中所保存的指令cmd来控制半导体存储装置1整体的动作。定序器15例如基于寄存器14中所保存的地址信息add产生控制信号cnt，并将所产生的控制信号cnt输出到核心部11。控制信号cnt例如包含块地址。利用控制信号cnt，能够控制核心部11所包含的多个存储器面pb中的目标存储器面pb。定序器15控制电压产生电路16、驱动器组件17及该目标存储器面pb，执行针对该目标存储器面pb的数据的写入动作、读出动作及抹除动作等各种动作。
[0071]
电压产生电路16基于定序器15的控制，产生写入动作、读出动作及抹除动作等中使用的各种电压，将所产生的电压供给到驱动器组件17。
[0072]
驱动器组件17从由电压产生电路16供给的电压等中，例如将写入动作及读出动作等中使用的各种电压传送到核心部11。
[0073]
(3)存储器面
[0074]
图3是表示第1实施方式的半导体存储装置1的存储器面pb0及pb1的构成的一例的框图。
[0075]
存储器面pb0包含存储单元阵列mca0、行解码器模块rd0、数据寄存器dr0及感测放大器模块sa0。
[0076]
存储器面pb1包含存储单元阵列mca1、行解码器模块rd1、数据寄存器dr1及感测放大器模块sa1。
[0077]
利用控制信号cnt将存储器面pb0特定为目标存储器面，对存储器面pb0的构成进行说明。
[0078]
存储单元阵列mca0包含块blk0～blk(n－1)(n为1以上的整数)。块blk包含与位线及字线建立关联的多个非易失性存储单元，例如成为数据的抹除单位。半导体存储装置1中，例如能够应用slc(single-level cell，单层存储单元)方式、mlc(multi-level cell，多层存储单元)方式、tlc(three-level cell，三层存储单元)方式、或qlc(quad-level cell，四层存储单元)方式。slc方式中，各存储单元保存1位数据，mlc方式中，各存储单元保存2位数据，tlc方式中，各存储单元保存3位数据，qlc方式中，各存储单元保存4位数据。此外，也可以使各存储单元保存5位以上的数据。
[0079]
行解码器模块rd0接收寄存器14中所保存的地址信息add中的块地址，基于该块地址，选择执行读出动作及写入动作等各种动作的目标块blk等。行解码器模块rd0能够向所选择的块blk传送从驱动器组件17供给的各种电压。
[0080]
数据寄存器dr0经由数据总线连接在输入输出电路12。该数据总线例如由分别与信号dq＜7：0＞建立对应的8个数据线构成。数据寄存器dr0包含多个锁存电路。数据寄存器dr0从输入输出电路12接收写入数据dat，并将该写入数据dat暂时保存在多个锁存电路中，将所述被保存的写入数据dat传送到感测放大器模块sa0。数据寄存器dr0从感测放大器模
块sa1接收读出数据dat，将该读出数据dat暂时保存在多个锁存电路。数据寄存器dr0例如接收寄存器14中所保存的地址信息add中的列地址，基于该列地址，将所述被保存的读出数据dat传送到输入输出电路12。
[0081]
感测放大器模块sa0从数据寄存器dr0接收写入数据dat，并将该写入数据dat传送到存储单元阵列mca0。另外，感测放大器模块sa0感测存储单元阵列mca0内的多个存储单元晶体管各自的阈值电压并产生读出数据dat，将该读出数据dat传送到数据寄存器dr0。
[0082]
对存储器面pb1也同样适用上文中关于存储器面pb0所作的说明。例如在所述说明中，将存储器面pb0置换为存储器面pb1，将存储单元阵列mca0置换为存储单元阵列mca1，将行解码器模块rd0置换为行解码器模块rd1，将数据寄存器dr0置换为数据寄存器dr1，将感测放大器模块sa0置换为感测放大器模块sa1即可。这样一来，核心部11所包含的各存储器面pb可以具有与关于存储器面pb0所作说明相同的构成。
[0083]
(4)存储单元阵列
[0084]
以下，说明存储器面pb0的存储单元阵列mca0的构成的详细情况。核心部11所包含的各存储器面pb的存储单元阵列mca可以具有与以下说明的构成相同的构成。
[0085]
图4表示第1实施方式的半导体存储装置1的存储单元阵列mca0的电路构成的一例。作为存储单元阵列mca0的电路构成的一例，示出存储单元阵列mca0所包含的某块blk的电路构成的一例。存储单元阵列mca0所包含的各块blk可以具有与图4所示的电路构成相同的电路构成。
[0086]
该块blk例如包含4个串组件su0～su3。各串组件su包含多个nand串ns。这多个nand串ns分别与m个位线bl0～bl(m－1)(m为1以上的整数)一一建立对应。各nand串ns连接在建立对应的位线bl，且例如包含存储单元晶体管mt0～mt7以及选择晶体管st1及st2。各存储单元晶体管mt包含控制栅极(以下也称为栅极)及电荷储存层，非易失地存储数据。选择晶体管st1及st2各自被用于各种动作时的包含该选择晶体管st1及st2的nand串ns的选择。
[0087]
选择晶体管st1的漏极连接在与包含该选择晶体管st1的nand串ns建立对应的位线bl。该选择晶体管st1的源极与该nand串ns的选择晶体管st2的漏极之间串联连接着存储单元晶体管mt0～mt7。该选择晶体管st2的源极连接在源极线sl。
[0088]
接下来的说明在图4的例子中，适用于p为0到3的整数的各案例，另外，适用于q为0到7的整数的各案例。串组件sup中所包含的nand串ns各自的选择晶体管st1的栅极共通连接在选择栅极线sgdp。串组件sup中所包含的nand串ns各自的选择晶体管st2的栅极共通连接在选择栅极线sgsp。同一块blk中所包含的nand串ns各自的存储单元晶体管mtq的栅极共通连接在字线wlq。
[0089]
各位线bl与同一块blk的串组件su各自包含的建立对应的nand串ns的选择晶体管st1的漏极连接。源极线sl为多个串组件su间所共有。
[0090]
1个串组件su中，共通连接在1个字线wl的存储单元晶体管mt的集合例如被称为单元组件cu。例如，将单元组件cu内的存储单元晶体管mt各自保存的同位1位数据的集合例如称为“1页数据”。1个单元组件cu能够保存数个这样的“1页数据”。
[0091]
以上说明了存储单元阵列mca0的电路构成，但存储单元阵列mca0的电路构成不限于所述内容。例如，能够将各块blk所包含的串组件su的个数设计成任意个数。另外，能够将
各nand串ns所包含的存储单元晶体管mt以及选择晶体管st1及st2各自的个数设计成任意个数。字线wl以及选择栅极线sgd及sgs的个数分别基于nand串ns中的存储单元晶体管mt以及选择晶体管st1及st2的个数而变更。
[0092]
图5是表示第1实施方式的半导体存储装置1的局部截面构造的一例的剖视图。图5的例子中省略了层间绝缘体。图5所图示的截面构造只是一例，半导体存储装置1的截面构造不限于图示的截面构造。
[0093]
以下，参照图5来说明存储单元阵列mca0的某块blk的构造。存储单元阵列mca0所包含的块blk都能通过与图5所示的构造相同的构造实现。
[0094]
半导体存储装置1包含半导体衬底31。将与半导体衬底31的面平行且相互相交的2个方向定义为x方向及y方向。将与该面相交且朝向形成存储单元阵列mca0一侧的方向定义为z方向。设为x方向与y方向正交，z方向与x方向及y方向正交进行了说明，但这三个方向的关系未必限定于此。以下，将z方向设为“上”，将与z方向相反的方向设为“下”进行说明，但该记载只是为了方便起见，例如与重力方向无关。
[0095]
半导体衬底31中设有p型阱区域w。p型阱区域w到达半导体衬底31的上表面。p型阱区域w是半导体衬底31中掺杂了例如硼(b)的区域。
[0096]
在p型阱区域w的上方，例如沿着y方向依序设有串组件su0的存储单元晶体管mt0～mt7以及选择晶体管st1及st2所处的区域、串组件su1的同样的区域、串组件su2的同样的区域、及串组件su3的同样的区域。更具体的内容如下。
[0097]
在p型阱区域w的上方，介隔绝缘体设有导电体41。导电体41作为1个选择栅极线sgs发挥功能。针对每个串组件su，都设有与该串组件su建立对应的导电体41。这些导电体41例如沿着y方向相互隔开间隔地设置。这些导电体41是例如通过将在x方向及y方向上延伸的某导电体分断而产生。各导电体41例如在x方向上延伸。
[0098]
在这些导电体41的上方，8层导电体42以相邻导电体间介隔绝缘体的方式依次积层。导电体42分别例如按照距离半导体衬底31由近及远的顺序，作为字线wl0、字线wl1、字线wl2、
…
、字线wl7发挥功能。各导电体42例如在x方向及y方向上延伸。
[0099]
在最上方的导电体42的上方，介隔绝缘体设有导电体43。导电体43作为1个选择栅极线sgd发挥功能。针对每个串组件su，都设有与该串组件su建立对应的导电体43。这些导电体43例如沿着y方向相互隔开间隔地设置。这些导电体43是例如通过将在x方向及y方向上延伸的某导电体分断而产生。各导电体43例如在x方向上延伸。
[0100]
与串组件su0分别建立对应的导电体41及导电体43、以及8层导电体42中，设有某存储器柱mp。该存储器柱mp相当于串组件su0的1个nand串ns中所包含的存储单元晶体管mt0～mt7以及选择晶体管st1及st2所处的区域。该存储器柱mp例如在z方向上延伸。例如，该存储器柱mp的上端位于比该导电体43的上表面靠上方的位置，该存储器柱mp的下端到达p型阱区域w。以下，也将这种存储器柱mp称为与串组件su0对应的存储器柱。对于下文出现的相同表述也一样。
[0101]
该存储器柱mp例如包含半导体441、以及绝缘膜442、443及444。半导体441为柱状，半导体441的上端到达该存储器柱mp的上端，半导体441的下端到达p型阱区域w。绝缘膜442、443及444按照绝缘膜442、绝缘膜443、绝缘膜444的顺序设置在半导体441的侧面上。半导体441作为存储单元晶体管mt及选择晶体管st的通道发挥功能。绝缘膜442作为存储单元
晶体管mt及选择晶体管st的隧道氧化膜发挥功能。绝缘膜443作为存储单元晶体管mt的电荷储存层发挥功能。绝缘膜444作为存储单元晶体管mt及选择晶体管st的阻挡绝缘膜发挥功能。该存储器柱mp中与该导电体41相交的部分例如作为选择晶体管st2发挥功能。该存储器柱mp中与导电体42相交的部分分别例如按照距离半导体衬底31由近及远的顺序，作为存储单元晶体管mt0、存储单元晶体管mt1、
…
、存储单元晶体管mt7发挥功能。该存储器柱mp中与该导电体43相交的部分例如作为选择晶体管st1发挥功能。
[0102]
在半导体441的上表面上设有柱状的接触插塞cp1。接触插塞cp1的上表面与设有位线的层中的某导电体51接触。该导电体51作为位线bl发挥功能。该导电体51例如在y方向上延伸。
[0103]
针对其它3个串组件，也都同样分别设有与该串组件su对应的存储器柱mp。这些存储器柱mp各自经由某接触插塞cp1与所述导电体51连接。
[0104]
导电体51例如沿着x方向相互隔开间隔地设有多个。导电体51分别例如在y方向上延伸。针对每个导电体51，都设有与上文所述构造相同的4个存储器柱mp的构造，这4个存储器柱mp连接在所述导电体51且分别对应于串组件su0、su1、su2及su3。
[0105]
p型阱区域w中设有n
杂质扩散区域nr及p
杂质扩散区域pr。n
杂质扩散区域nr及p
杂质扩散区域pr分别到达半导体衬底31的上表面。n
杂质扩散区域nr是半导体衬底31中掺杂了例如磷(p)的区域。p
杂质扩散区域pr是半导体衬底31中进而掺杂了例如硼(b)的区域。
[0106]n
杂质扩散区域nr上设有柱状的接触插塞cp2。接触插塞cp2的上表面与导电体52接触。导电体52作为源极线发挥功能。p
杂质扩散区域pr上设有柱状的接触插塞cp3。接触插塞cp3的上表面与导电体53接触。能够经由导电体53控制p型阱区域w的电压。
[0107]
此外，图4及图5中表示对应于块blk中所包含的4个串组件su，分别设有4个选择栅极线sgs及导电体41的例子，但不限于此。对于块blk中所包含的4个串组件su，可只设有1个选择栅极线sgs及导电体41。也就是说，4个串组件su0～su3各自包含的选择晶体管st2的栅极可以共通地电连接。
[0108]
(5)存储单元晶体管的阈值电压分布
[0109]
图6表示图4所示的存储单元阵列mca0中的各存储单元晶体管mt保存2位数据时的阈值电压分布、数据分配、读出电压及验证电压的一例。以下说明能够应用于核心部11所包含的各存储器面pb的存储单元阵列mca。
[0110]
存储单元晶体管mt基于能够将该存储单元晶体管mt从断开状态切换为导通状态的栅极、源极间的最小电压差(以下称为阈值电压)，保存所述2位数据。在写入动作中，执行通过向存储单元晶体管mt的电荷储存层注入电子而使该存储单元晶体管mt的阈值电压上升的程序动作。
[0111]
图6概略地表示作为进行所述阈值电压的控制后形成的4个阈值电压分布的一例的图表的一例，该图表是将阈值电压为某值的存储单元晶体管mt的数量以该值为变数绘制所得。横轴表示存储单元晶体管mt的阈值电压的值。纵轴表示存储单元晶体管mt的数量。
[0112]
4个阈值电压分布分别例如与“er”状态、“a”状态、“b”状态及“c”状态建立对应。由此，能根据存储单元晶体管mt的阈值电压，区分该存储单元晶体管mt处于“er”状态、“a”状态、“b”状态及“c”状态中的哪一状态。该存储单元晶体管mt的阈值电压按照存储单元晶体
管mt处于“er”状态、“a”状态、“b”状态、“c”状态的顺序变大。例如，对“er”状态分配“11”(“高阶位/低阶位”)数据，对“a”状态分配“01”数据，对“b”状态分配“00”数据，对“c”状态分配“10”数据。对各状态分配的数据是处于该状态的存储单元晶体管mt中所存储的数据。
[0113]
写入动作中，进行确认存储单元晶体管mt的阈值电压是否超过特定电压的验证动作。设定验证动作中使用的验证电压。具体来说，对应于“a”状态设定验证电压av，对应于“b”状态设定验证电压bv，对应于“c”状态设定验证电压cv。
[0114]
对将验证电压av施加到某存储单元晶体管mt的栅极、源极间的情况进行说明。可知如果该存储单元晶体管mt成为导通状态，则该存储单元晶体管处于“er”状态。另一方面，可知如果该存储单元晶体管mt为断开状态，则该存储单元晶体管mt处于“a”状态、“b”状态及“c”状态中的任一状态。由此，例如在“01”数据的写入动作后，能够确认写入目标存储单元晶体管mt的阈值电压是否包含在“a”状态、“b”状态及“c”状态的任一状态的阈值电压分布中。关于验证电压bv及cv也同样如此。
[0115]
在读出动作中，判定存储单元晶体管mt处于哪一状态。设定读出动作中使用的读出电压。具体来说，对应于“a”状态，设定读出电压ar，对应于“b”状态，设定读出电压br，对应于“c”状态，设定读出电压cr。
[0116]
对将读出电压ar施加到某存储单元晶体管mt的栅极、源极间的情况进行说明。可知如果该存储单元晶体管mt成为导通状态，则该存储单元晶体管mt处于“er”状态。另一方面，若该存储单元晶体管mt为断开状态，则该存储单元晶体管mt处于“a”状态、“b”状态及“c”状态的任一状态。由此，能够判定存储单元晶体管mt处于“er”状态，还是处于“a”状态、“b”状态及“c”状态中的任一状态。关于读出电压br及cr也同样如此。
[0117]
执行读出动作时，存储单元晶体管mt的电荷储存层中储存的一部分电子随着时间经过而从电荷储存层逃逸，因此会导致该存储单元晶体管mt的阈值电压降低。为了应对像这样的阈值电压的降低，各读出电压被设定为小于验证电压，该验证电压是对应于与该读出电压相同的状态设定。也就是说，读出电压ar小于验证电压av，读出电压br小于验证电压bv，读出电压cr小于验证电压cv。
[0118]
进而，以始终大于处在“c”状态的存储单元晶体管mt的最高阈值电压的方式，设定读出通过电压vread。栅极、源极间被施加读出通过电压vread的存储单元晶体管mt与所存储的数据无关而成为导通状态。
[0119]
此外，以上所说明的1个存储单元晶体管mt所存储的数据的位数与对阈值电压分布的数据分配只是一例，不限于此。
[0120]
(6)输入输出电路
[0121]
以下，说明输入输出电路12的构成的详细情况。以下，列举利用信号dq＜7：0＞传送数据dat的情况为例进行说明。以下说明适用于r为0到7的整数的各案例。
[0122]
利用信号dq＜7：0＞传送数据dat期间，信号dq＜r＞例如在某大小的时间期间会分别选择h电平与l电平的任一者。该时间期间例如为传送1位数据的单位时间。
[0123]
图7是表示第1实施方式的半导体存储装置1的输入输出电路12的构成的一例的框图。
[0124]
输入输出电路12包含输入电路121＜7：0＞、输入电路122及锁存电路123＜7：0＞。
[0125]
输入电路121＜r＞接收信号dq＜r＞，基于信号dq＜r＞产生信号din＜r＞，将信
号din＜r＞输出到锁存电路123＜r＞。信号din＜r＞例如相当于信号dq＜r＞的电压经放大后的信号。利用信号dq＜r＞传送的一部分数据dat将会由信号din＜r＞传送。
[0126]
输入电路122接收信号dqs及信号bdqs，基于信号dqs及信号bdqs产生信号sig1及信号sig2，并将信号sig1及sig2输出到各个锁存电路123＜7：0＞。信号sig1例如相当于信号dqs的电压经放大后的信号。信号sig2是信号sig1的互补信号。
[0127]
锁存电路123＜r＞从输入电路121＜r＞接收信号din＜r＞，从输入电路122接收信号sig1及sig2。锁存电路123＜r＞例如基于信号din＜r＞、信号sig1及信号sig2，将通过信号dq＜r＞传送的数据dat的一部分按照第0位数据、第1位数据、第2位数据、
…
的顺序锁存。
[0128]
图8是表示第1实施方式的半导体存储装置1的输入输出电路12的又一构成的一例的框图。
[0129]
输入输出电路12还包含移位寄存器电路124＜7：0＞及复用器mux。
[0130]
锁存电路123＜r＞将已锁存的各位数据输出到移位寄存器电路124＜r＞。具体来说，锁存电路123＜r＞将信号de＜r＞及信号do＜r＞输出到移位寄存器电路124＜r＞。利用信号de＜r＞，将锁存电路123＜r＞已锁存的信号dq＜r＞的第0位数据、第2位数据、第4位数据、
…
、(以下也将这些位称为信号dq＜r＞的偶数位)按照出现顺序传送。利用信号do＜r＞，将锁存电路123＜r＞已锁存的信号dq＜r＞的第1位数据、第3位数据、第5位数据、
…
、(以下也将这些位称为信号dq＜r＞的奇数位)按照出现顺序传送。
[0131]
移位寄存器电路124＜0＞包含移位寄存器sr0及sr1。其它移位寄存器电路124也同样如此。以下，列举移位寄存器电路124＜0＞为例进行说明，但其它移位寄存器电路124＜7：1＞也具有与关于移位寄存器电路124＜0＞所说明的构成相同的构成。
[0132]
移位寄存器sr0包含多个触发器电路f/f。触发器电路f/f例如为d型触发器电路。这多个触发器电路f/f以重复某触发器电路f/f的输出端子连接在另一触发器电路f/f的输入端子的连接关系的方式串联连接。构成移位寄存器sr0的触发器电路f/f的数量相应于时序控制而适当设计，例如为8个。对各触发器电路f/f的时钟端子输入例如从定序器15供给的内部时钟信号iclk。对多个触发器电路f/f分别供给的内部时钟信号iclk的周期未必必须一致。
[0133]
移位寄存器sr0接收信号de＜0＞。由此，信号dq＜0＞的偶数位数据依序输入到移位寄存器sr0的初级触发器电路的输入端子。各触发器电路f/f将输入到所述触发器电路f/f的输入端子的数据在例如内部时钟信号iclk从l电平上升到h电平的时序锁存，在输出端子上输出所述已锁存的数据。所述输出的数据被输入到下一级触发器电路f/f的输入端子。移位寄存器sr0以此方式传递信号dq＜0＞的偶数位的各位数据，并在移位寄存器sr0的最终级触发器电路f/f的输出端子上按照信号dq＜0＞的第0位数据、第2位数据、第4位数据、
…
的顺序输出。
[0134]
移位寄存器sr1具有与移位寄存器sr0相同的构成。移位寄存器sr1接收信号do＜0＞，同样，传递信号dq＜0＞的奇数位的各位数据，在移位寄存器sr1的最终级触发器电路f/f的输出端子上按照信号dq＜0＞的第1位数据、第3位数据、第5位数据、
…
的顺序输出。
[0135]
复用器mux例如具有第1输入端子、第2输入端子、
…
、及第16输入端子。复用器mux的第1输入端子连接在移位寄存器电路124＜0＞的移位寄存器sr0的最终级触发器电路f/f
的输出端子。对所述第1输入端子，按照第0位数据、第2位数据、第4位数据、
…
的顺序输入信号dq＜0＞的偶数位数据。复用器mux的第2输入端子连接在移位寄存器电路124＜0＞的移位寄存器sr1的最终级触发器电路f/f的输出端子。对所述第2输入端子，按照第1位数据、第3位数据、第5位数据、
…
的顺序输入信号dq＜0＞的奇数位数据。关于复用器mux与其它移位寄存器电路＜7：1＞的关系也相同。也就是说，复用器mux的第(2r 1)输入端子及第(2r 2)输入端子连接在移位寄存器电路124＜r＞，对所述第(2r 1)输入端子按照第0位数据、第2位数据、第4位数据、
…
的顺序输入信号dq＜r＞的偶数位数据，对所述第(2r 2)输入端子按照第1位数据、第3位数据、第5位数据、
…
的顺序输入信号dq＜r＞的奇数位数据。
[0136]
复用器mux例如在每个存储器面pb具有8个输出端子。复用器mux的8个输出端子经由8个数据线分别连接在数据寄存器dr0，复用器mux的另外8个输出端子经由另外8个数据线分别连接在数据寄存器dr1。
[0137]
对复用器mux，例如从定序器15供给控制信号sel。控制信号sel是与存储器面pb的选择相关的信号，例如可以是基于块地址的信号。复用器mux基于控制信号sel，将16个输入端子上所接收到的数据dat传送到目标存储器面pb的数据寄存器dr。更具体来说，复用器mux经由8个数据线向所述数据寄存器dr传送信号dq＜7：0＞各自的第0位数据，随后传送信号dq＜7：0＞各自的第1位数据，随后传送信号dq＜7：0＞各自的第2位数据，
…
，以下相同。所述数据寄存器dr接收数据dat，并将数据dat传送到所述目标存储器面pb的感测放大器模块sa。
[0138]
(7)锁存电路
[0139]
以下，更详细地说明锁存电路123＜0＞的构成。并且，也更详细地说明输入电路121＜0＞及输入电路122的构成。虽列举锁存电路123＜0＞为例进行说明，但能够对锁存电路123＜7：0＞的各锁存电路应用如以下所说明的构成。另外，其它输入电路121＜7：1＞各自能够具有与以下说明的输入电路121＜0＞的构成相同的构成。其它实施方式也同样如此。
[0140]
图9表示第1实施方式的半导体存储装置1的输入电路121＜0＞、输入电路122及锁存电路123＜0＞的更详细的构成的一例。
[0141]
输入电路121＜0＞包含比较器cmp1及反相器群invg1。信号dq＜0＞在输入电路121＜0＞的内部被以如下方式进行处理。
[0142]
例如，对比较器cmp1的非反相输入端子输入信号dq＜0＞，对比较器cmp1的反相输入端子施加电压vref。电压vref例如为实质上固定的某基准电压，可以是信号dq＜0＞的h电平及l电平这2个电压的平均电压。比较器cmp1以电压vref为基准将信号dq＜0＞的电压放大，并输出作为该放大结果的信号。
[0143]
反相器群invg1由多个反相器构成。这多个反相器以重复某反相器的输出端子连接在另一反相器的输入端子的连接关系的方式串联连接。关于以下的其它反相器群invg也相同。图9中表示反相器群invg1由3个反相器构成时的例子。反相器群invg1接收从比较器cmp1输出的信号，并输出利用反相器群invg1的多个反相器传输该信号后最终获得的信号。该信号作为信号din＜0＞从输入电路121＜0＞输出。
[0144]
输入电路122包含比较器cmp2、反相器群invg2及反相器群invg3。信号dqs及信号bdqs在输入电路122的内部被以如下方式进行处理。
[0145]
比较器cmp2具有第1输出端子及第2输出端子。例如，对比较器cmp2的非反相输入端子输入信号dqs，对比较器cmp2的反相输入端子输入信号bdqs。比较器cmp2以信号bdqs的电压为基准将信号dqs的电压放大，在第1输出端子上输出作为该放大结果的信号，在第2输出端子上输出作为该放大结果的信号的互补信号。在第1输出端子上输出的信号实质上相当于将信号dqs的电压放大所得的信号，在第2输入端子上输出的信号实质上相当于将信号bdqs的电压放大所得的信号。通过像这样以信号bdqs为基准将信号dqs放大，从比较器cmp2输出的这些信号中，可能附在信号dqs及信号bdqs上的电噪声得到缓和(同相噪声被去除)。
[0146]
图9中表示反相器群invg2及反相器群invg3各自由4个反相器构成时的例子。反相器群invg2接收比较器cmp2的第1输出端子上输出的信号，并输出利用反相器群invg2的多个反相器传输该信号后最终获得的信号。该信号作为信号sig1从输入电路122输出。反相器群invg3接收比较器cmp2的第2输出端子上输出的信号，并输出利用反相器群invg3的多个反相器传输该信号后最终获得的信号。该信号作为信号sig2从输入电路122输出。
[0147]
关于图9所示的3个反相器群invg，通过调节构成各反相器群invg的反相器的数量，能够调节利用3个反相器群invg分别传输的3个信号的延迟量。
[0148]
接下来，对锁存电路123＜0＞进行说明。
[0149]
锁存电路123＜0＞包含局部锁存电路lc0及局部锁存电路lc1。信号din＜0＞、信号sig1及信号sig2在锁存电路123＜0＞的内部被以如下方式进行处理。
[0150]
局部锁存电路lc0包含锁存输入电路lic0及内部处理电路inc0。锁存输入电路lic0例如包含反相器inv1及开关sw1。
[0151]
锁存输入电路lic0接收信号din＜0＞。反相器inv1接收信号din＜0＞，输出信号din＜0＞的电平经反转的电平的电压。更具体来说，反相器inv1在信号din＜0＞为h电平的期间输出l电平的电压，在信号din＜0＞为l电平的期间输出h电平的电压。锁存输入电路lic0在开关sw1为导通状态的期间，输出以所述方式从反相器inv1输出的电压。开关sw1例如在信号sig1为l电平且信号sig2为h电平的期间为导通状态，在信号sig1为h电平且信号sig2为l电平的期间为断开状态。像这样，开关sw1根据信号dqs及信号bdqs的切换而在导通状态与断开状态之间交替地切换。对于同样基于信号sig1及sig2来切换导通状态和断开状态的其它开关sw也一样。
[0152]
内部处理电路inc0接收从锁存输入电路lic0输出的电压的信号，基于该信号，将信号dq＜0＞的偶数位数据按照第0位、第2位、第4位、
…
的顺序锁存。内部处理电路inc0将已锁存的该偶数位数据按照锁存的顺序输出。该输出相当于图8所示的信号de＜0＞的输出。
[0153]
局部锁存电路lc1包含锁存输入电路lic1及内部处理电路inc1。锁存输入电路lic1例如包含反相器inv2及开关sw2。
[0154]
锁存输入电路lic1接收信号din＜0＞。反相器inv2接收信号din＜0＞，并输出信号din＜0＞的电平经反转的电平的电压。锁存输入电路lic1在开关sw2为导通状态的期间，输出以所述方式从反相器inv2输出的电压。开关sw2在信号sig1为l电平且信号sig2为h电平的期间为断开状态，在信号sig1为h电平且信号sig2为l电平的期间为导通状态。因此，在开关sw1为导通状态的期间，开关sw2为断开状态，在开关sw1为断开状态的期间，开关sw2为导通状态。
[0155]
内部处理电路inc1接收从锁存输入电路lic1输出的电压的信号，基于该信号，将信号dq＜0＞的奇数位数据按照第1位、第3位、第5位、
…
的顺序锁存。内部处理电路inc1将已锁存的该奇数位数据按照锁存的顺序输出。该输出相当于图8所示的信号do＜0＞的输出。
[0156]
上文对锁存输入电路lic0及lic1各自构成的一例进行了说明，但本实施方式不限于此。锁存输入电路lic0及lic1各自也可以具有能够基于信号din＜0＞以及信号sig1及信号sig2以所述方式输出电压的其它构成。关于以下附图所示的作为包含反相器inv及开关sw的电路示出的其它电路也一样。
[0157]
以下，在如说明为包含在该锁存输入电路lic中的开关sw为导通状态的期间，该锁存输入电路lic能够输出电压的情况下，也称为该锁存输入电路lic处于导通状态。除此以外的情况下，也称为该锁存输入电路lic处于断开状态。关于以下附图所示的基于开关sw来控制能否输出电压的其它电路也一样。
[0158]
(8)局部锁存电路
[0159]
以下，说明锁存电路123＜0＞的局部锁存电路lc1的构成的详细情况。列举局部锁存电路lc1为例进行说明，但对于局部锁存电路lc0及lc1都能应用如以下所说明的构成。其它实施方式也同样如此。
[0160]
图10表示第1实施方式的半导体存储装置1的局部锁存电路lc1的更详细的构成的一例。以下，也将锁存输入电路lic1称为锁存输入电路1231。
[0161]
对反相器inv2的输入端子输入信号din＜0＞，反相器inv2的输出端子连接在开关sw2的第1端子。开关sw2的第2端子连接在节点n1。开关sw2例如为两端子间开关元件，能够在开关sw2为导通状态的期间在第1端子与第2端子之间传递信号。以下其它开关sw也一样如此。
[0162]
反相器inv2将输入到所述输入端子的信号din＜0＞的电平经反转的电平的电压供给到与所述输出端子连接的开关sw2的第1端子。开关sw2将以所述方式供给到所述第1端子的电压，在开关sw2为导通状态的期间传递到与所述第2端子连接的节点n1。
[0163]
通过利用锁存输入电路1231以所述方式对节点n1供给电压，能将通过信号din＜0＞传送来的某位数据作为节点n1的电压撷取到局部锁存电路lc1。
[0164]
内部处理电路inc1包含正反馈电路1232及电压调整电路1233。
[0165]
正反馈电路1232包含反相器电路12321及附解除功能的反相器电路12322。反相器电路12321也称为反相器inv3。附解除功能的反相器电路12322例如包含反相器inv4及开关sw3。
[0166]
反相器inv3的输入端子连接在节点n1，反相器inv3的输出端子连接在节点n2。反相器inv3例如在与所述输入端子连接的节点n1的电压值为阈值vth3以上的期间，将l电平的电压供给到与所述输出端子连接的节点n2，在该值小于阈值vth3的情况下，将h电平的电压供给到与所述输出端子连接的节点n2。由此，节点n2的电压能够成为h电平或l电平。
[0167]
反相器inv4的输入端子连接在节点n2，反相器inv4的输出端子连接在开关sw3的第1端子。开关sw3的第2端子连接在节点n1。
[0168]
附解除功能的反相器电路12322基于节点n2的电压以如下方式输出电压。
[0169]
反相器inv4例如在与所述输入端子连接的节点n2的电压值为阈值vth4以上的期
间，将l电平的电压供给到与所述输出端子连接的开关sw3的第1端子，在该值小于阈值vth4的情况下将h电平的电压供给到与所述输出端子连接的开关sw3的第1端子。开关sw3将以所述方式供给到所述第1端子的电压，在开关sw3为导通状态的期间传递到与所述第2端子连接的节点n1。开关sw3在信号sig1为l电平且信号sig2为h电平的期间为导通状态，在信号sig1为h电平且信号sig2为l电平的期间为断开状态。因此，在开关sw2为导通状态的期间，开关sw3为断开状态，在开关sw2为断开状态的期间，开关sw3为导通状态。
[0170]
通过利用反相器电路12321及12322以所述方式对节点n1及n2分别供给电压，能将所述撷取到的某位数据作为节点n1及n2各自的电压锁存到局部锁存电路lc1。信号do＜0＞是基于节点n2的电压而产生。
[0171]
反相器inv2、inv3及inv4各自供给的h电平的电压例如为实质上相同的电压，反相器inv2、inv3及inv4各自供给的l电平的电压例如也为实质上相同的电压。阈值vth3及vth4分别例如为该h电平的电压与该l电平的电压的平均电压。以下说明中的其它反相器inv及其它阈值vth也同样如此。以下说明是以所述内容仍成立的情况为前提记载的。
[0172]
接下来，对电压调整电路1233进行说明。
[0173]
电压调整电路1233包含反相器inv5。反相器inv5的输入端子及输出端子连接在节点n1。反相器inv5例如在与所述输入端子连接的节点n1的电压值为阈值vth5以上的期间，将l电平的电压供给到与所述输出端子连接的节点n1，在该值小于阈值vth5的情况下，将h电平的电压供给到与所述输出端子连接的节点n1。
[0174]
对信号sig1为h电平期间的电压调整电路1233对节点n1的电压的调整功能进行说明。在此期间，开关sw2为导通状态，开关sw3为断开状态，也就是说，锁存输入电路1231为导通状态，反相器电路12322为断开状态。
[0175]
在锁存输入电路1231对节点n1供给h电平的电压的情况下，节点n1的电压可能会因此上升。在该电压的值成为阈值vth5以上的情况下，相应于该电压的值为阈值vth5以上，电压调整电路1233对节点n1供给l电平的电压。锁存输入电路1231供给h电平的电压，电压调整电路1233供给l电平的电压，结果，节点n1的电压会稳定在h电平。该h电平的电压相比未自电压调整电路1233供给电压而基于从锁存输入电路1231供给的h电平的电压使节点n1的电压稳定的情况来说较低。这是因为，节点n1的电压稳定在h电平时，从由电压调整电路1233供给的l电平的电压的供给源到节点n1的路径的电阻r5l大于从由锁存输入电路1231供给的h电平的电压的供给源到节点n1的路径的电阻r2h。此外，本说明书中，所谓某电平的电压的“供给源”，意指连接供给该电压的电路且被施加该电平的电压的节点。例如，节点n1的电压稳定在h电平时，(电阻r5l的大小)/(电阻r2h的大小)处于5/3以上3以下的范围内。
[0176]
在锁存输入电路1231对节点n1供给l电平的电压的情况下，节点n1的电压可能会因此下降。在该电压的值小于阈值vth5的情况下，相应于该电压的值小于阈值vth5，电压调整电路1233对节点n1供给h电平的电压。锁存输入电路1231供给l电平的电压，电压调整电路1233供给h电平的电压，结果，节点n1的电压会稳定在l电平。该l电平的电压相比未自电压调整电路1233供给电压而基于从锁存输入电路1231供给的l电平的电压使节点n1的电压稳定情况来说较高。这是因为，在节点n1的电压稳定在l电平时，从由电压调整电路1233供给的h电平的电压的供给源到节点n1的路径的电阻r5h大于从由锁存输入电路1231供给的l电平的电压的供给源到节点n1的路径的电阻r2l。例如，节点n1的电压稳定在l电平时，(电
阻r5h的大小)/(电阻r2l的大小)处于5/3以上3以下的范围。
[0177]
关于信号sig1为l电平期间的电压调整电路1233对节点n1的电压的调整功能也同样如此。在此期间，开关sw2为断开状态，开关sw3为导通状态，也就是说，锁存输入电路1231为断开状态，反相器电路12322为导通状态。在所述说明中，将锁存输入电路1231置换为反相器电路12322即可。
[0178]
上文说明了局部锁存电路lc1的构成，以下说明将相同构成应用于局部锁存电路lc0的情况。该情况下，在所述局部锁存电路lc1的构成中，例如虽然令用来使各开关为导通状态的条件与用来使各开关为断开状态的条件相反，但仍能够应用作为局部锁存电路lc0的构成。只要未特别说明，则其它实施方式也同样如此。
[0179]
图11表示第1实施方式的半导体存储装置1的局部锁存电路lc1的电路构成的一例。图11中，更具体地示出实现与图10中说明为局部锁存电路lc1的一部分的各反相器inv及开关sw所实现的功能相同功能的构成。以下相同的附图也同样如此。
[0180]
首先，对锁存输入电路1231的电路构成进行说明。图11的例子中，锁存输入电路1231是利用时控反相器电路实现的。更具体来说，锁存输入电路1231是利用时钟同步cmos(complementary metal oxide semiconductor，互补金属氧化物半导体)反相器电路实现的。时控反相器电路在反相器输出状态与反相器输出停止状态之间切换。时控反相器为反相器输出状态时，将输入到输入端子的信号的反相逻辑电平的信号从输出端子输出。时控反相器为反相器输出停止状态时，不论输入到输入端子的信号的逻辑电平如何，都不会从输出端子输出信号。
[0181]
锁存输入电路1231例如包含p通道mos(metal oxide semiconductor)晶体管tr11及tr12、以及n通道mos晶体管tr13及tr14。
[0182]
对晶体管tr11的第1端子施加例如电压vdd。电压vdd例如为电源电压，且为所述h电平的电压。晶体管tr11的第2端子连接在晶体管tr12的第1端子，晶体管tr12的第2端子连接在节点n1。晶体管tr13的第1端子连接在节点n1，晶体管tr13的第2端子连接在晶体管tr14的第1端子。对晶体管tr14的第2端子施加例如电压vss。电压vss例如为接地电压等基准电压，且为所述l电平的电压。电压vss低于电压vdd。对晶体管tr11及tr14各自的栅极输入信号din＜0＞。对晶体管tr12的栅极输入信号sig2。对晶体管tr13的栅极输入信号sig1。
[0183]
在信号sig1为l电平且信号sig2为h电平的期间，晶体管tr12及tr13为断开状态。因此，对晶体管tr11的第1端子施加的电压vdd、及对晶体管tr14的第2端子施加的电压vss都无法供给到节点n1。
[0184]
在信号sig1为h电平且信号sig2为l电平的期间，晶体管tr12及tr13为导通状态。在此期间，锁存输入电路1231以如下方式对节点n1供给信号din＜0＞的电平经反转的电平的电压。
[0185]
在信号din＜0＞为h电平的情况下，晶体管tr11为断开状态，晶体管tr14为导通状态。因此，相应于信号din＜0＞为h电平，对晶体管tr14的第2端子施加的电压vss供给到节点n1。另一方面，在信号din＜0＞为l电平的情况下，晶体管tr11为导通状态，晶体管tr14为断开状态。因此，相应于信号din＜0＞为l电平，对晶体管tr11的第1端子施加的电压vdd供给到节点n1。
[0186]
接下来，对正反馈电路1232的电路构成进行说明。图11的例子中，反相器电路
12321是利用cmos反相器电路实现的，附解除功能的反相器电路12322是利用时钟同步cmos反相器电路实现的。
[0187]
反相器电路12321例如包含p通道mos晶体管tr211及n通道mos晶体管tr212。
[0188]
对晶体管tr211的第1端子施加例如电压vdd，晶体管tr211的第2端子连接在节点n2。晶体管tr212的第1端子连接在节点n2，对晶体管tr212的第2端子施加例如电压vss。晶体管tr211及tr212各自的栅极连接在节点n1。
[0189]
在节点n1的电压值小于阈值vth3的情况下，例如晶体管tr211为导通状态，晶体管tr212为断开状态。因此，相应于节点n1的电压值小于阈值vth3，对晶体管tr211的第1端子施加的电压vdd被供给到节点n2。另一方面，在节点n1的电压值为阈值vth3以上的情况下，例如晶体管tr211为断开状态，晶体管tr212为导通状态。因此，相应于节点n1的电压值为阈值vth3以上，对晶体管tr212的第2端子施加的电压vss被供给到节点n2。
[0190]
附解除功能的反相器电路12322例如包含p通道mos晶体管tr221及tr222、以及n通道mos晶体管tr223及tr224。
[0191]
对晶体管tr221的第1端子施加例如电压vdd，晶体管tr221的第2端子连接在晶体管tr222的第1端子，晶体管tr222的第2端子连接在节点n1。晶体管tr223的第1端子连接在节点n1，晶体管tr223的第2端子连接在晶体管tr224的第1端子，对晶体管tr224的第2端子施加例如电压vss。晶体管tr221及tr224各自的栅极连接在节点n2。对晶体管tr222的栅极输入信号sig1。对晶体管tr223的栅极输入信号sig2。
[0192]
在信号sig1为h电平且信号sig2为l电平的期间，晶体管tr222及tr223为断开状态。因此，对晶体管tr221的第1端子施加的电压vdd、及对晶体管tr224的第2端子施加的电压vss都无法供给到节点n1。
[0193]
在信号sig1为l电平且信号sig2为h电平的期间，晶体管tr222及tr223为导通状态。在此期间，附解除功能的反相器电路12322以如下方式对节点n1供给电压。
[0194]
在节点n2的电压值为阈值vth4以上的情况下，例如晶体管tr221为断开状态，晶体管tr224为导通状态。因此，相应于节点n2的电压值为阈值vth4以上，对晶体管tr224的第2端子施加的电压vss被供给到节点n1。另一方面，在节点n2的电压值小于阈值vth4的情况下，例如晶体管tr221为导通状态，晶体管tr224为断开状态。因此，相应于节点n2的电压值小于阈值vth4，对晶体管tr221的第1端子施加的电压vdd被供给到节点n1。
[0195]
进而，对电压调整电路1233的电路构成进行说明。图11的例子中，电压调整电路1233是利用cmos反相器电路实现的。
[0196]
电压调整电路1233例如包含p通道mos晶体管tr31及n通道mos晶体管tr32。
[0197]
对晶体管tr31的第1端子施加例如电压vdd，晶体管tr31的第2端子及栅极连接在节点n1。晶体管tr32的第1端子及栅极连接在节点n1，对晶体管tr32的第2端子施加例如电压vss。
[0198]
在节点n1的电压值小于阈值vth5的情况下，例如晶体管tr31为导通状态，晶体管tr32为断开状态。因此，相应于节点n1的电压值小于阈值vth5，对晶体管tr31的第1端子施加的电压vdd被供给到节点n1。另一方面，在节点n1的电压值为阈值vth5以上的情况下，例如晶体管tr31为断开状态，晶体管tr32为导通状态。因此，相应于节点n1的电压值为阈值vth5以上，对晶体管tr32的第2端子施加的电压vss被供给到节点n1。
[0199]
例如，图11所示的p通道mos晶体管tr11及n通道mos晶体管tr14作为图10所示的反相器inv2发挥功能。另外，图11所示的p通道mos晶体管tr12及n通道mos晶体管tr13作为图10所示的开关sw2发挥功能。同样，例如p通道mos晶体管tr211及n通道mos晶体管tr212作为反相器inv3发挥功能，p通道mos晶体管tr221及n通道mos晶体管tr224作为反相器inv4发挥功能，p通道mos晶体管tr222及n通道mos晶体管tr223作为开关sw3发挥功能，p通道mos晶体管tr31及n通道mos晶体管tr32作为反相器inv5发挥功能。
[0200]
如参照图10所作说明，通过锁存输入电路1231对节点n1供给l电平的电压而使节点n1的电压稳定在l电平时，晶体管tr31的导通电阻大于晶体管tr13及tr14各自的导通电阻的和。以使这种关系成立的方式形成了各晶体管tr。以下相同的说明也同样如此。如参照图10所作说明，通过锁存输入电路1231对节点n1供给h电平的电压而使节点n1的电压稳定在h电平时，晶体管tr32的导通电阻大于晶体管tr11及tr12各自的导通电阻的和。
[0201]
如参照图10所作说明，通过反相器电路12322对节点n1供给l电平的电压而使节点n1的电压稳定在l电平时，晶体管tr31的导通电阻大于晶体管tr223及tr224各自的导通电阻的和。如参照图10所作说明，通过反相器电路12322对节点n1供给h电平的电压而使节点n1的电压稳定在h电平时，晶体管tr32的导通电阻大于晶体管tr221及tr222各自的导通电阻的和。
[0202]
上文说明了局部锁存电路lc1的电路构成，以下说明将相同电路构成应用于局部锁存电路lc0的情况。该情况下，在所述局部锁存电路lc1的电路构成中，例如虽然对已说明为被输入信号sig1的各栅极输入信号sig2，对说明为被输入信号sig2的各栅极输入信号sig1，但仍能够应用作为局部锁存电路lc0的电路构成。只要未特别说明，则其它实施方式也同样如此。
[0203]
[动作例]
[0204]
以下，对利用第1实施方式的半导体存储装置1将利用从存储器控制器2发送来的信号dq＜7：0＞传送的数据dat锁存的动作例进行详细说明。
[0205]
(1)锁存电路的锁存动作
[0206]
图12表示时序图的一例，该时序图表示由第1实施方式的半导体存储装置1执行的某写入动作相关的指令集及其它各种信号的时间变化。图12中，对于信号dqs及bdqs，以实线示出信号dqs的时间变化，以虚线示出信号bdqs的时间变化。以下，在说明了某信号为某电平的情况下，只要后文未明确说明将该信号变更为其它电平的控制，则该信号维持为所说明的电平。其它附图也同样如此。
[0207]
在存储器控制器2以h电平接收就绪/忙碌信号br/b的期间，也就是说，在半导体存储装置1为就绪状态的期间，存储器控制器2产生用来使半导体存储装置1执行写入动作的指令集，并经由信号dq＜7：0＞将该指令集发送到半导体存储装置1。该指令集包含指令“80h”、地址信息add、写入数据dat及指令“10h”。半导体存储装置1接收到该指令集后开始写入动作。更具体的内容如下。
[0208]
首先，存储器控制器2产生指令“80h”，在将写入使能信号bwe切换(toggle)的同时，将该指令“80h”发送到半导体存储装置1。指令“80h”是用来使半导体存储装置1执行写入动作的指令。逻辑控制电路13能够基于写入使能信号bwe的切换，令输入输出电路12将指令“80h”传送到寄存器14。
[0209]
随后，存储器控制器2例如在5个循环内产生地址信息add，在将写入使能信号bwe切换的同时，将该地址信息add发送到半导体存储装置1。5个循环的地址信息add例如指定出写入目标块blk、及该块blk的某区域。定序器15基于该地址信息add，特定出例如某存储单元阵列mca中的被写入数据的区域。此外，作为地址信息add，不限于5个循环，能够应用任意循环数。逻辑控制电路13基于写入使能信号bwe的切换，令输入输出电路12将地址信息add传送到寄存器14。
[0210]
随后，存储器控制器2在将信号dqs及信号bdqs切换的同时，经由各信号dq＜7：0＞将数据dat按照第0位、第1位、第2位、
…
的顺序发送到半导体存储装置1。
[0211]
对该切换进行说明。信号dqs例如在将数据dat发送到半导体存储装置1之前为l电平。随后，信号dqs在利用各信号dq＜7：0＞传送第0位数据的期间，从l电平上升到h电平。随后，信号dqs在利用各信号dq＜7：0＞传送第1位数据的期间，从h电平下降到l电平。像这样，在利用各信号dq＜7：0＞传送1位数据的期间周期性地重复将信号dqs的电平变更一次的切换。该周期性的切换会在利用信号dq＜7：0＞传送数据dat的期间持续。信号bdqs以成为信号dqs的互补信号的方式被切换。
[0212]
锁存电路123＜0＞的局部锁存电路lc0将信号dq＜0＞的各偶数位数据在信号dqs上升的时序锁存。锁存电路123＜0＞的局部锁存电路lc1将信号dq＜0＞的各奇数位数据在信号dqs下降的时序锁存。其它锁存电路123＜7：1＞也同样如此。定序器15会对与存储单元阵列mca中被写入数据的区域建立对应的数据寄存器dr的锁存电路，输入以所述方式锁存的数据dat的各位数据。
[0213]
进而，存储器控制器2产生指令“10h”，在将写入使能信号bwe切换的同时，将该指令“10h”发送到半导体存储装置1。指令“10h”是用来使半导体存储装置1基于指令“80h”的接收后所接收到的地址信息add及数据dat，执行某写入动作的指令。逻辑控制电路13能够基于写入使能信号bwe的切换，令输入输出电路12将指令“10h”传送到寄存器14。
[0214]
定序器15相应于接收指令“10h”，使逻辑控制电路13以l电平向存储器控制器2发送就绪/忙碌信号br/b。由此，存储器控制器2被通知半导体存储装置1为忙碌状态。定序器15相应于接收指令“10h”，控制电压产生电路16、驱动器组件17及所述目标存储器面pb，开始写入动作。
[0215]
该写入动作完成后，定序器15使逻辑控制电路13以h电平向存储器控制器2发送就绪/忙碌信号br/b。由此，存储器控制器2被通知半导体存储装置1为就绪状态。
[0216]
(2)局部锁存电路的锁存动作
[0217]
图13表示时序图的一例，该时序图表示第1实施方式的半导体存储装置1的局部锁存电路lc1将通过信号dq＜0＞传送的某位数据锁存时的各种信号的时间变化。图13中，将在节点n1上传递的信号且表示节点n1的电压的信号表示为信号sign1。其它附图也同样如此。
[0218]
在时刻t00，信号sig1为l电平且信号sig2为h电平。信号sig1及sig2的电平一直维持到时刻t01。因此，从时刻t00到时刻t01，锁存输入电路1231为断开状态，另一方面，附解除功能的反相器电路12322为导通状态。
[0219]
从时刻t00到时刻t01，信号din＜0＞为l电平。例如，信号din＜0＞的l电平是从时刻t00之前就一直持续的，在时刻t00之前，锁存输入电路1231将信号din＜0＞的l电平经反
转的h电平的电压、即例如电压vdd供给到节点n1，在时刻t00，节点n1的电压稳定在h电平。从时刻t00到时刻t01期间，将反相器电路12322为h电平的电压、即例如电压vdd供给到节点n1。由此，节点n1的电压稳定在h电平。
[0220]
如参照图10所作说明，相比无电压调整电路1233而基于从锁存输入电路1231及反相器电路12322中的一个电路供给的例如电压vdd使节点n1的电压稳定的情况来说，节点n1的h电平的电压通过电压调整电路1233，电压下降了电压差δvh。
[0221]
在时刻t01，信号sig1从l电平上升到h电平，信号sig2从h电平下降到l电平。信号sig1及sig2的电平一直维持到时刻t02。因此，从时刻t01到时刻t02，锁存输入电路1231为导通状态，另一方面，附解除功能的反相器电路12322为断开状态。
[0222]
从时刻t01到时刻t01d，信号din＜0＞为l电平。时刻t01d处于时刻t01之后且时刻t02之前。从时刻t01到时刻t01d，锁存输入电路1231将信号din＜0＞的l电平经反转的电平的电压、即例如电压vdd供给到节点n1。由此，节点n1的电压稳定在h电平。
[0223]
在时刻t01d，信号din＜0＞从l电平上升到h电平。信号din＜0＞的h电平一直维持到时刻t02d。时刻t02d处于时刻t02之后。从时刻t01d到时刻t02，锁存输入电路1231将信号din＜0＞的h电平经反转的电平的电压、即例如电压vss供给到节点n1。由此，节点n1的电压从h电平下降。
[0224]
在时刻t02，信号sig1从h电平下降到l电平，信号sig2从l电平上升到h电平。从信号din＜0＞上升的时刻t01d到信号sig1下降的时刻t02为止的时间为时间δt。信号sig1及sig2的电平一直维持到时刻t03。时刻t03例如处于时刻t02d之后。因此，从时刻t02到时刻t03，锁存输入电路1231为断开状态，另一方面，附解除功能的反相器电路12322为导通状态。
[0225]
在时刻t02，节点n1的电压值小于阈值vth3，节点n1的电压小于到l电平。反相器电路12321相应于节点n1的电压值小于阈值vth3，向节点n2供给h电平的电压。由此，节点n2的电压值成为阈值vth4以上。反相器电路12322相应于节点n2的电压值为阈值vth4以上，向节点n1供给l电平的电压、即例如电压vss。由此，使节点n1的电压进一步下降。尽管像所述那样使节点n1的电压下降，但该电压的值仍然小于阈值vth3，节点n2的电压值仍然为阈值vth4以上。因此，从时刻t02到时刻t03，反相器电路12321持续向节点n2供给h电平的电压，反相器电路12322持续向节点n1供给例如电压vss。这样一来，节点n1的电压达到并稳定在l电平。节点n2的电压稳定在h电平。
[0226]
如参照图10所作说明，相比无电压调整电路1233而基于从锁存输入电路1231及反相器电路12322中的一个电路供给的例如电压vss使节点n1的电压稳定的情况来说，节点n1的l电平的电压通过电压调整电路1233上升了电压差δvl。
[0227]
这样一来，紧靠信号sig1下降的时刻t02之前的信号din＜0＞的h电平会反映到节点n1及节点n2各自的电压。更具体来说，节点n1稳定在作为锁存输入电路1231使信号din＜0＞的h电平经反转的结果的l电平，节点n2稳定在作为反相器电路12321使该l电平经反转的结果的h电平。由此，如参照图12所作说明，在信号dqs下降的时序，通过信号dq＜0＞传送的奇数位的某位数据被局部锁存电路lc1锁存。
[0228]
在时刻t02d，信号din＜0＞从h电平下降到l电平。从时刻t02d到时刻t03，断开状态的锁存输入电路1231不对节点n1供给电压。像这样，尽管信号din＜0＞的电压在该时序
发生变化，锁存输入电路1231也不会立即使节点n1的电压发生变化。
[0229]
在时刻t03，信号sig1从l电平上升到h电平，信号sig2从h电平下降到l电平。信号sig1及sig2的电平一直维持到时刻t04。因此，从时刻t03到时刻t04，锁存输入电路1231为导通状态，另一方面，附解除功能的反相器电路12322为断开状态。在时刻t04，信号sig1从h电平下降到l电平，信号sig2从l电平上升到h电平。
[0230]
从时刻t02d到时刻t04，信号din＜0＞为l电平。从时刻t03到时刻t04，锁存输入电路1231将信号din＜0＞的l电平经反转的电平的电压、即例如电压vdd供给到节点n1。由此，节点n1的电压从l电平上升到所述h电平。
[0231]
图14表示时序图的另一例，该时序图表示第1实施方式的半导体存储装置1的局部锁存电路lc1将通过信号dq＜0＞传送的某位数据锁存时的各种信号的时间变化。
[0232]
关于信号sig1、信号sig2及信号din＜0＞的时间变化，在图13的说明中，将时刻t00置换为时刻t10，将时刻t01置换为时刻t11，将时刻t02置换为时刻t12，将时刻t03置换为时刻t13，将时刻t04置换为时刻t14，将时刻t01d置换为时刻t11d，将时刻t02d置换为时刻t12d，进而，将信号din＜0＞的h电平与l电平调换后，内容仍成立。从时刻t11d到时刻t12的时间与从时刻t01d到时刻t02的时间δt相同。另外，关于锁存输入电路1231及附解除功能的反相器电路12322各自为导通状态还是断开状态，在图13的说明中以所述方式将时刻置换后，内容仍成立。
[0233]
以下，对节点n1的电压进行说明。
[0234]
在时刻t10，节点n1的电压稳定在l电平。在时刻t10到时刻t11的期间，反相器电路12322将l电平的电压、即例如电压vss供给到节点n1。由此，节点n1的电压稳定在l电平。
[0235]
与图13的例子同样，相比无电压调整电路1233而基于从锁存输入电路1231及反相器电路12322中的一个电路供给的例如电压vss使节点n1的电压稳定的情况来说，节点n1的l电平的电压通过电压调整电路1233上升了电压差δvl。
[0236]
从时刻t11到时刻t11d，锁存输入电路1231将信号din＜0＞的h电平经反转的电平的电压、即例如电压vss供给到节点n1。由此，节点n1的电压稳定在l电平。
[0237]
从时刻t11d到时刻t12，锁存输入电路1231将信号din＜0＞的l电平经反转的电平的电压、即例如电压vdd供给到节点n1。由此，节点n1的电压从l电平上升。
[0238]
在时刻t12，节点n1的电压值虽为阈值vth3以上，但节点n1的电压小于到h电平。
[0239]
反相器电路12321相应于节点n1的电压值为阈值vth3以上，向节点n2供给l电平的电压。由此，使节点n2的电压值小于阈值vth4。反相器电路12322相应于节点n2的电压值小于阈值vth4，向节点n1供给h电平的电压、即例如电压vdd。由此，节点n1的电压进一步上升。尽管像所述那样使节点n1的电压上升，但该电压的值仍然为阈值vth3以上，节点n2的电压值仍然小于阈值vth4。因此，从时刻t12到时刻t13，反相器电路12321持续向节点n2供给l电平的电压，反相器电路12322持续向节点n1供给例如电压vdd。这样一来，节点n1的电压达到并稳定在h电平。节点n2的电压稳定在l电平。
[0240]
与图13的例子同样，相比无电压调整电路1233而基于从锁存输入电路1231及反相器电路12322中的一电路供给的例如电压vdd使节点n1的电压稳定情况来说，节点n1的h电平的电压通过电压调整电路1233下降了电压差δvh。
[0241]
这样一来，紧靠信号sig1下降的时刻t12之前的信号din＜0＞的l电平会反映到节
点n1及节点n2各自的电压。由此，如参照图12所作说明，在信号dqs下降的时序，通过信号dq＜0＞传送的奇数位的某位数据被局部锁存电路lc1锁存。
[0242]
从时刻t13到时刻t14，锁存输入电路1231将信号din＜0＞的h电平经反转的电平的电压、即例如电压vss供给到节点n1。由此，节点n1的电压从h电平下降到所述l电平。
[0243]
[效果]
[0244]
图15表示时序图的一例，该时序图表示第1实施方式的比较例的半导体存储装置的某局部锁存电路将通过信号dq＜0＞传送的某位数据锁存时的各种信号的时间变化。该时序图中，省略了信号sig2的时间变化。这是因为，信号sig2只是表示时间变化的信号sig1的互补信号。
[0245]
所述局部锁存电路的构成是在第1实施方式的半导体存储装置1的局部锁存电路lc1的构成中去除电压调整电路1233所得。以下说明中，进行与所述局部锁存电路内的各构成相关的说明时，对该构成添加与第1实施方式中使用的符号相同的符号进行说明。
[0246]
图15中实线所示的时序图表示比较例的所述局部锁存电路处于与图13的例子相同的状况下的各种信号的时间变化。关于信号sig1及信号din＜0＞的时间变化，在图13的说明中，将时刻t00置换为时刻t0，将时刻t01置换为时刻t1，将时刻t02置换为时刻t2，将时刻t03置换为时刻t3，将时刻t04置换为时刻t4，将时刻t01d置换为时刻t1d，将时刻t02d置换为时刻t2d后，内容仍成立。从时刻t1d到时刻t2的时间与从时刻t01d到时刻t02的时间δt相同。另外，关于锁存输入电路1231及附解除功能的反相器电路12322各自为导通状态还是断开状态，在图13的说明中以所述方式将时刻置换后，内容仍成立。
[0247]
以下，对节点n1的电压进行说明。
[0248]
图15中从时刻t0到时刻t1d，与图13的例子中从时刻t00到时刻t01d同样，节点n1的电压稳定在h电平。由于所述局部锁存电路不包含电压调整电路1233，所以该h电平的电压与图13的例子不同，未发生电压降。
[0249]
图15中从时刻t1d到时刻t2，与图13的例子中从时刻t01d到时刻t02同样，节点n1的电压从h电平降低。
[0250]
在图15中的时刻t2，与图13的例子中的时刻t02不同，节点n1的电压值仍为阈值vth3以上。因此，从时刻t2到时刻t3，反相器电路12321及反相器电路12322各自输出与图13的例子中从时刻t02到t03为相反电平的电压，因此，使节点n1及节点n2各自的电压稳定的电平为与图13的例子相反的电平。
[0251]
接下来，对信号sig1的时间变化与所述内容相同，比所述情况更早地使信号din＜0＞从l电平上升到h电平的情况进行说明。该情况下，信号din＜0＞的时间变化、及节点n1的电压变化如下所述。图15中以虚线表示。
[0252]
在图15中的时刻t1e，信号din＜0＞从l电平上升到h电平。时刻t1e处于时刻t1之后且时刻t1d之前。从时刻t1e到时刻t2的时间为时间δta，比时间δt长。从时刻t1e到时刻t2，与图13的例子中从时刻t01d到时刻t02同样，l电平的电压、即例如电压vss被供给到节点n1。由此，节点n1的电压从h电平降低。
[0253]
在图15中的时刻t2，与图13的例子中的时刻t02同样，节点n1的电压值小于阈值vth3。与图13的例子同样，节点n1的电压值变得小于阈值vth3后，节点n2的电压值迅速成为阈值vth4以上。因此，从时刻t2到时刻t3，反相器电路12321及反相器电路12322各自输出与
图13的例子中从时刻t02到时刻t03相同电平的电压。由此，与图13的例子同样，节点n1的电压达到并稳定在l电平，节点n2的电压稳定在h电平。但，由于所述局部锁存电路不包含电压调整电路1233，所以节点n1的l电平的电压与图13的例子不同，未发生电压升。
[0254]
在关于比较例所说明的所述的2个案例中，在信号sig1处于h电平的期间，信号din＜0＞都会上升。尽管如此，与后一案例(图15中虚线所示的波形)不同，头一案例(图15中实线所示的波形)中，紧靠信号sig1下降的时刻t2之前的信号din＜0＞的h电平未反映到节点n1及节点n2各自的电压。这意味着，在信号din＜0＞为所述h电平的期间，通过信号din＜0＞传送的某位数据未被所述局部锁存电路正确锁存。这将会导致产生误动作。
[0255]
如头一案例(图15中实线所示的波形)，当从信号din＜0＞的电平开始变化到信号sig1下降为止的时间δt较短时，相应于信号din＜0＞的电平变化，锁存输入电路1231用来使节点n1的电压发生变化的时间较短。因此，如上所述，可能会引起在信号sig1下降的时序，通过信号din＜0＞传送到节点n1的位数据无法被该局部锁存电路正确锁存。
[0256]
第1实施方式的半导体存储装置1的局部锁存电路lc1如参照图13所作说明，在从信号din＜0＞上升到信号sig1下降为止的时间为像时间δt一样短的时间的情况下，也能够在所述下降的时序准确地锁存通过信号din＜0＞传送的某位数据。这是因为，在第1实施方式的半导体存储装置1中，使节点n1的h电平的电压通过电压调整电路1233下降了电压差δvh，因此锁存输入电路1231也在像时间δt一样短的时间内，使节点n1的电压从h电平的电压下降到小于阈值vth3。
[0257]
像这样从信号din＜0＞上升到信号sig1下降为止的时间变短，例如可能会引起使半导体存储装置1高速动作的情况。因此，第1实施方式的半导体存储装置1的局部锁存电路lc1在半导体存储装置1高速动作的情况下，也能准确地锁存信号din＜0＞的奇数位的各位数据。
[0258]
以上，关于第1实施方式的比较例的半导体存储装置的局部锁存电路与第1实施方式的半导体存储装置1的局部锁存电路lc1的比较，列举图13及图15为例进行了说明。对于第1实施方式的半导体存储装置1的局部锁存电路lc1基于图14所示的信号sig1、信号sig2及信号din＜0＞动作的情况也同样适用。第1实施方式的半导体存储装置1的局部锁存电路lc1在从信号din＜0＞下降到信号sig1下降为止的时间较短的情况下，也能够在所述下降的时序锁存通过信号din＜0＞传送的某位数据。这是因为，在第1实施方式的半导体存储装置1中，使节点n1的l电平的电压通过电压调整电路1233上升了电压差δvl，因此锁存输入电路1231也在这样短的时间内，使节点n1的电压从l电平的电压上升到阈值vth3以上。
[0259]
＜第2实施方式＞
[0260]
以下，对第2实施方式的半导体存储装置1a进行说明。
[0261]
[构成例]
[0262]
关于第2实施方式的半导体存储装置1a的构成，以与第1实施方式的半导体存储装置1的构成不同之处为中心进行说明。
[0263]
第2实施方式的半导体存储装置1a是在第1实施方式的半导体存储装置1中，将局部锁存电路lc1置换为局部锁存电路lc1a所得。在参照第2实施方式的半导体存储装置1a中的包含局部锁存电路lc1a的某些构成进行说明的情况下，对第1实施方式中使用的符号标注a来说明所述构成。例如，将第2实施方式的半导体存储装置称为半导体存储装置1a进行
说明。
[0264]
图16表示第2实施方式的半导体存储装置1a的局部锁存电路lc1a的构成的一例。
[0265]
图16所示的局部锁存电路lc1a的构成是在图10所示的局部锁存电路lc1的构成中，将电压调整电路1233置换为电压调整电路1233a的结果。虽省略图示，但电压调整电路1233a也包含在内部处理电路inc1a中。以下所参照的表示局部锁存电路的构成的其它附图中，除锁存输入电路1231以外的其它各电路也包含在内部处理电路中。
[0266]
电压调整电路1233a例如包含反相器inv6及开关sw4。
[0267]
反相器inv6的输入端子连接在节点n1，反相器inv6的输出端子连接在开关sw4的第1端子。开关sw4的第2端子连接在节点n1。
[0268]
电压调整电路1233a基于节点n1的电压以如下方式输出电压。
[0269]
反相器inv6例如在与所述输入端子连接的节点n1的电压值为阈值vth6以上的期间，将l电平的电压供给到与所述输出端子连接的开关sw4的第1端子，在该值小于阈值vth6的情况下，将h电平的电压供给到与所述输出端子连接的开关sw4的第1端子。开关sw4将以所述方式供给到所述第1端子的电压，在开关sw4为导通状态的期间传递到与所述第2端子连接的节点n1。开关sw4在信号sig1为l电平且信号sig2为h电平的期间为断开状态，在信号sig1为h电平且信号sig2为l电平的期间为导通状态。因此，开关sw2为导通状态的期间，开关sw4也为导通状态，开关sw2为断开状态的期间，开关sw4也为断开状态。
[0270]
对信号sig1为h电平期间的电压调整电路1233a对节点n1的电压的调整功能进行说明。在此期间，开关sw2及sw4为导通状态，开关sw3为断开状态，也就是说，锁存输入电路1231及电压调整电路1233a为导通状态，反相器电路12322为断开状态。
[0271]
在锁存输入电路1231对节点n1供给h电平的电压的情况下，节点n1的电压可能会因此上升。在该电压的值成为阈值vth6以上的情况下，相应于该电压的值为阈值vth6以上，电压调整电路1233a对节点n1供给l电平的电压。结果，节点n1的电压稳定在h电平。该h电平的电压相比未自电压调整电路1233a供给电压而基于从锁存输入电路1231供给的h电平的电压使节点n1的电压稳定的情况来说较低。这是因为，节点n1的电压稳定在h电平时，从由电压调整电路1233a供给的l电平的电压的供给源到节点n1的路径的电阻r6l大于从由锁存输入电路1231供给的h电平的电压的供给源到节点n1的路径的电阻r2h。例如，节点n1的电压稳定在h电平时，(电阻r6l的大小)/(电阻r2h的大小)处于5/3以上3以下的范围内。
[0272]
在锁存输入电路1231对节点n1供给l电平的电压情况下，节点n1的电压可能会因此下降。在该电压的值小于阈值vth6的情况下，相应于该电压的值小于阈值vth6，电压调整电路1233a将h电平的电压供给到节点n1。结果，节点n1的电压会稳定在l电平。该l电平的电压相比未自电压调整电路1233a供给电压而基于从锁存输入电路1231供给的l电平的电压使节点n1的电压稳定的情况相比较高。这是因为，节点n1的电压稳定在l电平时，从由电压调整电路1233a供给的h电平的电压的供给源到节点n1的路径的电阻r6h大于从由锁存输入电路1231供给的l电平的电压的供给源到节点n1的路径的电阻r2l。例如，节点n1的电压稳定在l电平时，(电阻r6h的大小)/(电阻r2l的大小)处于5/3以上3以下的范围内。
[0273]
对信号sig1为l电平的期间进行说明。在此期间，开关sw2及sw4为断开状态，开关sw3为导通状态，也就是说，锁存输入电路1231及电压调整电路1233a为断开状态，反相器电路12322为导通状态。因此，即使节点n1的电压稳定在h电平或l电平，电压调整电路1233a也
不会如上所述使节点n1的电压下降或上升。
[0274]
图17表示第2实施方式的半导体存储装置1a的局部锁存电路lc1a的电路构成的一例。
[0275]
图17所示的锁存输入电路1231及正反馈电路1232各自的电路构成与图11的例子所示的构成相同。对电压调整电路1233a的电路构成进行说明。图17的例子中，电压调整电路1233a是利用时钟同步cmos反相器电路实现的。
[0276]
电压调整电路1233a例如包含p通道mos晶体管tr33及tr34、以及n通道mos晶体管tr35及tr36。
[0277]
对晶体管tr33的第1端子施加例如电压vdd，晶体管tr33的第2端子连接在晶体管tr34的第1端子，晶体管tr34的第2端子连接在节点n1。晶体管tr35的第1端子连接在节点n1，晶体管tr35的第2端子连接在晶体管tr36的第1端子，对晶体管tr36的第2端子施加例如电压vss。晶体管tr33及tr36各自的栅极连接在节点n1。对晶体管tr34的栅极输入信号sig2。对晶体管tr35的栅极输入信号sig1。
[0278]
在信号sig1为l电平且信号sig2为h电平的期间，晶体管tr34及tr35为断开状态。因此，对晶体管tr33的第1端子施加的电压vdd、及对晶体管tr36的第2端子施加的电压vss都无法供给到节点n1。
[0279]
在信号sig1为h电平且信号sig2为l电平的期间，晶体管tr34及tr35为导通状态。在此期间，电压调整电路1233a以如下方式对节点n1供给电压。
[0280]
在节点n1的电压值小于阈值vth6的情况下，晶体管tr33为导通状态，晶体管tr36为断开状态。因此，相应于节点n1的电压值小于阈值vth6，对晶体管tr33的第1端子施加的电压vdd被供给到节点n1。另一方面，在节点n1的电压值为阈值vth6以上的情况下，晶体管tr33为断开状态，晶体管tr36为导通状态。因此，相应于节点n1的电压值为阈值vth6以上，对晶体管tr36的第2端子施加的电压vss被供给到节点n1。
[0281]
如参照图16所作说明，通过锁存输入电路1231对节点n1供给h电平的电压，电压调整电路1233a对节点n1供给l电平的电压，而使节点n1的电压稳定在h电平时，晶体管tr35及tr36各自的导通电阻的和大于晶体管tr11及tr12各自的导通电阻的和。为达到此目的，例如，使以这些晶体管tr各自的(晶体管tr的栅极宽度)/(晶体管tr的栅极长度)定义的尺寸为如下所述的大小关系。使晶体管tr35的尺寸最小，使晶体管tr11、tr12及tr36各自的尺寸实质上相同。为此，例如，也可以使这些晶体管tr各自的栅极长度实质上相同，使这些晶体管tr各自的栅极宽度成为如下所述的大小关系。使晶体管tr35的栅极宽度最小，使晶体管tr11、tr12及tr36各自的栅极宽度实质上相同。
[0282]
如参照图16所作说明，通过锁存输入电路1231对节点n1供给l电平的电压，电压调整电路1233a对节点n1供给h电平的电压，而使节点n1的电压稳定在l电平时，晶体管tr33及tr34各自的导通电阻的和大于晶体管tr13及tr14各自的导通电阻的和。为达到此目的，例如，使这些晶体管tr各自的所述尺寸为如下所述的大小关系。使晶体管tr34的尺寸最小，使晶体管tr13、tr14及tr33各自的尺寸实质上相同。为此，例如，也可以使这些晶体管tr各自的栅极长度实质上相同，使这些晶体管tr各自的栅极宽度成为如下所述的大小关系。使晶体管tr34的栅极宽度最小，使晶体管tr13、tr14及tr33各自的栅极宽度实质上相同。
[0283]
[动作例]
[0284]
图18表示时序图的一例，该时序图表示第2实施方式的半导体存储装置1a的局部锁存电路lc1a将通过信号dq＜0＞传送的某位数据锁存时的各种信号的时间变化。
[0285]
关于信号sig1、信号sig2及信号din＜0＞的时间变化，在图13的说明中，将时刻t00置换为时刻t20，将时刻t01置换为时刻t21，将时刻t02置换为时刻t22，将时刻t03置换为时刻t23，将时刻t04置换为时刻t24，将时刻t01d置换为时刻t21d，将时刻t02d置换为时刻t22d后，内容仍成立。从时刻t21d到时刻t22的时间与从时刻t01d到时刻t02的时间δt相同。另外，关于锁存输入电路1231及附解除功能的反相器电路12322各自为导通状态还是断开状态，在图13的说明中以所述方式将时刻置换后，内容仍成立。
[0286]
电压调整电路1233a与锁存输入电路1231同样，在信号sig1为l电平的期间为断开状态，在信号sig1为h电平的期间为导通状态。因此，电压调整电路1233a从时刻t20到时刻t21、及从时刻t22到时刻t23为断开状态，从时刻t21到时刻t22、及从时刻t23到时刻t24为导通状态。
[0287]
以下，对节点n1的电压进行说明。
[0288]
从时刻t20到时刻t21d，与图13的例子中从时刻t00到时刻t01d同样，节点n1的电压为h电平。但，从时刻t20到时刻t21，电压调整电路1233a为断开状态，所以该h电平的电压与比较例的图15的例子同样，未发生电压降。从电压调整电路1233a成为导通状态的时刻t21起，电压调整电路1233a的控制发挥作用。结果，节点n1的电压与图13的例子同样，稳定在以电压差δvh使电压下降后的h电平，节点n1的电压稳定在该h电平，直到时刻t21d为止。
[0289]
从时刻t21d到时刻t22，与图13的例子中从时刻t01d到时刻t02同样，节点n1的电压从h电平降低。在此期间，电压调整电路1233a也为导通状态。
[0290]
在时刻t22，与图13的例子中的时刻t02同样，节点n1的电压值小于阈值vth3。与图13的例子同样，节点n1的电压值变得小于阈值vth3后，节点n2的电压值迅速成为阈值vth4以上。因此，从时刻t22到时刻t23，与图13的例子中从时刻t02到时刻t03同样，对节点n2供给h电平的电压，l电平的电压被供给到节点n1。由此，与图13的例子同样，节点n1的电压达到并稳定在l电平，节点n2的电压稳定在h电平。但，在此期间电压调整电路1233a为断开状态，所以节点n1的l电平的电压与比较例的图15的例子同样，未发生电压升。
[0291]
这样一来，与图13的例子同样，紧靠信号sig1下降的时刻t22之前的信号din＜0＞的h电平反映到节点n1及节点n2各自的电压。由此，如参照图12所作说明，在信号dqs下降的时序，通过信号dq＜0＞传送的奇数位的某位数据被局部锁存电路lc1a锁存。
[0292]
从时刻t23到时刻t24，与图13的例子中从时刻t03到时刻t04同样，对节点n1供给h电平的电压。由此，节点n1的电压从l电平达到并稳定在h电平。在此期间，电压调整电路1233a为导通状态。因此，节点n1的h电平的电压与图13的例子同样，通过电压调整电路1233a，电压下降电压差δvh。
[0293]
[效果]
[0294]
根据第2实施方式的半导体存储装置1a的局部锁存电路lc1a，除了能发挥与第1实施方式中所说明的效果相同的效果以外，还能发挥如下所说明的效果。
[0295]
首先，对第1实施方式的半导体存储装置1的局部锁存电路lc1的消耗电力中的源自电压调整电路1233的消耗电力进行说明。分成交替地到来的信号sig1为h电平的期间与信号sig1为l电平的期间进行说明。
[0296]
对信号sig1为h电平的期间进行说明。在此期间，锁存输入电路1231为导通状态且反相器电路12322为断开状态。对节点n1，有时会在由锁存输入电路1231供给h电平或l电平的电压的同时，由电压调整电路1233供给与锁存输入电路1231为相反电平的电压。在此期间，电流从该h电平的电压的供给源流动到该l电平的电压的供给源。该电流是为了实现电压调整电路1233的控制而产生，基于这些电流而产生的电力被局部锁存电路lc1消耗。
[0297]
对信号sig1为l电平的期间进行说明。在此期间，锁存输入电路1231为断开状态，反相器电路12322为导通状态。关于信号sig1为h电平的期间的所述说明中，将锁存输入电路1231置换为反相器电路12322后，内容仍成立。
[0298]
第2实施方式的半导体存储装置1a的局部锁存电路lc1a的构成是在局部锁存电路lc1的构成中，将电压调整电路1233置换为电压调整电路1233a所得。电压调整电路1233a与锁存输入电路1231同样，在信号sig1为l电平的期间为断开状态，在信号sig1为h电平的期间为导通状态。因此，第2实施方式的半导体存储装置1a的局部锁存电路lc1的消耗电力中的源自电压调整电路1233a的消耗电力如下。
[0299]
关于信号sig1为h电平的期间，电压调整电路1233a为导通状态，所以与关于第1实施方式的半导体存储装置1所作说明的电力实质上相同程度的电力被局部锁存电路lc1a消耗。关于信号sig1为l电平的期间，电压调整电路1233a为断开状态，所以未流通如上所述的电流。因此，无对第1实施方式的半导体存储装置1所作说明那样的电力消耗。因此，根据第2实施方式的半导体存储装置1a的局部锁存电路lc1a，能够减少消耗电力。
[0300]
[变化例]
[0301]
电压调整电路1233a的电路构成不限于图17所示的电路构成。以下说明电压调整电路1233a的电路构成的另一例。
[0302]
图19表示第2实施方式的半导体存储装置1a的局部锁存电路lc1a的电压调整电路1233a的电路构成的另一例。
[0303]
电压调整电路1233a例如包含p通道mos晶体管tr301、tr302及tr303、以及n通道mos晶体管tr304、tr305及tr306。
[0304]
对晶体管tr301的第1端子施加例如电压vdd，晶体管tr301的第2端子连接在晶体管tr302的第1端子。晶体管tr302的第2端子连接在晶体管tr303的第1端子，晶体管tr303的第2端子连接在节点n1。晶体管tr304的第1端子连接在节点n1，晶体管tr304的第2端子连接在晶体管tr305的第1端子。晶体管tr305的第2端子连接在晶体管tr306的第1端子，对晶体管tr306的第2端子施加例如电压vss。晶体管tr301及tr306各自的栅极连接在节点n1。对晶体管tr302的栅极输入信号sig2，对晶体管tr305的栅极输入信号sig1。对晶体管tr303的栅极施加例如电压vss，对晶体管tr304的栅极施加例如电压vdd。
[0305]
对晶体管tr303的栅极施加例如电压vss，因此晶体管tr303为导通状态。对晶体管tr304的栅极施加例如电压vdd，因此晶体管tr304为导通状态。
[0306]
关于基于信号sig1及sig2、以及节点n1的电压的电压调整电路1233a对节点n1的电压供给，在图17的说明中，将晶体管tr33置换为晶体管tr301，将晶体管tr34置换为晶体管tr302，将晶体管tr35置换为晶体管tr305，将晶体管tr36置换为晶体管tr306后，内容仍成立。
[0307]
如参照图16所作说明，通过锁存输入电路1231对节点n1供给h电平的电压，电压调
整电路1233a对节点n1供给l电平的电压，而使节点n1的电压稳定在h电平时，晶体管tr304、tr305及tr306各自的导通电阻的和大于晶体管tr11及tr12各自的导通电阻的和。如参照图16所作说明，通过锁存输入电路1231对节点n1供给l电平的电压，电压调整电路1233a对节点n1供给h电平的电压，而使节点n1的电压稳定在l电平时，晶体管tr301、tr302及tr303各自的导通电阻的和大于晶体管tr13及tr14各自的导通电阻的和。
[0308]
图19的例子中，为了实现对晶体管tr302的栅极的信号sig2的输入、以及晶体管tr303的第2端子及晶体管tr304的第1端子与节点n1的连接，分别使用接触插塞。同样，图17的例子中，为了实现对晶体管tr34的栅极的信号sig2的输入、以及晶体管tr34的第2端子及晶体管tr35的第1端子与节点n1的连接，分别使用接触插塞。图19的例子中的该2个接触插塞的间隔大于图17的例子中的该接触插塞的间隔。因此，图19的例子中的该接触插塞间的电容耦合小于图17的例子中的该接触插塞间的电容耦合。图19的例子中，用于对晶体管tr305的栅极的信号sig1的输入的接触插塞和用于晶体管tr303的第2端子及晶体管tr304的第1端子与节点n1的连接的接触插塞的关系也同样如此。因此，相比图19的例子、图17的例子，节点n1的电压与输入到电压调整电路1233a的信号sig1及sig2各者之间的影响变小。因此，相比图19的例子、图17的例子，第2实施方式的半导体存储装置1a的局部锁存电路lc1a能够精度良好地动作。
[0309]
为了减小用于连接到某节点的接触插塞与用于将信号sig1或sig2等信号输入到某晶体管tr的栅极的接触插塞之间的电容耦合，也可以将与图19所示的电路构成相同的电路构成设置在本说明书所揭示的其它电路构成中。
[0310]
＜第3实施方式＞
[0311]
以下，对第3实施方式的半导体存储装置1b进行说明。
[0312]
[构成例]
[0313]
关于第3实施方式的半导体存储装置1b的构成，以与第1实施方式的半导体存储装置1的构成不同之处为中心进行说明。
[0314]
第3实施方式的半导体存储装置1b是在第1实施方式的半导体存储装置1中，将局部锁存电路lc1置换为局部锁存电路lc1b所得。在参照第3实施方式的半导体存储装置1b中的包含局部锁存电路lc1b的某些构成、及可能具有与局部锁存电路lc1b相同的构成的某些构成进行说明的情况下，对第1实施方式中使用的符号标注b来说明所述构成。
[0315]
图20表示第3实施方式的半导体存储装置1b的局部锁存电路lc1b的构成的一例。
[0316]
图20所示的局部锁存电路lc1b的构成是在图10所示的局部锁存电路lc1的构成中，将正反馈电路1232及电压调整电路1233置换为正反馈电路1232b所得。正反馈电路1232b是在正反馈电路1232中，将反相器电路12321置换为反相器电路12321b所得。正反馈电路1232b的反相器电路12322的构成与参照图10所作说明一致。
[0317]
反相器电路12321b例如包含反相器inv7及开关sw5。
[0318]
反相器inv7的输入端子连接在节点n1，反相器inv7的输出端子连接在节点n2。开关sw5的第1端子连接在节点n2，开关sw5的第2端子连接在节点n1。
[0319]
反相器电路12321b基于节点n1的电压以如下方式输出电压。
[0320]
反相器inv7例如与图10的例子中的反相器inv3同样，在与所述输入端子连接的节点n1的电压值为阈值vth7以上的期间，将l电平的电压供给到与所述输出端子连接的节点
n2，在该值小于阈值vth7的情况下，将h电平的电压供给到与所述输出端子连接的节点n2。开关sw5将以所述方式供给到与所述第1端子连接的节点n2的电压，在开关sw5为导通状态的期间传递到与所述第2端子连接的节点n1。开关sw5在信号sig1为l电平且信号sig2为h电平的期间为断开状态，在信号sig1为h电平且信号sig2为l电平的期间为导通状态。因此，开关sw2为导通状态的期间，开关sw5也为导通状态，开关sw2为断开状态的期间，开关sw5也为断开状态。
[0321]
以下，在如开关sw5为导通状态的期间，反相器电路12321b能够将反相器电路12321b输出的电压传递到节点n1的情况下，也称为反相器电路12321b处于调整导通状态。除此以外的情况下，也称为反相器电路12321b处于调整断开状态。
[0322]
对信号sig1为h电平的期间的反相器电路12321b对节点n1的电压的调整功能进行说明。在此期间，开关sw2及sw5为导通状态，开关sw3为断开状态，也就是说，锁存输入电路1231为导通状态，反相器电路12321b为调整导通状态，反相器电路12322为断开状态。
[0323]
在锁存输入电路1231对节点n1供给h电平的电压的情况下，节点n1的电压可能会因此上升。在该电压的值为阈值vth7以上的情况下，相应于该电压的值为阈值vth7以上，反相器电路12321b对节点n1供给l电平的电压。结果，节点n1的电压稳定在h电平。该h电平的电压相比未自反相器电路12321b供给电压而基于从锁存输入电路1231供给的h电平的电压使节点n1的电压稳定的情况较低。这是因为，节点n1的电压稳定在h电平时，从由反相器电路12321b供给的l电平的电压的供给源到节点n1的路径的电阻r7l大于从由锁存输入电路1231供给的h电平的电压的供给源到节点n1的路径的电阻r2h。例如，节点n1的电压稳定在h电平时，(电阻r7l的大小)/(电阻r2h的大小)处于5/3以上3以下的范围内。
[0324]
在锁存输入电路1231对节点n1供给l电平的电压情况下，节点n1的电压可能会因此下降。在该电压的值小于阈值vth7的情况下，相应于该电压的值小于阈值vth7，反相器电路12321b将h电平的电压供给到节点n1。结果，节点n1的电压会稳定在l电平。该l电平的电压相比未自反相器电路12321b供给电压而基于从锁存输入电路1231供给的l电平的电压使节点n1的电压稳定的情况来说较高。这是因为，在节点n1的电压稳定在l电平时，从由反相器电路12321b供给的h电平的电压的供给源到节点n1的路径的电阻r7h大于从由锁存输入电路1231供给的l电平的电压的供给源到节点n1的路径的电阻r2l。例如，节点n1的电压稳定在l电平时，(电阻r7h的大小)/(电阻r2l的大小)处于5/3以上3以下的范围内。
[0325]
对信号sig1为l电平的期间进行说明。在此期间，开关sw2及sw5为断开状态，开关sw3为导通状态，也就是说，锁存输入电路1231为断开状态，反相器电路12321b为调整断开状态，反相器电路12322为导通状态。因此，即使节点n1的电压稳定在h电平或l电平，反相器电路12321b也不会如上所述使节点n1的电压下降或上升。
[0326]
图21表示第3实施方式的半导体存储装置1b的局部锁存电路lc1b的电路构成的一例。
[0327]
图21所示的锁存输入电路1231及附解除功能的反相器电路12322各自的电路构成与图11的例子所示的构成相同。对反相器电路12321b的电路构成进行说明。
[0328]
反相器电路12321b例如包含p通道mos晶体管tr213及tr214、以及n通道mos晶体管tr215及tr216。
[0329]
对晶体管tr213的第1端子施加例如电压vdd，晶体管tr213的第2端子连接在节点
n2。晶体管tr214的第1端子连接在节点n2，晶体管tr214的第2端子连接在节点n1。晶体管tr215的第1端子连接在节点n1，晶体管tr215的第2端子连接在节点n2。晶体管tr216的第1端子连接在节点n2，对晶体管tr216的第2端子施加例如电压vss。晶体管tr213及tr216各自的栅极连接在节点n1。对晶体管tr214的栅极输入信号sig2。对晶体管tr215的栅极输入信号sig1。
[0330]
在信号sig1为l电平且信号sig2为h电平的期间，晶体管tr214及tr215为断开状态。因此，对晶体管tr213的第1端子施加的电压vdd与对晶体管tr216的第2端子施加的电压vss都无法供给到节点n1。
[0331]
在信号sig1为h电平且信号sig2为l电平的期间，晶体管tr214及tr215为导通状态。在此期间，反相器电路12321b以如下方式对节点n1供给电压。
[0332]
在节点n1的电压值小于阈值vth7的情况下，晶体管tr213为导通状态，晶体管tr216为断开状态。因此，相应于节点n1的电压值小于阈值vth7，对晶体管tr213的第1端子施加的电压vdd被供给到节点n1。另一方面，在节点n1的电压值为阈值vth7以上的情况下，晶体管tr213为断开状态，晶体管tr216为导通状态。因此，相应于节点n1的电压值为阈值vth7以上，对晶体管tr216的第2端子施加的电压vss被供给到节点n1。
[0333]
例如，图21所示的p通道mos晶体管tr11及n通道mos晶体管tr14作为图20所示的反相器inv2发挥功能。另外，图21所示的p通道mos晶体管tr12及n通道mos晶体管tr13作为图20所示的开关sw2发挥功能。同样，例如p通道mos晶体管tr213及n通道mos晶体管tr216作为反相器inv7发挥功能，p通道mos晶体管tr214及n通道mos晶体管tr215作为开关sw5发挥功能，p通道mos晶体管tr221及n通道mos晶体管tr224作为反相器inv4发挥功能，p通道mos晶体管tr222及n通道mos晶体管tr223作为开关sw3发挥功能。
[0334]
如参照图20所作说明，通过锁存输入电路1231对节点n1供给h电平的电压，反相器电路12321b对节点n1供给l电平的电压，而使节点n1的电压稳定在h电平时，晶体管tr215及tr216各自的导通电阻的和大于晶体管tr11及tr12各自的导通电阻的和。为达到此目的，例如，使这些晶体管tr各自的所述尺寸为如下所述的大小关系。使晶体管tr215的尺寸最小，使晶体管tr11、tr12及tr216各自的尺寸实质上相同。为此，例如，也可以使这些晶体管tr各自的栅极长度实质上相同，使这些晶体管tr各自的栅极宽度成为如下所述的大小关系。使晶体管tr215的栅极宽度最小，使晶体管tr11、tr12及tr216各自的栅极宽度实质上相同。
[0335]
如参照图20所作说明，通过锁存输入电路1231对节点n1供给l电平的电压，反相器电路12321b对节点n1供给h电平的电压，而使节点n1的电压稳定在l电平时，晶体管tr213及tr214各自的导通电阻的和大于晶体管tr13及tr14各自的导通电阻的和。为达到此目的，例如，使这些晶体管tr各自的所述尺寸为如下所述的大小关系。使晶体管tr214的尺寸最小，使晶体管tr13、tr14及tr213各自的尺寸实质上相同。为此，例如，也可以使这些晶体管tr各自的栅极长度实质上相同，使这些晶体管tr各自的栅极宽度成为如下所述的大小关系。使晶体管tr214的栅极宽度最小，使晶体管tr13、tr14及tr213各自的栅极宽度实质上相同。
[0336]
上文详细说明的反相器电路12321b能够实现与第2实施方式的电压调整电路1233a相同的功能，但本实施方式的半导体存储装置1b的局部锁存电路lc1b的反相器电路12321b的构成不限于此。反相器电路12321b例如可以构成为能够实现与第1实施方式的电压调整电路1233相同的功能。因此，列举图21所示的电路构成为例时，例如可以在该电路构
成中省略晶体管tr214及tr215并调整晶体管tr213及tr216的尺寸。或者，也可以对晶体管tr214及tr215各自的栅极施加电压，以令晶体管tr214及tr215始终为导通状态。
[0337]
[动作例]
[0338]
第3实施方式的半导体存储装置1b执行与对第2实施方式的半导体存储装置1a说明的图18的例子相同的动作。更具体来说，在图18的例子的说明中，将局部锁存电路lc1a置换为局部锁存电路lc1b，将反相器电路12321及电压调整电路1233a置换为反相器电路12321b，将阈值vth3置换为阈值vth7，以及将电压调整电路1233a的导通状态及断开状态分别置换为反相器电路12321b的调整导通状态及调整断开状态后，内容仍成立。
[0339]
[效果]
[0340]
根据第3实施方式的半导体存储装置1b的局部锁存电路lc1b，除了能发挥与第1实施方式及第2实施方式中说明的效果相同的效果以外，也能发挥如下所说明的效果。
[0341]
局部锁存电路lc1b的反相器电路12321b是利用数量比反相器电路12321及电压调整电路1233a中使用的晶体管tr少的晶体管tr来实现局部锁存电路lc1a的反相器电路12321及电压调整电路1233a的功能。因此，根据局部锁存电路lc1b，能发挥以下效果。也就是说，第3实施方式的半导体存储装置1b的局部锁存电路lc1b的电路面积可能会小于第2实施方式的半导体存储装置1a的局部锁存电路lc1a的电路面积。另外，根据第3实施方式的半导体存储装置1b的局部锁存电路lc1b，相比第2实施方式的半导体存储装置1a的局部锁存电路lc1a，更能减少消耗电力。
[0342]
＜第4实施方式＞
[0343]
以下，对第4实施方式的半导体存储装置1bh进行说明。
[0344]
[构成例]
[0345]
关于第4实施方式的半导体存储装置1bh的构成，以与第3实施方式的半导体存储装置1b的构成不同之处为中心进行说明。
[0346]
第4实施方式的半导体存储装置1bh是在第3实施方式的半导体存储装置1b中，将输入输出电路12b置换为输入输出电路12bh所得。在参照第4实施方式的半导体存储装置1bh中的包含输入输出电路12bh的某些构成进行说明的情况下，对第3实施方式中使用的符号标注h来说明所述构成。
[0347]
图22是表示第4实施方式的半导体存储装置1bh的输入输出电路12bh的构成的一例的框图。关于图22所示的参照符号12bi、12bj、12bk、126i、126j及126k，将在后续的实施方式中进行说明。
[0348]
输入输出电路12bh除包含第3实施方式的半导体存储装置1b的输入输出电路12b所具有的构成以外，还包含信号成形电路126h。信号成形电路126h可以设置在输入电路122内，或者也可以设置在例如定序器15内等半导体存储装置1bh的其它部分。其它实施方式也同样如此。
[0349]
输入电路122例如将信号sig1及信号sig2输出到信号成形电路126h。
[0350]
信号成形电路126h例如从输入电路122接收信号sig1及sig2，基于信号sig1及sig2产生信号sigαh及信号sigβh，将信号sigαh及信号sigβh输出到锁存电路123b＜0＞。信号成形电路126h也可以将信号sigαh及信号sigβh输出到锁存电路123b＜7：1＞中的其它锁存电路。信号sigαh是使信号sig1以在信号sig1为h电平的一部分期间成为l电平的方式成
形所得的信号。信号sigβh为信号sigαh的互补信号。其它实施方式的信号sigα及sigβ也同样如此。
[0351]
锁存电路123b＜0＞从信号成形电路126h接收信号sigαh及信号sigβh。锁存电路123b＜0＞的局部锁存电路lc1b例如也基于信号sigαh及信号sigβh，依序锁存信号dq＜0＞的奇数位数据。关于以下说明为将信号sigα及sigβ输出到锁存电路123b＜0＞的其它实施方式也同样如此。
[0352]
图23表示第4实施方式的半导体存储装置1bh的信号成形电路126h的电路构成的一例。以下所示的信号成形电路126h的电路构成只是一例。作为信号成形电路126h的电路构成，也能应用能够同样产生信号sigαh及sigβh的其它电路构成。以下实施方式的相同附图也同样如此。
[0353]
信号成形电路126h例如包含延迟电路dc1、与门and1、延迟电路dc2、以及或门or1。
[0354]
信号sig1及sig2在信号成形电路126h的内部被以如下方式进行处理。此外，以下所说明的与运算等运算是在将h电平设为1且将l电平设为0的条件下进行。
[0355]
延迟电路dc1接收信号sig1，基于信号sig1产生信号sigd1，并输出信号sigd1。信号sigd1是使信号sig1延迟后的信号。例如，信号sigd1的相位比信号sig1的相位延迟了π/2弧度。信号sigd1迟于信号sig1上升后，与信号sig1一起处于h电平直到信号sig1下降为止，并且迟于信号sig1下降。
[0356]
与门and1在第1输入端子上接收信号sig1，在第2输入端子上接收信号sigd1。与门and1对该接收到的2个信号进行与运算，并输出作为该运算结果的信号。所述输出的信号相当于图22所示的信号sigαh。信号sigαh迟于信号sig1上升后，与信号sig1一起处于h电平直到信号sig1下降为止，并且与信号sig1实质上同时下降。
[0357]
延迟电路dc2接收信号sig2，基于信号sig2产生信号sigd2，并输出信号sigd2。信号sigd2是使信号sig2延迟后的信号。延迟电路dc2的延迟量与延迟电路dc1的延迟量实质上相同。信号sigd2迟于信号sig2下降后，与信号sig2一起为l电平直到信号sig2上升为止，并且迟于信号sig2上升。
[0358]
或门or1在第1输入端子上接收信号sig2，在第2输入端子上接收信号sigd2。或门or2对该所接收到的2个信号进行或运算，并输出作为该运算结果的信号。所述输出的信号相当于图22所示的信号sigβh。信号sigβh迟于信号sig2下降后，与信号sig2一起为l电平直到信号sig2上升为止，并且与信号sig2实质上同时上升。
[0359]
上文中，已说明了产生局部锁存电路lc1b所要利用的信号sigαh及sigβh的信号成形电路126h的电路构成。对将同样的电路构成应用于产生局部锁存电路lc0b所能利用的同样的2个信号的信号成形电路的情况进行说明。该情况下，作为该信号成形电路的电路构成，能够使用如下电路构成，即，以与如上所述成形信号sig1的方式相同的方式，成形信号sig2，以与如上所述成形信号sig2的方式相同的方式，成形信号sig1。只要未特别说明，则其它实施方式的产生信号sigα及sigβ的信号成形电路126也同样如此。
[0360]
图24表示第4实施方式的半导体存储装置1bh的局部锁存电路lc1b的构成的一例。该局部锁存电路lc1b的构成除以下说明的方面以外，与图20的例子相同。
[0361]
开关sw5在信号sigαh为l电平且信号sigβh为h电平的期间为断开状态，在信号sigαh为h电平且信号sigβh为l电平的期间为导通状态。
[0362]
上文说明了局部锁存电路lc1b的构成，以下说明将相同构成应用于局部锁存电路lc0b的情况。该情况下，在所述局部锁存电路lc1b的构成中，例如将信号sigαh置换为如参照图23所作说明那样成形信号sig2后的信号，将信号sigβh置换为如参照图23所作说明那样成形信号sig1后的信号，但仍能够应用作为局部锁存电路lc0b的构成。其它实施方式的利用信号sigα及sigβ的局部锁存电路lc1b也同样如此。
[0363]
图25表示第4实施方式的半导体存储装置1bh的局部锁存电路lc1b的电路构成的一例。该局部锁存电路lc1b的电路构成除以下说明的方面以外，与图21的例子相同。
[0364]
对晶体管tr214的栅极输入信号sigβh来代替信号sig2。对晶体管tr215的栅极输入信号sigαh来代信号sig1。
[0365]
在信号sigαh为l电平且信号sigβh为h电平的期间，晶体管tr214及tr215为断开状态。因此，对晶体管tr213的第1端子施加的电压vdd与对晶体管tr216的第2端子施加的电压vss都无法供给到节点n1。
[0366]
在信号sigαh为h电平且信号sigβh为l电平的期间，晶体管tr214及tr215为导通状态。在此期间，反相器电路12321b与图21的例子同样，将电压供给到节点n1。
[0367]
上文说明了局部锁存电路lc1b的电路构成，以下说明将同样的电路构成应用于局部锁存电路lc0b的情况。该情况下，在所述局部锁存电路lc1b的电路构成中，例如对说明为被输入信号sigαh的栅极，输入如参照图23所作说明那样成形信号sig2后的信号，对说明为被输入信号sigβh的栅极，输入如参照图23所作说明那样成形信号sig1后的信号，但仍能够应用作为局部锁存电路lc0b的电路构成。对于其它实施方式的利用信号sigα及sigβ的局部锁存电路lc1b也相同。
[0368]
上文中，说明了使与第3实施方式中说明的构成相同构成的局部锁存电路lc1b构成为基于信号成形电路126h产生的信号sigαh及sigβh动作的情况，但本实施方式不限于此。例如也可以使与第2实施方式中说明的构成相同构成的局部锁存电路构成为基于信号成形电路126h产生的信号sigαh及sigβh动作。对于以下的与第3实施方式中说明的构成相同构成的局部锁存电路lc1b构成为基于信号sigα及sigβ动作的另一实施方式也相同。
[0369]
[动作例]
[0370]
图26表示时序图的一例，该时序图表示第4实施方式的半导体存储装置1bh的局部锁存电路lc1b将通过信号dq＜0＞传送的某位数据锁存时的各种信号的时间变化。
[0371]
关于信号sig1、信号sig2及信号din＜0＞的时间变化，在图13的说明中，将时刻t00置换为时刻t40，将时刻t01置换为时刻t41，将时刻t02置换为时刻t42，将时刻t03置换为时刻t43，将时刻t04置换为时刻t44，将时刻t01d置换为时刻t41d，将时刻t02d置换为时刻t42d后，内容仍成立。从时刻t41d到时刻t42的时间与从时刻t01d到时刻t02的时间δt相同。另外，关于锁存输入电路1231及附解除功能的反相器电路12322各自为导通状态还是断开状态，在图13的说明中以所述方式将时刻置换后，内容仍成立。
[0372]
首先，对信号sigαh及信号sigβh进行说明。
[0373]
在时刻t40，信号sigαh为l电平，信号sigβh为h电平。信号sigαh及sigβh的电平一直维持到时刻t41s为止。时刻t41s处于时刻t41之后且时刻t41d之前。在时刻t41s，信号sigαh从l电平上升到h电平，信号sigβh从h电平下降到l电平。信号sigαh及sigβh的电平一直维持到时刻t42为止。在时刻t42，信号sigαh从h电平下降到l电平，信号sigβh从l电平上升到h
电平。信号sigαh及sigβh的电平一直维持到时刻t43s为止。时刻t43s处于时刻t43之后且时刻t44之前。在时刻t43s，信号sigαh从l电平上升到h电平，信号sigβh从h电平下降到l电平。信号sigαh及sigβh的电平一直维持到时刻t44为止。
[0374]
反相器电路12321b在信号sigαh为l电平的期间为调整断开状态，在信号sigαh为h电平的期间为调整导通状态。因此，反相器电路12321b为调整导通状态的期间与为调整断开状态的期间如下。反相器电路12321b在锁存输入电路1231为导通状态的时刻t41到时刻t42的期间中，从时刻t41s到时刻t42为止为调整导通状态。反相器电路12321b在锁存输入电路1231为导通状态的时刻t43到时刻t44的期间中，从时刻t43s到时刻t44为止为调整导通状态。除所述时刻以外，反相器电路12321b为调整断开状态。
[0375]
接下来，对节点n1的电压进行说明。
[0376]
从时刻t40到时刻t41d，与图13的例子中从时刻t00到时刻t01d同样，节点n1的电压为h电平。但，从时刻t40到时刻t41s，反相器电路12321b为调整断开状态，所以该h电平的电压与比较例的图15的例子同样，未发生电压降。从时刻t41s到时刻41d，反相器电路12321b为调整导通状态。从反相器电路12321b成为调整导通状态的时刻t41s起，反相器电路12321b的控制发挥作用。结果，节点n1的电压例如与图13的例子同样，稳定在以电压差δvh使电压下降后的h电平，节点n1的电压稳定在该h电平，直到时刻t41d为止。
[0377]
从时刻t41d到时刻t42，与图13的例子中从时刻t01d到时刻t02同样，节点n1的电压从h电平降低。在此期间反相器电路12321b也为调整导通状态。
[0378]
在时刻t42，与图13的例子中的时刻t02同样，节点n1的电压值小于阈值vth7。与图13的例子同样，节点n1的电压值变得小于阈值vth7后，节点n2的电压值迅速成为阈值vth4以上。因此，从时刻t42到时刻t43，与图13的例子中从时刻t02到时刻t03同样，反相器电路12321b对节点n2供给h电平的电压，l电平的电压被供给到节点n1。因此，与图13的例子同样，节点n1的电压达到并稳定在l电平，节点n2的电压稳定在h电平。但，在此期间，反相器电路12321b为调整断开状态，所以节点n1的l电平的电压与比较例的图15的例子同样，未发生电压升。
[0379]
这样一来，与图13的例子同样，紧靠信号sig1下降的时刻t42之前的信号din＜0＞的h电平反映到节点n1及节点n2各自的电压。由此，如参照图12所作说明，在信号dqs下降的时序，通过信号dq＜0＞传送的奇数位的某位数据被局部锁存电路lc1b锁存。
[0380]
从时刻t43到时刻t44，与图13的例子中从时刻t03到时刻t04同样，对节点n1供给h电平的电压。由此，节点n1的电压从l电平达到并稳定在h电平。从时刻t43到时刻t43s，反相器电路12321b为调整断开状态。因此，当在此期间节点n1的电压达到h电平的情况下，该h电平的电压与比较例的图15的例子同样，未发生电压降。从时刻t43s到时刻t44，反相器电路12321b为调整导通状态。从反相器电路12321b成为调整导通状态的时刻t43s起，反相器电路12321b的控制发挥作用。结果，节点n1的电压与图13的例子同样，稳定在以电压差δvh使电压下降后的h电平，节点n1的电压稳定在该h电平，直到时刻t44为止。
[0381]
[效果]
[0382]
根据第4实施方式的半导体存储装置1bh的局部锁存电路lc1b，除了能发挥与第1实施方式到第3实施方式中说明的效果相同的效果以外，还能发挥如下所说明的效果。
[0383]
第4实施方式的半导体存储装置1bh的局部锁存电路lc1b的反相器电路12321b在
信号sigαh为l电平的期间为调整断开状态，在信号sigαh为h电平的期间为调整导通状态。信号sigαh迟于信号sig1上升后，与信号sig1一起处于h电平直到信号sig1下降为止，并且与信号sig1实质上同时下降。
[0384]
因此，第4实施方式的半导体存储装置1bh的局部锁存电路lc1b的反相器电路12321b迟于信号sig1上升地成为调整导通状态，与信号sig1下降实质上同时成为调整断开状态。即使像这样迟于锁存输入电路1231成为导通状态，反相器电路12321b成为调整导通状态，如第1实施方式中所作说明，局部锁存电路lc1b仍能够准确地锁存信号din＜0＞的奇数位的各位数据。这是因为，例如在从信号din＜0＞的电平变化到信号sig1下降为止的时间为像时间δt一样短的时间的情况下，如图26的例子所示，在信号din＜0＞的电平变化的时序，反相器电路12321b已为调整导通状态，所以导致节点n1的h电平的电压下降，或节点n1的l电平的电压上升。
[0385]
像这样，第4实施方式的半导体存储装置1bh的局部锁存电路lc1b的反相器电路12321b为调整导通状态的期间是使第3实施方式的调整导通状态的期间缩短所得。反相器电路12321b为调整导通状态的期间，如第2实施方式中所说明的电力可能会被局部锁存电路lc1b消耗。因此，根据第4实施方式的半导体存储装置1bh的局部锁存电路lc1b，与第3实施方式相比，更能减少消耗电力。
[0386]
＜第5实施方式＞
[0387]
以下，对第5实施方式的半导体存储装置1bi进行说明。
[0388]
[构成例]
[0389]
关于第5实施方式的半导体存储装置1bi的构成，以与第3实施方式的半导体存储装置1b的构成不同的方面为中心进行说明。
[0390]
第5实施方式的半导体存储装置1bi是在第3实施方式的半导体存储装置1b中，将输入输出电路12b置换为输入输出电路12bi所得。在参照第5实施方式的半导体存储装置1bi中的包含输入输出电路12bi的某些构成进行说明的情况下，对第3实施方式中使用的符号标注i来说明所述构成。
[0391]
如图22已示出那样，输入输出电路12bi除包含第3实施方式的半导体存储装置1b的输入输出电路12b所具有的构成以外，还包含信号成形电路126i。参照图22，仅说明与已说明的方面不同之处。
[0392]
输入电路122例如将信号sig1输出到信号成形电路126i。
[0393]
信号成形电路126i例如从输入电路122接收信号sig1，基于信号sig1产生信号sigαi及信号sigβi，并将sigαi及信号sigβi输出到锁存电路123b＜0＞。
[0394]
关于第5实施方式的半导体存储装置1bi的局部锁存电路lc1b的构成，在图24及图25的说明中，将信号sigαh置换为信号sigαi，将信号sigβh置换为信号sigβi后，内容仍成立。
[0395]
图27表示第5实施方式的半导体存储装置1bi的信号成形电路126i的电路构成的一例。
[0396]
信号成形电路126i例如包含延迟电路dc3、与门and2、异或非门xnor1、与门and3、及反相器inv8。
[0397]
信号成形电路126i进而从锁存电路123b＜0＞接收信号sign2，也基于信号sign2
产生信号sigαi及信号sigβi。信号sign2是在节点n2上传递的信号且是表示节点n2的电压的信号。信号sig1及sign2在信号成形电路126i的内部被以如下方式进行处理。
[0398]
延迟电路dc3接收信号sign2，基于信号sign2产生信号sigdn2，并输出信号sigdn2。信号sigdn2是使信号sign2延迟后的信号。信号sigdn2例如迟于信号sign2上升后，与信号sign2一起处于h电平直到信号sign2下降为止，并且迟于信号sign2下降。
[0399]
与门and2在第1输入端子上接收信号sign2，在第2输入端子上接收信号sigdn2。与门and2对该接收到的2个信号进行与运算，并输出作为该运算结果的信号signn2。信号signn2例如迟于信号sign2上升后，与信号sign2一起处于h电平直到信号sign2下降为止，并且与信号sign2实质上同时下降。
[0400]
异或非门xnor1在第1输入端子上接收信号sign2，在第2输入端子上接收信号signn2。异或非门xnor1对该接收到的2个信号进行异或非运算，并输出作为该运算结果的信号sigtdi。信号sigtdi例如从信号sign2上升后到信号signn2延迟上升之前一直为l电平，除此以外，为h电平。
[0401]
与门and3在第1输入端子上接收信号sig1，在第2输入端子上接收信号sigtdi。与门and3对该接收到的2个信号进行与运算，并输出作为该运算结果的信号。所述输出的信号相当于图22所示的信号sigαi。信号sigαi在信号sigtdi为h电平的期间，为与信号sig1的电平相同的电平，但在信号sigtdi为l电平的期间为l电平。
[0402]
反相器inv8在输入端子上接收信号sigαi，并输出使信号sigαi的电压的电平经反转的信号。所述输出的信号相当于图22所示的信号sigβi。
[0403]
[动作例]
[0404]
图28表示时序图的一例，该时序图表示第5实施方式的半导体存储装置1bi的局部锁存电路lc1b将通过信号dq＜0＞传送的某位数据锁存时的各种信号的时间变化。该时序图中，省略了信号sig2及信号sigβi的时间变化。这是因为，信号sig2及信号sigβi各自只是表示时间变化的信号sig1及信号sigαi的互补信号。
[0405]
关于信号sig1及信号din＜0＞的时间变化，在图13的说明中，将时刻t00置换为时刻t50，将时刻t01置换为时刻t51，将时刻t02置换为时刻t52，将时刻t03置换为时刻t53，将时刻t04置换为时刻t54，将时刻t01d置换为时刻t51d，将时刻t02d置换为时刻t52d后，内容仍成立。从时刻t51d到时刻t52的时间δtb长于从时刻t01d到时刻t02的时间δt。另外，关于锁存输入电路1231及附解除功能的反相器电路12322各自为导通状态还是断开状态，在图13的说明中以所述方式将时刻置换后，内容仍成立。此外，图28中，关于信号sign2的时间变化，仅表示出节点n2的电压为l电平还是h电平，或表示出是否从一电平变化为另一电平。以下相同的附图也同样如此。
[0406]
反相器电路12321b在信号sigαi为l电平的期间为调整断开状态，在信号sigαi为h电平的期间为调整导通状态。
[0407]
从时刻t50到时刻t51d，与图13的例子中从时刻t00到时刻t01d同样，节点n1的电压为h电平。在此期间，反相器电路12321b相应于节点n1的电压值为阈值vth7以上，向节点n2供给l电平的电压。由此，节点n2的电压稳定在l电平。对此期间的节点n1的h电平的电压进行说明。
[0408]
由于节点n2的电压稳定在l电平，所以信号sigtdi为h电平。因此，信号sigαi与信
号sig1同样，从时刻t50到时刻t51为l电平，在时刻t51从l电平上升到h电平，从时刻t51到时刻t51d为h电平。反相器电路12321b在信号sigαi为l电平的时刻t50到时刻t51为调整断开状态，在信号sigαi为h电平的时刻t51到时刻t51d为调整导通状态。
[0409]
从时刻t50到时刻t51，反相器电路12321b为调整断开状态，所以节点n1的h电平的电压与比较例的图15的例子同样，未发生电压降。从反相器电路12321b成为调整导通状态的时刻t51起，反相器电路12321b的控制发挥作用。结果，节点n1的电压例如与图13的例子同样，稳定在以电压差δvh使电压下降后的h电平，节点n1的电压稳定在该h电平，直到时刻t51d为止。
[0410]
从时刻t51d到时刻t52，与图13的例子中从时刻t01d到时刻t02同样，l电平的电压、即例如电压vss被供给到节点n1。由此，节点n1的电压从h电平降低。在此期间的节点n1的电压值变得小于阈值vth7之后，反相器电路12321b相应于节点n1的电压值小于阈值vth7，将h电平的电压供给到节点n2。由此，节点n2的电压从l电平上升。由此，例如，节点n1的电压达到l电平，节点n2的电压达到h电平。节点n1的电压及节点n2的电压的电平一直维持到时刻t52为止。对此期间的节点n1的l电平的电压进行说明。
[0411]
相应于节点n2的电压从l电平上升到h电平，在时刻t51s，信号sigtdi从h电平下降到l电平。时刻t51s处于时刻t51d之后且时刻t52之前。迟于节点n2的电压的所述上升，信号signn2从l电平上升到h电平。相应于信号signn2的所述上升，在时刻t52s，信号sigtdi从l电平上升到h电平。从时刻t51s到时刻t52s的时间取决于延迟电路dc3的延迟量。时刻t52s例如处于时刻t52之后且时刻t52d之前。因此，信号sigαi从时刻t51d到时刻t51s，为与信号sig1同样的h电平，在时刻t51s，从h电平下降到l电平，从时刻t51s到时刻t52为l电平。反相器电路12321b从信号sigαi为h电平的时刻t51d到时刻t51s为调整导通状态，从信号sigαi为l电平的时刻t51s到时刻t52为调整断开状态。
[0412]
从时刻t51d到时刻t51s，反相器电路12321b为调整导通状态，因此，节点n1的电压例如在时刻t51s之前，稳定在以电压差δvl上升后的l电平。从反相器电路12321b成为调整断开状态的时刻t51s起，反相器电路12321b的控制将不再发挥作用。结果，节点n1的电压以上升的电压差δvl下降，并稳定在该电压下降后的l电平，节点n1的电压稳定在该l电平，直到时刻t52为止。
[0413]
从时刻t52到时刻t53，与图13的例子中从时刻t02到时刻t03同样，反相器电路12321b将h电平的电压供给到节点n2，l电平的电压被供给到节点n1。由此，节点n1的电压稳定在l电平，节点n2的电压稳定在h电平。在此期间，由于信号sig1为l电平，所以信号sigαi也为l电平。因此，反相器电路12321b为调整断开状态。反相器电路12321b为调整断开状态，所以节点n1的l电平的电压与比较例的图15的例子同样，未发生电压升。
[0414]
这样一来，与图13的例子同样，紧靠信号sig1下降的时刻t52之前的信号din＜0＞的h电平反映到节点n1及节点n2各自的电压。由此，如参照图12所作说明，在信号dqs下降的时序，通过信号dq＜0＞传送的奇数位的某位数据被局部锁存电路lc1b锁存。
[0415]
从时刻t53到时刻t54，与图13的例子中从时刻t03到时刻t04同样，对节点n1供给h电平的电压。由此，节点n1的电压从l电平达到并稳定在h电平。在此期间的节点n1的电压值变为阈值vth7以上之后，反相器电路12321b相应于节点n1的电压值为阈值vth7以上，向节点n2供给l电平的电压。由此，节点n2的电压从h电平达到并稳定在l电平。
[0416]
虽然节点n2的电压从h电平成为l电平，但信号sigtdi仍维持h电平。因此，从时刻t53到时刻t54，信号sigαi为与信号sig1同样的h电平。因此，反相器电路12321b为调整导通状态。反相器电路12321b为调整导通状态，因此，节点n1的h电平的电压与图13的例子同样，电压下降电压差δvh。
[0417]
[效果]
[0418]
根据第5实施方式的半导体存储装置1bi的局部锁存电路lc1b，除了能发挥与第1实施方式到第3实施方式中说明的效果相同的效果以外，还能发挥如下所说明的效果。
[0419]
第5实施方式的半导体存储装置1bi的局部锁存电路lc1b的反相器电路12321b在信号sigαi为l电平的期间为调整断开状态，在信号sigαi为h电平的期间为调整导通状态。信号sigαi在信号sigtdi为h电平的期间，为与信号sig1的电平相同的电平，但在信号sigtdi为l电平的期间，为l电平。信号sigtdi例如在检测出信号sign2的上升时成为l电平，但在除此以外的期间为h电平。
[0420]
例如，如图28的例子，对第5实施方式的半导体存储装置1bi的局部锁存电路lc1b在信号sig1为h电平期间，例如相应于信号din＜0＞从l电平上升到h电平，使节点n1的电压从h电平下降的情况进行说明。
[0421]
节点n2的电压例如稳定在l电平，直到信号din＜0＞的所述上升的时序为止。因此，信号sigtdi为h电平，所以信号sigαi为与信号sig1的电平相同的电平。因此，从信号sig1成为h电平后到信号din＜0＞的所述上升为止，反相器电路12321b为调整导通状态。因此，在信号din＜0＞的所述上升的时序，节点n1的h电平的电压下降。这也适用于信号din＜0＞的所述上升到信号sig1的下降为止的时间为像图13所示的时间δt一样短的时间的情况。因此，第5实施方式的半导体存储装置1bi的局部锁存电路lc1b也如第1实施方式中所作说明，能够在信号sig1的所述下降的时序，准确地锁存通过信号din＜0＞传送的某位数据。
[0422]
相应于信号din＜0＞的所述上升，锁存输入电路1231对节点n1供给l电平的电压。由此，相应于节点n1的电压值小于阈值vth7，反相器电路12321b将h电平的电压供给到节点n2。由此，节点n2的电压从l电平上升并达到h电平。相应于节点n2的电压的所述上升，信号sigtdi从h电平下降到l电平。在信号sig1为h电平期间发生信号sigtdi的所述下降的情况下，相应于所述下降，信号sigαi成为l电平。由此，即使在信号sig1为h电平期间，反相器电路12321b也会成为调整断开状态。由于在信号sig1为h电平期间，信号din＜0＞已上升，所以在信号sig1从h电平下降到l电平之前，信号din＜0＞的电平不会进一步发生变化。
[0423]
像这样，第5实施方式的半导体存储装置1bi的局部锁存电路lc1b的反相器电路12321b为调整导通状态的期间与第4实施方式的情况同样，第3实施方式的情况下的调整导通状态的期间可能会被缩短。因此，根据第5实施方式的半导体存储装置1bi的局部锁存电路lc1b，相比第3实施方式的情况来说，更能减少消耗电力。
[0424]
＜第6实施方式＞
[0425]
以下，对第6实施方式的半导体存储装置1bj进行说明。
[0426]
[构成例]
[0427]
关于第6实施方式的半导体存储装置1bj的构成，以与第3实施方式的半导体存储装置1b的构成不同的方面为中心进行说明。
[0428]
第6实施方式的半导体存储装置1bj是在第3实施方式的半导体存储装置1b中，将
输入输出电路12b置换为输入输出电路12bj所得。在参照第6实施方式的半导体存储装置1bj中的包含输入输出电路12bj的某些构成进行说明的情况下，对第3实施方式中使用的符号标注j来说明所述构成。
[0429]
如图22已示出那样，输入输出电路12bj除包含第3实施方式的半导体存储装置1b的输入输出电路12b所具有的构成以外，还包含信号成形电路126j。参照图22，仅说明与已说明的方面不同之处。
[0430]
输入电路122例如将信号sig1输出到信号成形电路126j。
[0431]
信号成形电路126j例如从输入电路122接收信号sig1，基于信号sig1产生信号sigαj及信号sigβj，并将sigαj及信号sigβj输出到锁存电路123b＜0＞。
[0432]
图29表示第6实施方式的半导体存储装置1bj的局部锁存电路lc1b的构成的一例。
[0433]
该局部锁存电路lc1b除包含与图24所示相同的锁存输入电路1231及正反馈电路1232b以外，还包含触发器电路1234。关于除触发器电路1234以外的构成，在图24的说明中，将信号sigαh置换为信号sigαj，将信号sigβh置换为信号sigβj后，内容仍成立。
[0434]
触发器电路1234的构成与图10所示的锁存输入电路1231及正反馈电路1232的构成相同。换句话说，触发器电路1234的构成相当于从图10所示的局部锁存电路lc1中去除电压调整电路1233的构成。例如，图8所示的移位寄存器sr1中所包含的多个触发器电路f/f中的初级触发器电路f/f可以作为图29中的触发器电路1234发挥功能。
[0435]
图29中，触发器电路1234中的与锁存输入电路1231相同的构成部分由反相器inv9及开关sw6表示，与反相器电路12321相同的构成部分由反相器inv10表示，与附解除功能的反相器电路12322相同的构成部分用反相器inv11及开关sw7表示。
[0436]
关于触发器电路1234的构成，在锁存输入电路1231及正反馈电路1232的构成的说明中，将反相器inv2置换为反相器inv9，将开关sw2置换为开关sw6，将反相器inv3置换为反相器inv10，将反相器inv4置换为反相器inv11，将开关sw3置换为开关sw7，将节点n1置换为节点n3，将节点n2置换为节点n4，进而，使反相器inv9的输入端子与节点n2连接，调换信号sig1与信号sig2，适当改称阈值vth后，内容仍成立。信号do＜0＞是基于节点n4的电压产生的。
[0437]
图30表示第6实施方式的半导体存储装置1bj的局部锁存电路lc1b的电路构成的一例。图30中，除示出与图25所示的电路构成相同的电路构成以外，更具体地示出实现与图29中说明为触发器电路1234的一部分的各反相器inv及开关sw所实现的功能相同功能的构成。
[0438]
关于触发器电路1234以外的电路构成，在图25的说明中，将信号sigαh置换为信号sigαj，将信号sigβh置换为信号sigβj后，内容仍成立。
[0439]
图30所示的触发器电路1234的电路构成与参照图11所说明的锁存输入电路1231及正反馈电路1232的电路构成相同。
[0440]
触发器电路1234例如包含p通道mos晶体管tr401、tr402、tr411、tr421及tr422、以及n通道mos晶体管tr403、tr404、tr412、tr423及tr424。
[0441]
对晶体管tr401、tr402、tr403及tr404的连接关系进行说明。关于该连接关系，在锁存输入电路1231的电路构成的说明中，将晶体管tr11置换为晶体管tr401，将晶体管tr12置换为晶体管tr402，将晶体管tr13置换为晶体管tr403，将晶体管tr14置换为晶体管
tr404，将节点n1置换为节点n3，进而，调换信号sig1与信号sig2，将晶体管tr401及tr404各自的栅极与节点n2连接后，内容仍成立。
[0442]
对晶体管tr411及tr412的连接关系进行说明。关于该连接关系，在反相器电路12321的电路构成的说明中，将晶体管tr211置换为晶体管tr411，将晶体管tr212置换为晶体管tr412，将节点n1置换为节点n3，将节点n2置换为节点n4后，内容仍成立。
[0443]
对晶体管tr421、tr422、tr423及tr424的连接关系进行说明。关于该连接关系，在反相器电路12322的电路构成的说明中，将晶体管tr221置换为晶体管tr421，将晶体管tr222置换为晶体管tr422，将晶体管tr223置换为晶体管tr423，将晶体管tr224置换为晶体管tr424，将节点n2置换为节点n4，将节点n1置换为节点n3，进而，调换信号sig1与信号sig2后，内容仍成立。
[0444]
图31表示第6实施方式的半导体存储装置1bj的信号成形电路126j的电路构成的一例。
[0445]
信号成形电路126j例如与参照图27所说明的信号成形电路126i同样，包含异或非门xnor1、与门and3及反相器inv8。
[0446]
信号成形电路126j进而从锁存电路123b＜0＞接收信号sign2及信号sign4，也基于信号sign2及sign4产生信号sigαj及信号sigβj。信号sign4是在节点n4上传递的信号且是表示节点n4的电压的信号。信号sig1、sign2及sign4在信号成形电路126j的内部被以如下方式进行处理。
[0447]
异或非门xnor1在第1输入端子上接收信号sign2，在第2输入端子上接收信号sign4。异或非门xnor1对该接收到的2个信号进行异或非运算，并输出作为该运算结果的信号sigtdj。信号sigtdj例如在从信号sign2上升到信号sign4延迟上升之前、及从信号sign2下降到信号sign4延迟地下降之前，一直为l电平，但在除此以外的期间为h电平。
[0448]
与门and3在第1输入端子上接收信号sig1，在第2输入端子上接收信号sigtdj。与门and3对该接收到的2个信号进行与运算，并输出作为该运算结果的信号。所述输出的信号相当于图22所示的信号sigαj。信号sigαj在信号sigtdj为h电平的期间，为与信号sig1的电平相同的电平，但在信号sigtdj为l电平的期间，为l电平。
[0449]
反相器inv8在输入端子上接收信号sigαj，并输出使信号sigαj的电压的电平经反转的信号。所述输出的信号相当于图22所示的信号sigβj。
[0450]
[动作例]
[0451]
图32表示时序图的一例，该时序图表示第6实施方式的半导体存储装置1bj的局部锁存电路lc1b将通过信号dq＜0＞传送的某位数据锁存时的各种信号的时间变化。该时序图中，也因与图28的例子同样的理由，省略了信号sig2及信号sigβj的时间变化。
[0452]
关于信号sig1及信号din＜0＞的时间变化，在图13的说明中，将时刻t00置换为时刻t60，将时刻t01置换为时刻t61，将时刻t02置换为时刻t62，将时刻t03置换为时刻t63，将时刻t04置换为时刻t64，将时刻t01d置换为时刻t61d，将时刻t02d置换为时刻t62d后，内容仍成立。从时刻t61d到时刻t62的时间δtb长于从时刻t01d到时刻t02的时间δt。另外，关于锁存输入电路1231及附解除功能的反相器电路12322各自为导通状态还是断开状态，在图13的说明中以所述方式将时刻置换后，内容仍成立。
[0453]
时刻t64的信号sig1的l电平维持到时刻t65为止，在时刻t65，信号sig1从l电平上
升到h电平。因此，从时刻t64到时刻t65，锁存输入电路1231为断开状态，另一方面，附解除功能的反相器电路12322为导通状态。信号din＜0＞从时刻t64到时刻t65为l电平。
[0454]
触发器电路1234在信号sig1为l电平的期间，例如将与节点n2的电压的电平相同电平的电压供给到节点n4。触发器电路1234在信号sig1为h电平的期间，例如为了维持节点n4的电压的电平，而将与节点n4的电压的电平相同电平的电压供给到节点n4。
[0455]
反相器电路12321b在信号sigαj为l电平的期间为调整断开状态，在信号sigαj为h电平的期间为调整导通状态。
[0456]
从时刻t60到时刻t61d，与图28的例子中从时刻t50到时刻t51d同样，节点n1的电压为h电平。在此期间，与图28的例子中从时刻t50到时刻t51d同样，节点n2的电压稳定在l电平。对此期间的节点n1的h电平的电压进行说明。
[0457]
触发器电路1234从时刻t60到时刻t61，将与节点n2的电压的电平相同的l电平的电压供给到节点n4。由此，节点n4的电压稳定在l电平。触发器电路1234从时刻t61到时刻t61d，将与节点n4的电压的电平相同的l电平的电压供给到节点n4。由此，节点n4的电压稳定在l电平。从时刻t60到时刻t61d，节点n2的电压及节点n4的电压都为l电平，因此，信号sigtdj与图28的例子同样，为h电平。
[0458]
因此，关于在此期间的节点n1的h电平的电压，在图28的例子中从时刻t50到时刻t51d的所述电压的说明中，将信号sigαi置换为信号sigαj，将时刻t50置换为时刻t60，将时刻t51置换为时刻t61，将时刻t51d置换为时刻t61d后，内容仍成立。
[0459]
从时刻t61d到时刻t62，与图28的例子中从时刻t51d到时刻t52同样，l电平的电压被供给到节点n1。在此期间的节点n1的电压值变得小于阈值vth7之后，反相器电路12321b将h电平的电压供给到节点n2。由此，例如，节点n1的电压从h电平达到l电平，节点n2的电压从l电平达到h电平。节点n1的电压及节点n2的电压它们的电平一直维持到时刻t62为止。对此期间的节点n1的l电平的电压进行说明。
[0460]
触发器电路1234从时刻t61d到时刻t62，将与节点n4的电压的电平相同的l电平的电压供给到节点n4。由此，节点n4的电压稳定在l电平。因此，即使如上所述节点n2的电压从l电平上升到h电平，在时刻t62之前，节点n4的电压也不会从l电平上升。因此，相应于节点n2的电压的所述上升，在时刻t61s，信号sigtdj从h电平下降到l电平，信号sigtdj的l电平一直维持到时刻t62。时刻t61s处于时刻t61d之后且时刻t62之前。像这样，信号sigtdj与图28的例子中从时刻t51d到时刻t51s同样，从时刻t61d到时刻t61s为h电平，与图28的例子中从时刻t51s到时刻t52同样，从t61s到时刻t62为l电平。
[0461]
因此，关于在此期间的节点n1的电压，在图28的例子中从时刻t51d到时刻t52的该电压的说明中，将信号sigαi置换为信号sigαj，将时刻t51d置换为时刻t61d，将时刻t51s置换为时刻t61s，将时刻t52置换为时刻t62后，内容仍成立。
[0462]
从时刻t62到时刻t63，与图28的例子中从时刻t52到时刻t53同样，节点n1的电压稳定在l电平，节点n2的电压稳定在h电平。在此期间，与图28的例子同样，由于信号sig1为l电平，所以信号sigαj也为l电平。因此，节点n1的l电平的电压与比较例的图15的例子同样，未发生电压升。
[0463]
这样一来，与图13的例子同样，紧靠信号sig1下降的时刻t62之前的信号din＜0＞的h电平反映到节点n1及节点n2各自的电压。由此，如参照图12所作说明，在信号dqs下降的
时序，通过信号dq＜0＞传送的奇数位的某位数据被局部锁存电路lc1b锁存。
[0464]
此外，触发器电路1234从时刻t62到时刻t63，将节点n2的电压的电平经反转的l电平的电压供给到节点n3。在此期间的节点n3的电压值变得小于阈值之后，触发器电路1234相应于节点n3的电压值小于阈值，将h电平的电压供给到节点n4。由此，节点n4的电压从l电平上升到h电平并稳定在h电平。相应于节点n2的电压稳定在h电平期间的节点n4的电压的所述上升，在时刻t62s，信号sigtdj从l电平上升到h电平。时刻t62s处于时刻t62之后且时刻t63之前。图32中，示为时刻t62s处于时刻t62d之后。信号sigtdj的h电平一直维持到时刻t63为止。
[0465]
从时刻t63到时刻t64，与图28的例子中从时刻t53到时刻t54同样，对节点n1供给h电平的电压。在此期间的节点n1的电压值变为阈值vth7以上之后，反相器电路12321b向节点n2供给l电平的电压。由此，节点n1的电压从l电平达到h电平，节点n2的电压从h电平达到并稳定在l电平。节点n1的电压及节点n2的电压它们的电平一直维持到时刻t64为止。对此期间的节点n1的h电平的电压进行说明。
[0466]
触发器电路1234从时刻t63到时刻t64，将与节点n4的电压电平相同的h电平的电压供给到节点n4。由此，节点n4的电压稳定在h电平。因此，即使如上所述节点n2的电压从h电平下降到l电平，在时刻t64之前，节点n4的电压也不会从h电平下降。因此，相应于节点n2的电压的所述下降，在时刻t63s，信号sigtdj从h电平下降到l电平，信号sigtdj的l电平一直维持到时刻t64为止。时刻t63s处于时刻t63之后且时刻t64之前。因此，信号sigαj从时刻t63到时刻t63s，为与信号sig1同样的h电平，在时刻t63s，从h电平下降到l电平，从时刻t63s到时刻t64为l电平。反相器电路12321b从信号sigαj为h电平的时刻t63到时刻t63s为调整导通状态，从信号sigαj为l电平的时刻t63s到时刻t64为调整断开状态。
[0467]
从时刻t63到时刻t63s，反相器电路12321b为调整导通状态，因此，节点n1的电压例如在时刻t63s之前，稳定在以电压差δvh使电压下降后的h电平。从反相器电路12321b成为调整断开状态的时刻t63s起，反相器电路12321b的控制将不再发挥作用。结果，节点n1的电压以下降的电压差δvh上升，稳定在该电压上升后的h电平，节点n1的电压稳定在该h电平，直到时刻t64为止。
[0468]
从时刻t64到时刻t65，反相器电路12321b将l电平的电压供给到节点n2，反相器电路12322将h电平的电压供给到节点n1。由此，节点n1的电压稳定在h电平，节点n2的电压稳定在l电平。在此期间，信号sig1为l电平，所以信号sigαi也为l电平。因此，反相器电路12321b为调整断开状态。反相器电路12321b为调整断开状态，所以节点n1的h电平的电压与比较例的图15的例子同样，未发生电压降。
[0469]
这样一来，紧靠信号sig1下降的时刻t64之前的信号din＜0＞的l电平反映到节点n1及节点n2各自的电压。由此，如参照图12所作说明，在信号dqs下降的时序，通过信号dq＜0＞传送的奇数位的某位数据被局部锁存电路lc1b锁存。
[0470]
此外，触发器电路1234从时刻t64到时刻t65，将节点n2的电压的电平经反转的h电平的电压供给到节点n3。在此期间的节点n3的电压值变为阈值以上之后，触发器电路1234相应于节点n3的电压值为阈值以上，将l电平的电压供给到节点n4。由此，节点n4的电压从h电平下降到l电平后稳定在l电平。相应于节点n2的电压稳定在l电平期间的节点n4的电压的所述下降，在时刻t64s，信号sigtdj从l电平上升到h电平。时刻t64s处于时刻t64之后且
时刻t65之前。信号sigtdj的h电平一直维持到时刻t65为止。
[0471]
[效果]
[0472]
根据第6实施方式的半导体存储装置1bj的局部锁存电路lc1b，除了能发挥与第1实施方式到第3实施方式中说明的效果相同的效果以外，还能发挥如下所说明的效果。
[0473]
第6实施方式的半导体存储装置1bj的局部锁存电路lc1b的反相器电路12321b在信号sigαj为l电平的期间为调整断开状态，在信号sigαj为h电平的期间为调整导通状态。信号sigαj在信号sigtdj为h电平的期间，为与信号sig1的电平相同的电平，但在信号sigtdj为l电平的期间，为l电平。信号sigtdj例如在检测出信号sign2的上升及下降时成为l电平，但在除此以外的期间为h电平。
[0474]
例如，如图32的例子，对第6实施方式的半导体存储装置1bj的局部锁存电路lc1b在信号sig1为h电平期间，例如相应于信号din＜0＞从l电平上升到h电平，使节点n1的电压从h电平下降的情况进行说明。
[0475]
节点n2的电压例如稳定在l电平，直到信号din＜0＞的所述上升的时序为止。因此，与第5实施方式中所作说明同样，信号sigtdj为h电平，从信号sig1成为h电平后到信号din＜0＞的所述上升为止，反相器电路12321b为调整导通状态。因此，第6实施方式的半导体存储装置1bj的局部锁存电路lc1b也与第5实施方式中所作说明同样，能够在信号sig1的所述下降的时序，准确地锁存通过信号din＜0＞传送的某位数据。
[0476]
相应于信号din＜0＞的所述上升，节点n2的电压从l电平上升并达到h电平。相应于节点n2的电压的所述上升，信号sigtdj从h电平下降到l电平。与第5实施方式中所作说明同样，在信号sig1为h电平期间发生信号sigtdj的所述下降的情况下，相应于所述下降，信号sigαj成为l电平，由此，即使在信号sig1为h电平期间，反相器电路12321b也会成为调整断开状态。根据第6实施方式的半导体存储装置1bj的局部锁存电路lc1b，在信号sig1为h电平期间，信号din＜0＞从h电平下降到l电平的情况也同样如此，即使在信号sig1为h电平期间，反相器电路12321b也可能会成为调整断开状态。
[0477]
像这样，第6实施方式的半导体存储装置1bj的局部锁存电路lc1b的反相器电路12321b为调整导通状态的期间与第5实施方式的情况同样，第3实施方式的情况下的调整导通状态的期间可能会被缩短。因此，根据第6实施方式的半导体存储装置1bj的局部锁存电路lc1b，相比第3实施方式的情况来说，也更能减少消耗电力。
[0478]
＜第7实施方式＞
[0479]
以下，对第7实施方式的半导体存储装置1bk进行说明。
[0480]
[构成例]
[0481]
关于第7实施方式的半导体存储装置1bk的构成，以与第3实施方式的半导体存储装置1b的构成不同的方面为中心进行说明。
[0482]
第7实施方式的半导体存储装置1bk是在第3实施方式的半导体存储装置1b中，将输入输出电路12b置换为输入输出电路12bk。在参照第7实施方式的半导体存储装置1bk中的包含输入输出电路12bk的某些构成进行说明的情况下，对第3实施方式中使用的符号标注k来说明所述构成。
[0483]
如图22已示出那样，输入输出电路12bk除包含第3实施方式的半导体存储装置1b的输入输出电路12b所具有的构成以外，还包含信号成形电路126k。参照图22，仅说明与已
说明的方面不同之处。
[0484]
输入电路122例如将信号sig1输出到信号成形电路126k。
[0485]
信号成形电路126k例如从输入电路122接收信号sig1，基于信号sig1产生信号sigαk及信号sigβk，并将sigαk及信号sigβk输出到锁存电路123b＜0＞。
[0486]
关于第7实施方式的半导体存储装置1bk的局部锁存电路lc1b的构成，在图24及图25的说明中，将信号sigαh置换为信号sigαk，将信号sigβh置换为信号sigβk后，内容仍成立。
[0487]
图33表示第7实施方式的半导体存储装置1bk的信号成形电路126k的电路构成的一例。图33中，也一并示出输入电路121＜0＞及122。
[0488]
信号成形电路126k例如包含反相器inv12、异或非门xnor2、与门and4、及反相器inv13。
[0489]
信号成形电路126k进而从输入电路121＜0＞接收例如由3个反相器构成的反相器群invg1的初级反相器所输出的信号dpin＜0＞。信号dpin＜0＞例如比信号din＜0＞上升提前某一时间上升，随后与信号din＜0＞一起处于h电平，比信号din＜0＞下降提前所述时间下降。信号dpin＜0＞与信号din＜0＞之间的这种关系是因反相器群invg1的延迟导致。信号成形电路126k进一步从锁存电路123b＜0＞接收信号sign2。信号成形电路126k也基于信号dpin＜0＞及信号sign2产生信号sigαk及信号sigβk。信号sig1、dpin＜0＞及sign2在信号成形电路126k的内部被以如下方式进行处理。
[0490]
反相器inv12在输入端子上接收信号sign2，并输出使信号sign2的电压的电平经反转的信号。
[0491]
异或非门xnor2在第1输入端子上接收信号dpin＜0＞，在第2输入端子上接收从反相器inv12输出的信号。异或非门xnor2对该接收到的2个信号进行异或非运算，并输出作为该运算结果的信号sigtdk。信号sigtdk例如在从信号dpin＜0＞上升到信号sign2延迟上升之前、及从信号dpin＜0＞下降到信号sign2延迟地下降之前，一直处于h电平，但在除此以外的期间为l电平。
[0492]
与门and4在第1输入端子上接收信号sig1，在第2输入端子上接收信号sigtdk。与门and4对该接收到的2个信号进行与运算，并输出作为该运算结果的信号。所述输出的信号相当于图22所示的信号sigαk。信号sigαk在信号sig1为h电平且信号sigtdk也为h电平的期间处于h电平，但在除此以外的期间为l电平。
[0493]
反相器inv13在输入端子上接收信号sigαk，并输出使信号sigαk的电压的电平经反转的信号。所述输出的信号相当于图22所示的信号sigβk。
[0494]
[动作例]
[0495]
图34表示时序图的一例，该时序图表示第7实施方式的半导体存储装置1bk的局部锁存电路lc1b将通过信号dq＜0＞传送的某位数据锁存时的各种信号的时间变化。该时序图中，也因与图28的例子同样的理由，省略了信号sig2及信号sigβk的时间变化。
[0496]
关于信号sig1及信号din＜0＞的时间变化，在图13的说明中，将时刻t00置换为时刻t70，将时刻t01置换为时刻t71，将时刻t02置换为时刻t72，将时刻t03置换为时刻t73，将时刻t04置换为时刻t74，将时刻t01d置换为时刻t71d，将时刻t02d置换为时刻t72d后，内容仍成立。另外，关于锁存输入电路1231及附解除功能的反相器电路12322各自为导通状态还
是断开状态，在图13的说明中以所述方式将时刻置换后，内容仍成立。
[0497]
信号dpin＜0＞从时刻t70到时刻t71s为l电平，在时刻t71s从l电平上升到h电平，从时刻t71s到时刻t72s为h电平。时刻t71s例如处于时刻t71之后，且处于时刻t71d之前。时刻t72s处于时刻t72之后且时刻t72d之前。信号dpin＜0＞在时刻t72s从h电平下降到l电平，从时刻t72s到时刻t74为l电平。
[0498]
反相器电路12321b在信号sigαk为l电平的期间为调整断开状态，在信号sigαk为h电平的期间为调整导通状态。
[0499]
从时刻t70到时刻t71d，与图13的例子中从时刻t00到时刻t01d同样，节点n1的电压为h电平。在此期间，反相器电路12321b相应于节点n1的电压值为阈值vth7以上，向节点n2供给l电平的电压。由此，节点n2的电压稳定在l电平。对此期间的节点n1的h电平的电压进行说明。
[0500]
由于节点n2的电压稳定在l电平，所以从信号dpin＜0＞也为l电平的时刻t70到时刻t71s为止，信号sigtdk为l电平，从信号dpin＜0＞为h电平的时刻t71s到时刻t71d为止，信号sigtdk为h电平。因此，信号sigαk从时刻t70到时刻t71s为l电平，在时刻t71s，从l电平上升到h电平，从时刻t71s到时刻t71d，为与信号sig1同样的h电平。反相器电路12321b从信号sigαk为l电平的时刻t70到时刻t71s为调整断开状态，从信号sigαk为h电平的时刻t71s到时刻t71d为调整导通状态。
[0501]
从时刻t70到时刻t71s，反相器电路12321b为调整断开状态，所以节点n1的h电平的电压与比较例的图15的例子同样，未发生电压降。从反相器电路12321b成为调整导通状态的时刻t71s起，反相器电路12321b的控制发挥作用。结果，节点n1的电压例如与图13的例子同样，稳定在以电压差δvh使电压下降后的h电平，节点n1的电压稳定在该h电平，直到时刻t71d为止。
[0502]
从时刻t71d到时刻t72，与图13的例子中从时刻t01d到时刻t02同样，l电平的电压被供给到节点n1。由此，节点n1的电压从h电平降低。在此期间的节点n1的电压值变得小于阈值vth7之后，反相器电路12321b相应于节点n1的电压值小于阈值vth7，将h电平的电压供给到节点n2。由此，节点n2的电压从l电平上升。在时刻t72，例如，节点n1的电压达到l电平，但节点n2的电压未达到h电平。对此期间的节点n1的l电平的电压进行说明。
[0503]
节点n2的电压例如未充分上升，信号dpin为h电平，所以从时刻t71d到时刻t72，信号sigtdk为h电平。因此，在此期间，信号sigαk为与信号sig1同样的h电平，所以反相器电路12321b为调整导通状态。因此，节点n1的电压例如在时刻t72之前，稳定在以电压差δvl上升后的l电平。
[0504]
从时刻t72到时刻t73，与图13的例子中从时刻t02到时刻t03同样，l电平的电压被供给到节点n1。由此，节点n1的电压维持l电平。在此期间，反相器电路12321b相应于节点n1的电压值小于阈值vth7，将h电平的电压供给到节点n2。由此，节点n2的电压达到并稳定在h电平。在此期间，信号sig1为l电平，所以信号sigαk也为l电平，所以反相器电路12321b为调整断开状态。从反相器电路12321b成为调整断开状态的时刻t72起，反相器电路12321b的控制将不再发挥作用。结果，节点n1的电压以上升的电压差δvl下降，稳定在该电压下降后的l电平，节点n1的电压稳定在该l电平，直到时刻t73为止。
[0505]
此外，节点n2的电压例如在时刻t72s之前达到h电平。相应于节点n2的电压以此方
式从l电平上升到h电平，信号sigtdk从h电平下降到l电平。之后，信号sigtdk为l电平，直到节点n2的电压及信号dpin＜0＞都为h电平的时刻t72s为止，从节点n2的电压为h电平且信号dpin＜0＞为l电平的时刻t72s到时刻t73，信号sigtdk为h电平。
[0506]
从时刻t73到时刻t74，与图13的例子中从时刻t03到时刻t04同样，对节点n1供给h电平的电压。由此，节点n1的电压从l电平达到并稳定在h电平。在此期间的节点n1的电压值变为阈值vth7以上之后，反相器电路12321b相应于节点n1的电压值为阈值vth7以上，向节点n2供给l电平的电压。由此，节点n2的电压从h电平下降后达到并稳定在l电平。
[0507]
此外，相应于节点n2的电压以此方式从h电平下降到l电平，在时刻t73s，信号sigtdk从h电平下降到l电平。时刻t73s处于时刻t73之后且时刻t74之前。之后，信号sigtdk为l电平，直到节点n2的电压及信号dpin＜0＞都为l电平的时刻t74为止。因此，信号sigαk从时刻t73到时刻t73s为与信号sig1同样的h电平，从时刻t73s到时刻t74为止为l电平。反相器电路12321b从信号sigαk为h电平的时刻t73到时刻t73s，为调整导通状态，从信号sigαk为l电平的时刻t73s到时刻t74，为调整断开状态。
[0508]
从时刻t73到时刻t73s，反相器电路12321b为调整导通状态，因此，节点n1的电压例如在时刻t73s之前，能够稳定在以电压差δvh使电压下降后的h电平。从时刻t73s到时刻t74，反相器电路12321b为调整断开状态，所以在此期间节点n1的电压稳定的h电平的电压与比较例的图15的例子同样，未发生电压降。
[0509]
[效果]
[0510]
根据第7实施方式的半导体存储装置1bk的局部锁存电路lc1b，除了能发挥与第1实施方式到第3实施方式中说明的效果相同的效果以外，还能发挥如下所说明的效果。
[0511]
第7实施方式的半导体存储装置1bk的局部锁存电路lc1b的反相器电路12321b在信号sigαk为l电平的期间为调整断开状态，在信号sigαk为h电平的期间为调整导通状态。信号sigαk在信号sigtdk为h电平的期间为与信号sig1的电平相同的电平，但在信号sigtdk为l电平的期间为l电平。信号sigtdk例如在检测出信号dpin＜0＞的电平变化时，成为h电平，直到检测出与该变化相应的信号sign2的电平变化为止，但在除此以外的期间为l电平。信号dpin＜0＞例如比信号din＜0＞上升提前某时间上升，随后与信号din＜0＞一起为h电平，比信号din＜0＞下降提前所述时间下降。
[0512]
例如，如图34的例子，对第7实施方式的半导体存储装置1bk的局部锁存电路lc1b在信号sig1为h电平期间，例如相应于信号din＜0＞从l电平上升到h电平，使节点n1的电压从h电平下降的情况进行说明。
[0513]
节点n2的电压例如稳定在l电平，直到信号din＜0＞的所述上升的时序为止。也就是说，在节点n2的电压稳定在l电平的期间，信号dpin＜0＞的电平从l电平上升到h电平。因此，信号sigtdk在信号dpin＜0＞的所述上升之前为l电平，相应于信号dpin＜0＞的所述上升而从l电平上升到h电平。信号sigtdk的h电平一直维持到相应于信号din＜0＞的所述上升，节点n2的电压上升为止。因此，从信号sig1的上升、与信号sigtdk的上升即信号dpin＜0＞的上升中较迟的一方，到信号din＜0＞的所述上升为止，反相器电路12321b为调整导通状态。因此，在信号din＜0＞的所述上升的时序，节点n1的h电平的电压下降。因此，第7实施方式的半导体存储装置1bk的局部锁存电路lc1b也如第1实施方式中所作说明，能够在信号sig1下降的时序，准确地锁存通过信号din＜0＞传送的某位数据。此外，当相应于信号din
＜0＞的所述上升，而节点n2的电压上升时，相应于节点n2的电压的上升，信号sigtdk从h电平下降到l电平。因此，相应于信号sig1的下降、与信号sigtdk的下降即节点n2的电压的上升中的较早的一方，反相器电路12321b从调整导通状态成为调整断开状态。
[0514]
在信号dpin＜0＞的上升比信号sig1的上升迟的情况下，即使在信号sig1为h电平期间，反相器电路12321b也为调整断开状态，直到信号dpin＜0＞上升为止。进而，在节点n2的电压的上升比信号sig1的下降早的情况下，即使在信号sig1为h电平期间，在节点n2的电压上升之后，反相器电路12321b也为调整断开状态。
[0515]
像这样，第7实施方式的半导体存储装置1bk的局部锁存电路lc1b的反相器电路12321b为调整导通状态的期间与第4实施方式的情况同样，第3实施方式的情况下的调整导通状态的期间可能会被缩短。因此，根据第7实施方式的半导体存储装置1bk的局部锁存电路lc1b，相比第3实施方式的情况来说，也更能减少消耗电力。
[0516]
＜第8实施方式＞
[0517]
以下，对第8实施方式的半导体存储装置1c进行说明。
[0518]
关于第8实施方式的半导体存储装置1c的构成，以与第1实施方式的半导体存储装置1的构成不同之处为中心进行说明。
[0519]
第8实施方式的半导体存储装置1c是在第1实施方式的半导体存储装置1中，将局部锁存电路lc1置换为局部锁存电路lc1c所得。在参照第8实施方式的半导体存储装置1c中的包含局部锁存电路lc1c的某些构成进行说明的情况下，对第1实施方式中使用的符号标注c来说明所述构成。
[0520]
图35表示第8实施方式的半导体存储装置1c的局部锁存电路lc1c的构成的一例。
[0521]
该局部锁存电路lc1c除包含与图10所示相同的锁存输入电路1231及正反馈电路1232以外，还包含电压调整电路1235。
[0522]
电压调整电路1235例如包含反相器inv14。反相器inv14的输入端子及输出端子连接在节点n2。反相器inv14例如在与所述输入端子连接的节点n2的电压值为阈值vth14以上的期间，将l电平的电压供给到与所述输出端子连接的节点n2，在该值小于阈值vth14的情况下，将h电平的电压供给到与所述输出端子连接的节点n2。
[0523]
在反相器电路12321对节点n2供给h电平的电压的情况下，节点n2的电压可能会因此上升。在该电压的值成为阈值vth14以上的情况下，相应于该电压的值为阈值vth14以上，电压调整电路1235向节点n2供给l电平的电压。结果，节点n2的电压稳定在h电平。该h电平的电压相比未自电压调整电路1235供给电压而基于从反相器电路12321供给的h电平的电压使节点n2的电压稳定的情况来说较低。这是因为，节点n2的电压稳定在h电平时，从由电压调整电路1235供给的l电平的电压的供给源到节点n2的路径的电阻r14l大于从由反相器电路12321供给的h电平的电压的供给源到节点n2的路径的电阻r3h。例如，节点n2的电压稳定在h电平时，(电阻r14l的大小)/(电阻r3h的大小)处于5/3以上3以下的范围内。
[0524]
在反相器电路12321对节点n2供给l电平的电压的情况下，节点n2的电压可能会因此下降。在该电压的值小于阈值vth14的情况下，相应于该电压的值小于阈值vth14，电压调整电路1235将h电平的电压供给到节点n2。结果，节点n2的电压会稳定在l电平。该l电平的电压相比未自电压调整电路1235供给电压而基于从反相器电路12321供给的l电平的电压使节点n2的电压稳定的情况来说较高。这是因为，在节点n2的电压稳定在l电平时，从由电
压调整电路1235供给的h电平的电压的供给源到节点n2的路径的电阻r14h大于从由反相器电路12321供给的l电平的电压的供给源到节点n2的路径的电阻r3l。例如，在节点n2的电压稳定在l电平时，(电阻r14h的大小)/(电阻r3l的大小)处于5/3以上3以下的范围内。
[0525]
根据第8实施方式的半导体存储装置1c的局部锁存电路lc1c，除了能发挥与第1实施方式中所说明的效果相同的效果以外，还能发挥如下所说明的效果。利用电压调整电路1235，能使节点n2的h电平的电压下降，且能使节点n2的l电平的电压上升。因此，能够在比反相器电路12321短的时间内，例如使节点n2的电压从h电平的电压下降到小于阈值vth4，及使节点n2的电压从l电平的电压上升到阈值vth4以上。
[0526]
＜第9实施方式＞
[0527]
以下，对第9实施方式的半导体存储装置1d进行说明。
[0528]
关于第9实施方式的半导体存储装置1d的构成，以与第1实施方式的半导体存储装置1的构成不同之处为中心进行说明。
[0529]
第9实施方式的半导体存储装置1d是在第1实施方式的半导体存储装置1中，将局部锁存电路lc1置换为局部锁存电路lc1d所得。在参照第9实施方式的半导体存储装置1d中的包含局部锁存电路lc1d的某些构成进行说明的情况下，对第1实施方式中使用的符号标注d来说明所述构成。
[0530]
图36表示第9实施方式的半导体存储装置1d的局部锁存电路lc1d的构成的一例。
[0531]
该局部锁存电路lc1d除包含与图20所示相同的锁存输入电路1231及正反馈电路1232b以外，还包含反相器电路1236。锁存输入电路1231及正反馈电路1232b的构成与参照图20所作说明一致。
[0532]
反相器电路1236例如包含反相器inv15及开关sw8。
[0533]
关于反相器电路1236的构成，在反相器电路12321的构成的说明中，将反相器inv7置换为反相器inv15，将开关sw5置换为开关sw8，将节点n1置换为节点n2，将节点n2置换为节点n5，将阈值vth7置换为阈值vth15后，内容仍成立。信号do＜0＞是基于节点n5的电压产生。
[0534]
对信号sig1为h电平期间的反相器电路1236对节点n2的电压的调整功能进行说明。在此期间，开关sw8为导通状态，也就是说，反相器电路1236为调整导通状态。
[0535]
在反相器电路12321b对节点n2供给h电平的电压的情况下，节点n2的电压可能会因此上升。在该电压的值成为阈值vth15以上的情况下，相应于该电压的值为阈值vth15以上，反相器电路1236向节点n2供给l电平的电压。结果，节点n2的电压稳定在h电平。该h电平的电压相比未自反相器电路1236供给电压而基于从反相器电路12321b供给的h电平的电压使节点n2的电压稳定的情况较低。这是因为，节点n2的电压稳定在h电平时，从由反相器电路1236供给的l电平的电压的供给源到节点n2的路径的电阻r15l大于从由反相器电路12321b供给的h电平的电压的供给源到节点n2的路径的电阻r7h。例如，节点n2的电压稳定在h电平时，(电阻r15l的大小)/(电阻r7h的大小)处于5/3以上3以下的范围内。
[0536]
在反相器电路12321b对节点n2供给l电平的电压的情况下，节点n2的电压可能会因此下降。在该电压的值小于阈值vth15的情况下，相应于该电压的值小于阈值vth15，反相器电路1236将h电平的电压供给到节点n2。结果，节点n2的电压有时会稳定在l电平。该l电平的电压相比未自反相器电路1236供给电压而基于从反相器电路12321b供给的l电平的电
压使节点n2的电压稳定的情况来说较高。这是因为，在节点n2的电压稳定在l电平时，从由反相器电路1236供给的h电平的电压的供给源到节点n2的路径的电阻r15h，大于从由反相器电路12321b供给的l电平的电压的供给源到节点n2的路径的电阻r7l。例如，在节点n2的电压稳定在l电平时，(电阻r15h的大小)/(电阻r7l的大小)处于5/3以上3以下的范围内。
[0537]
对信号sig1为l电平的期间进行说明。在此期间，开关sw8为断开状态，也就是说，反相器电路1236为调整断开状态。因此，即使节点n2的电压稳定在h电平或l电平，反相器电路1236也不会如上所述使节点n2的电压发生电压降或电压升。
[0538]
图37表示第9实施方式的半导体存储装置1d的局部锁存电路lc1d的电路构成的一例。图37中，除示出与图21所示的电路构成相同的电路构成以外，更具体地示出实现与图36中说明为反相器电路1236的一部分的反相器inv15及开关sw8所实现的功能相同功能的构成。反相器电路1236以外的电路构成与参照图21所作说明一致。
[0539]
反相器电路1236例如包含p通道mos晶体管tr61及tr62、以及n通道mos晶体管tr63及tr64。
[0540]
关于反相器电路1236的电路构成，在反相器电路12321b的电路构成的说明中，将晶体管tr213置换为晶体管tr61，将晶体管tr214置换为晶体管tr62，将晶体管tr215置换为晶体管tr63，将晶体管tr216置换为晶体管tr64，将节点n1置换为节点n2，将节点n2置换为节点n5后，内容仍成立。
[0541]
根据第9实施方式的半导体存储装置1d的局部锁存电路lc1d，除能发挥与第8实施方式中说明的效果相同的效果以外，还能发挥第3实施方式中说明的效果。
[0542]
以上，在第8实施方式及第9实施方式中，说明了设有对节点n1及节点n2分别以使该节点n的h电平的电压下降且使l电平的电压上升的方式供给电压的电路时的例子。作为对节点n1及节点n2分别以此方式供给电压的电路，能够将比如第1实施方式到第7实施方式中所说明的电路任意组合后应用。
[0543]
＜第10实施方式＞
[0544]
以下，对第10实施方式的半导体存储装置1eh进行说明。
[0545]
[构成例]
[0546]
关于第10实施方式的半导体存储装置1eh的构成，以与第4实施方式的半导体存储装置1bh的构成不同的方面为中心进行说明。
[0547]
第10实施方式的半导体存储装置1eh是在第4实施方式的半导体存储装置1bh中，将局部锁存电路lc1b置换为局部锁存电路lc1e所得。在参照第10实施方式的半导体存储装置1eh中的包含局部锁存电路lc1e的某些构成进行说明的情况下，对该构成标注将第4实施方式所使用的符号中的b替换为e所得的符号来进行说明。
[0548]
图38表示第10实施方式的半导体存储装置1eh的局部锁存电路lc1e的构成的一例。
[0549]
图38所示的局部锁存电路lc1e的构成是在图24所示的局部锁存电路lc1b的构成中，将正反馈电路1232b置换为正反馈电路1232e所得。正反馈电路1232e是在正反馈电路1232b中，将反相器电路12321b置换为反相器电路12321及电压调整电路12323所得。正反馈电路1232e的反相器电路12321及反相器电路12322的构成与参照图10所作说明一致。
[0550]
电压调整电路12323例如包含延迟电路dc4及开关sw9。
[0551]
延迟电路dc4的输入端子连接在节点n2，延迟电路dc4的输出端子连接在节点n6。开关sw9的第1端子连接在节点n6，开关sw9的第2端子连接在节点n1。
[0552]
延迟电路dc4接收与所述输入端子连接的节点n2上的信号sign2，产生信号sign2延迟后的信号，将该产生的信号输出到连接着所述输出端子的节点n6。开关sw9将在与所述第1端子连接的节点n6上传递的信号sign6，在开关sw9为导通状态的期间传递到与所述第2端子连接的节点n1。信号sign6是表示节点n6的电压的信号。开关sw9与参照图24对开关sw5所作说明同样，在信号sigαh为l电平且信号sigβh为h电平的期间为断开状态，在信号sigαh为h电平且信号sigβh为l电平的期间为导通状态。图38中，将信号sigαh及sigβh分别示为信号sigα及sigβ。本实施方式中的其它附图也同样如此。
[0553]
上文对电压调整电路12323的构成的一例进行了说明，但本实施方式不限于此。电压调整电路12323也可以具有能够将信号sign2延迟后的信号在开关sw9为导通状态的期间输出到节点n1的其它构成。
[0554]
关于电压调整电路12323的对节点n1的电压的调整功能，与参照图20关于反相器电路12321b对节点n1的电压的调整功能进行说明的内容相同的说明成立。
[0555]
图39表示第10实施方式的半导体存储装置1eh的局部锁存电路lc1e的电路构成的一例。
[0556]
图39所示的锁存输入电路1231、反相器电路12321、及附解除功能的反相器电路12322各自的电路构成与图11的例子所示的构成相同。对电压调整电路12323的电路构成进行说明。
[0557]
电压调整电路12323例如包含反相器inv16及inv17、p通道mos晶体管tr231及tr232、以及n通道mos晶体管tr233及tr234。对电压调整电路12323包含2个反相器inv的情况的例子进行说明，但电压调整电路12323所包含的反相器inv的数量不限于此。
[0558]
反相器inv16的输入端子连接在节点n2，反相器inv16的输出端子连接在反相器inv17的输入端子。反相器inv17的输出端子连接在节点n6。
[0559]
反相器inv16接收与所述输入端子连接的节点n2上的信号sign2，并将信号sign2的电平经反转的电平的电压供给到与所述输出端子连接的反相器inv17的输入端子。反相器inv17接收以所述方式供给到所述输入端子的电压，并将该电压的电平经反转的电平的电压供给到与反相器inv17的输出端子连接的节点n6。虽然像这样对节点n6供给与信号sign2相同电平的电压，但信号sign6因经由反相器inv16及inv17而成为信号sign2延迟后的信号。反相器inv17对节点n6供给的h电平的电压例如为电压vdd，反相器inv17对节点n6供给的l电平的电压例如为电压vss。
[0560]
晶体管tr231的第1端子连接在节点n6，晶体管tr231的第2端子连接在晶体管tr232的第1端子。晶体管tr232的第2端子连接在节点n1。晶体管tr233的第1端子连接在节点n1，晶体管tr233的第2端子连接在晶体管tr234的第1端子。晶体管tr234的第2端子连接在节点n6。对晶体管tr231的栅极施加例如电压vss，对晶体管tr234的栅极施加例如电压vdd。对晶体管tr232的栅极输入信号sigβh，对晶体管tr233的栅极输入信号sigαh。
[0561]
在信号sign6为h电平的情况下，晶体管tr231为导通状态，晶体管tr234为断开状态。因此，相应于信号sign6为h电平，信号sign6的h电平的电压vdd被供给到晶体管tr232的第1端子。另一方面，在信号sign6为l电平的情况下，晶体管tr231为断开状态，晶体管tr234
为导通状态。因此，相应于信号sign6为l电平，信号sign6的l电平的电压vss被供给到晶体管tr233的第2端子。此处，根据晶体管tr231及tr234，能够发挥与参照图19对晶体管tr303及tr304提及并说明的效果相同的效果。
[0562]
信号sigαh为l电平且信号sigβh为h电平的期间，晶体管tr232及tr233为断开状态。因此，能够对晶体管tr232的第1端子供给的电压vdd、及能够对晶体管tr233的第2端子供给的电压vss都无法供给到节点n1。
[0563]
在信号sigαh为h电平且信号sigβh为l电平的期间，晶体管tr232及tr233为导通状态。在此期间，电压调整电路12323以如下方式对节点n1供给电压。在信号sign6为h电平的情况下，对晶体管tr232的第1端子供给的电压vdd被供给到节点n1。另一方面，在信号sign6为l电平的情况下，对晶体管tr233的第2端子供给的电压vss被供给到节点n1。
[0564]
例如，图39所示的反相器inv16及inv17作为图38所示的延迟电路dc4发挥功能。另外，图39所示的p通道mos晶体管tr231及tr232、以及n通道mos晶体管tr233及tr234作为图38所示的开关sw9发挥功能。关于图39所示的其它电路构成，和图38所示的构成之间，与参照图11所作说明相同的对应关系成立。
[0565]
图40表示第10实施方式的半导体存储装置1eh的局部锁存电路lc1e的电路构成的另一例。该局部锁存电路lc1e的电路构成除以下说明的方面以外，与图39的例子相同。
[0566]
电压调整电路12323例如包含反相器inv18、p通道mos晶体管tr235及tr236、以及n通道mos晶体管tr237及tr238来代替参照图39所说明的电路构成。
[0567]
反相器inv18的输入端子连接在节点n2。对晶体管tr235的第1端子施加例如电压vdd，晶体管tr235的第2端子连接在晶体管tr236的第1端子，晶体管tr236的第2端子连接在节点n1。晶体管tr237的第1端子连接在节点n1，晶体管tr237的第2端子连接在晶体管tr238的第1端子，对晶体管tr238的第2端子施加例如电压vss。晶体管tr235及tr238各自的栅极连接在反相器inv18的输出端子。对晶体管tr236的栅极输入信号sigβh，对晶体管tr237的栅极输入信号sigαh。
[0568]
在信号sigαh为l电平且信号sigβh为h电平的期间，晶体管tr236及tr237为断开状态。因此，对晶体管tr235的第1端子施加的电压vdd、及对晶体管tr238的第2端子施加的电压vss都无法供给到节点n1。
[0569]
在信号sigαh为h电平且信号sigβh为l电平的期间，晶体管tr236及tr237为导通状态。在此期间，电压调整电路12323以如下方式对节点n1供给电压。
[0570]
反相器inv18接收与反相器inv18的输入端子连接的节点n2上的信号sign2，将信号sign2的电平经反转的电平的电压供给到与所述输出端子连接的晶体管tr235及tr238各自的栅极。在相应于h电平的信号sign2，反相器inv18将l电平的电压供给到晶体管tr235及tr238各自的栅极的情况下，晶体管tr235为导通状态，晶体管tr238为断开状态。因此，相应于h电平的信号sign2，对晶体管tr235的第1端子施加的电压vdd被供给到节点n1。另一方面，在相应于l电平的信号sign2，反相器inv18将h电平的电压供给到晶体管tr235及tr238各自的栅极的情况下，晶体管tr235为断开状态，晶体管tr238为导通状态。因此，相应于l电平的信号sign2，对晶体管tr238的第2端子施加的电压vss被供给到节点n1。
[0571]
像这样由电压调整电路12323对节点n1供给的电压为与信号sign2相同电平的电压，但供给到节点n1的该电压的信号因经由反相器inv18以及晶体管tr235及tr238而成为
信号sign2延迟后的信号。
[0572]
例如，图40所示的反相器inv18、p通道mos晶体管tr235及n通道mos晶体管tr238作为图38所示的延迟电路dc4发挥功能。另外，图40所示的p通道mos晶体管tr236及n通道mos晶体管tr237作为图38所示的开关sw9发挥功能。关于图40所示的其它电路构成，和图38所示的构成之间，与参照图11所作说明相同的对应关系成立。
[0573]
图39及图40的任一例子中，关于电压调整电路12323与锁存输入电路1231都向节点n1供给电压并使节点n1的电压稳定时，在电压调整电路12323所供给的电压的供给源与节点n1之间流过电流的晶体管tr和在锁存输入电路1231所供给的电压的供给源与节点n1之间流过电流的晶体管tr间的导通电阻的关系，与参照图21对反相器电路12321b、锁存输入电路1231所作说明相同的说明都成立。
[0574]
上文说明了将延迟电路dc4参与节点n1的电压调整的构成应用于第4实施方式的半导体存储装置1bh时的例子，但本实施方式不限于此。也可以将本实施方式所揭示的技术应用于其它实施方式的半导体存储装置。
[0575]
[动作例]
[0576]
图41表示时序图的一例，该时序图表示第10实施方式的半导体存储装置1eh的局部锁存电路lc1e将通过信号dq＜0＞传送的某位数据锁存时的各种信号的时间变化。该时序图中，也因与图28的例子同样的理由，省略了信号sig2及信号sigβh的时间变化。
[0577]
关于信号sig1及信号din＜0＞的时间变化，在图13的说明中，将时刻t00置换为时刻t80，将时刻t01置换为时刻t81，将时刻t02置换为时刻t82，将时刻t03置换为时刻t83，将时刻t04置换为时刻t84，将时刻t01d置换为时刻t81d，将时刻t02d置换为时刻t82d后，内容仍成立。从时刻t81d到时刻t82的时间例如与从时刻t01d到时刻t02的时间δt相同。另外，关于锁存输入电路1231及附解除功能的反相器电路12322各自为导通状态还是断开状态，在图13的说明中以所述方式将时刻置换后，内容仍成立。
[0578]
关于信号sigαh的时间变化，在图26的说明中，将时刻t40置换为时刻t80，将时刻t41置换为时刻t81，将时刻t41s置换为时刻t81s，将时刻t41d置换为时刻t81d，将时刻t42置换为时刻t82，将时刻t43置换为时刻t83，将时刻t43s置换为时刻t83s，将时刻t44置换为时刻t84后，内容仍成立。所以电压调整电路12323与图26的例子中的反相器电路12321b同样，从时刻t81s到时刻t82、及从时刻t83s到时刻t84为导通状态，除此以外为断开状态。
[0579]
从时刻t80到时刻t81d，与图13的例子中从时刻t00到时刻t01d同样，节点n1的电压为h电平。在此期间，反相器电路12321相应于节点n1的电压为h电平，向节点n2供给l电平的电压。由此，节点n2的电压稳定在l电平。进而，在此期间，电压调整电路12323的延迟电路dc4相应于节点n2的电压为l电平，向节点n6供给l电平的电压。由此，节点n6的电压也稳定在l电平。对此期间的节点n1的h电平的电压进行说明。
[0580]
从时刻t80到时刻t81s，电压调整电路12323为断开状态，所以节点n1的h电平的电压与比较例的图15的例子同样，未发生电压降。从时刻t81s到时刻81d，电压调整电路12323为导通状态，将节点n6的l电平的电压传递到节点n1。结果，节点n1的电压例如与图13的例子同样，稳定在以电压差δvh使电压下降后的h电平，节点n1的电压稳定在该h电平，直到时刻t81d为止。
[0581]
从时刻t81d到时刻t82，与图13的例子中从时刻t01d到时刻t02同样，l电平的电
压、即例如电压vss被供给到节点n1。由此，节点n1的电压从h电平降低。反相器电路12321相应于节点n1的电压的所述下降，将h电平的电压供给到节点n2。由此，节点n2的电压从l电平上升。延迟电路dc4相应于节点n2的电压的所述上升，向节点n6供给h电平的电压。向节点n6的该h电平的电压的供给迟于向节点n2的所述h电平的电压的供给，例如在时刻t82之后开始。该情况下，从时刻t81d到时刻t82，节点n6的电压不上升而例如固定，且稳定在l电平。在此期间，电压调整电路12323为导通状态，向节点n1传递节点n6的该l电平的电压。
[0582]
在时刻t82，节点n1的电压下降到信号din＜0＞的电平变化能以节点n1的电压变化的形式确实地传达的程度。从时刻t82到时刻t83，与图13的例子中从时刻t02到时刻t03同样，反相器电路12321将h电平的电压供给到节点n2，l电平的电压被供给到节点n1。因此，与图13的例子同样，节点n1的电压达到并稳定在l电平，节点n2的电压上升后稳定在h电平。另外，延迟电路dc4相应于节点n2的电压的上升，向节点n6供给h电平的电压，所以节点n6的电压也稳定在h电平。但，在此期间，电压调整电路12323为断开状态，所以节点n1的l电平的电压与比较例的图15的例子同样，未发生电压升。
[0583]
这样一来，与图13的例子同样，紧靠信号sig1下降的时刻t82之前的信号din＜0＞的h电平反映到节点n1及节点n2各自的电压。由此，如参照图12所作说明，在信号dqs下降的时序，通过信号dq＜0＞传送的奇数位的某位数据被局部锁存电路lc1e锁存。
[0584]
从时刻t83到时刻t84，与图13的例子中从时刻t03到时刻t04同样，对节点n1供给h电平的电压。由此，节点n1的电压从l电平上升，达到并稳定在h电平。反相器电路12321相应于节点n1的电压的所述上升，向节点n2供给l电平的电压。由此，节点n2的电压从h电平降低。延迟电路dc4相应于节点n2的电压的所述下降，向节点n6供给l电平的电压。向节点n6的该l电平的电压的供给迟于向节点n2的所述l电平的电压的供给而开始。
[0585]
从时刻t83到时刻t83s，电压调整电路12323为断开状态。因此，在此期间节点n1的电压达到h电平的情况下，该h电平的电压与比较例的图15的例子同样，未发生电压降。从时刻t83s到时刻t84，电压调整电路12323为导通状态。结果，节点n1的电压与图13的例子同样，稳定在以电压差δvh使电压下降后的h电平，节点n1的电压稳定在该h电平，直到时刻t84为止。
[0586]
[效果]
[0587]
根据第10实施方式的半导体存储装置1eh的局部锁存电路lc1e，除能发挥与第1实施方式到第4实施方式中说明的效果相同的效果以外，还能发挥如下所说明的效果。
[0588]
图41的例子中，在时刻t81d，锁存输入电路1231相应于信号din＜0＞从l电平上升到h电平，开始向节点n1供给l电平的电压。由此，节点n1的电压从以电压差δvh下降后的h电平下降。反相器电路12321相应于节点n1的电压的所述下降，将h电平的电压供给到节点n2。由此，节点n2的电压从l电平上升。延迟电路dc4相应于节点n2的电压的所述上升，将h电平的电压供给到节点n6。因经过延迟电路dc4，所以向节点n6的该h电平的电压的供给迟于向节点n2的所述h电平的电压的供给，例如在时刻t82之后开始。该情况下，从时刻t81d到时刻t82，节点n6的电压不上升而例如固定，且稳定在l电平。锁存输入电路1231持续向节点n1供给所述l电平的电压直到时刻t82为止。
[0589]
从时刻t81d到时刻t82，电压调整电路12323将节点n6的所述l电平的电压传递到节点n1。这样一来，在从时刻t81d到时刻t82为止的节点n1的电压下降的期间，对节点n1例
如持续传递节点n6的所述l电平的电压。也就是说，在此期间，电压调整电路12323能够最大限度地发挥用以使节点n1的电压下降的功能。因此，锁存输入电路1231在从时刻t81d到时刻t82的期间，使节点n1的电压下降到信号din＜0＞的电平变化以节点n1的电压变化的形式确实地传递。
[0590]
第10实施方式的半导体存储装置1eh的局部锁存电路lc1e在如上所述，信号din＜0＞的上升到信号sig1的下降为止的时间为像时间δt一样短的时间的情况下，也能够在所述下降的时序准确地锁存通过信号din＜0＞传送的某位数据。因此，与参照第1实施方式所作说明同样，半导体存储装置1eh的局部锁存电路lc1e在半导体存储装置1eh高速动作的情况下，也能够准确地锁存信号din＜0＞的奇数位的各位数据。
[0591]
＜其它实施方式＞
[0592]
上文中，作为能够应用本说明书所揭示的技术的锁存电路的例子，列举了若干个d型锁存电路为例进行了说明。然而，本说明书所揭示的技术也同样能够应用于其它多种d型锁存电路。进而，也可以将本说明书所揭示的技术应用于除d型锁存电路以外的其它锁存电路。
[0593]
第1实施方式中，说明了利用cmos反相器电路实现电压调整电路1233的例子。然而，电压调整电路1233也能够利用具有其它构成的反相器来实现。例如，也可以代替cmos反相器电路，使用与非(nand)门电路。该情况下，通过对与非门电路所具有的2个输入端子中的一个输入端子供给h电平的电压，能够将另一个输入端子用作反相器的输入端子。另外，也可以代替cmos反相器电路，使用时控反相器电路。更具体来说，也可以使用时钟同步cmos反相器电路。像这样，作为构成电压调整电路1233的反相器，只要能够从输出端子供给与向输入端子供给的电压的逻辑电平(h电平或l电平)为相反逻辑电平(l电平或h电平)的电压，则能够使用多种构成的电路。其它反相器也同样如此。
[0594]
例如，第4实施方式、第5实施方式及第6实施方式分别基于第3实施方式的构成，添加信号成形电路，由此缩短调整导通状态的期间。然而，也可以通过将第4实施方式、第5实施方式及第6实施方式各自所示的信号成形电路应用于第2实施方式，来缩短调整导通状态的期间。
[0595]
上文中，说明了为了使某节点的h电平及l电平的电压分别下降及上升而使用例如反相器的情况。然而，为了调整该节点的电压，也可以使用其它构成。例如，也可以使用比如将所述h电平的电压与l电平的电压之间的电压、例如所述h电平的电压与l电平的电压的平均电压供给到该节点的构成。
[0596]
本说明书中，所谓“连接”，表示电连接，不排除例如中间介隔其它元件。
[0597]
本说明书中，使用相同、一致、固定及维持等表述，意在将执行实施方式所记载的技术时存在设计范围内的误差的情况也包括在内。对于例如实质上相同这样，在这些表述中反复使用实质上这一用语的情况也相同。另外，使用施加或供给某电压这一表述，意在将进行如施加或供给该电压的控制、及实际施加或供给该电压这两者包括在内。进而，施加或供给某电压也可以包含施加或供给例如0v的电压。
[0598]
所述各实施方式可以鉴于以下项目来理解。
[0599]
[1]一种半导体装置，具备：
[0600]
第1电路，构成为接收第1信号，相应于所述第1信号的电压为第1电平而将第1电压
输出到第1节点，相应于所述第1信号的电压为第2电平而将第2电压输出到第1节点，且所述第1电压高于所述第2电压；
[0601]
第2电路，构成为连接在所述第1节点，将基于所述第1节点的电压产生的数据锁存；及
[0602]
第3电路，构成为连接在所述第1节点，在所述第1电路将所述第1电压输出到所述第1节点的期间，将第3电压输出到所述第1节点，在所述第1电路将所述第2电压输出到所述第1节点的期间，将第4电压输出到所述第1节点，且所述第3电压低于所述第1电压，所述第4电压高于所述第2电压。
[0603]
[2]如[1]的装置，其中
[0604]
所述第1电路进而构成为接收第2信号，
[0605]
向所述第1节点的所述第1电压及所述第2电压的输出是在所述第2信号的电压为第3电平的期间进行。
[0606]
[3]如[1]的装置，其中
[0607]
所述第3电路具备反相器，
[0608]
所述第3电压及所述第4电压是基于所述第1节点的电压由所述反相器输出。
[0609]
[4]如[1]的装置，其中
[0610]
所述第3电路对所述第1节点的所述第3电压及所述第4电压的输出能够进行导通断开控制。
[0611]
[5]如[1]的装置，其中
[0612]
所述第1电路连接在被施加所述第1电压的第2节点，
[0613]
所述第3电路连接在被施加所述第3电压的第3节点，
[0614]
在所述第1电路将所述第1电压输出到所述第1节点且所述第3电路将所述第3电压输出到所述第1节点的期间，所述第3节点到所述第1节点的路径的电阻大于所述第2节点到所述第1节点的路径的电阻。
[0615]
[6]一种半导体装置，具备：
[0616]
第1电路，构成为接收第1信号，相应于所述第1信号的电压为第1电平而将第1电压输出到第1节点，相应于所述第1信号的电压为第2电平而将第2电压输出到第1节点，所述第1电压高于所述第2电压；及
[0617]
第2电路，构成为连接在所述第1节点及第2节点，将基于所述第1节点的电压产生的数据锁存；
[0618]
所述第2电路具备反相器，所述反相器的输入端子连接在所述第1节点，所述反相器的输出端子连接在所述第2节点，
[0619]
所述反相器基于所述第1节点的电压，将第3电压及第4电压中的一电压输出到所述第2节点，
[0620]
所述第2电路进而构成为，在所述第1电路将所述第1电压输出到所述第1节点的期间，将由所述反相器输出到所述第2节点的所述第3电压输出到所述第1节点，在所述第1电路将所述第2电压输出到所述第1节点的期间，将由所述反相器输出到所述第2节点的所述第4电压输出到所述第1节点。
[0621]
虽然说明了本发明的若干个实施方式，但这些实施方式是作为例子提出的，并不
意图限定发明的范围。这些新颖的实施方式能够以其它多种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明范围及主旨中，并且包含在权利要求书所记载的发明及其均等的范围中。
再多了解一些
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