三维存储器的制作方法与流程

1.本公开实施例涉及半导体技术领域，特别涉及一种三维存储器的制作方法。


背景技术：

2.三维存储器包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。在nand结构的三维存储器件中，采用三维堆叠结构提供选择晶体管和存储晶体管等器件。三维堆叠结构包括用于存储的核心区(core array region)和用于电连接的台阶区(stair-step region)。栅极结构的端部位于台阶区中，呈台阶状，并通过导电通道连接至字线。
3.随着存储器件中堆叠的存储单元层数越来越多，需要更厚的介质层填充台阶区，使得填充后的台阶区与核心区的表面平齐，以便于为后续其他膜层结构的形成提供平整表面。在形成上述介质层填充台阶区的过程中，部分介质层会覆盖核心区，因此，需要进行核心区平坦化(core planarization,cpl)工艺。目前，该平坦化过程难度较大。


技术实现要素：

4.有鉴于此，本公开实施例提供一种三维存储器的制作方法，包括：
5.在衬底上形成包括核心区和台阶区的堆叠结构；
6.形成覆盖所述核心区和所述台阶区的第一介质层；
7.对覆盖所述核心区的所述第一介质层进行第一蚀刻，以暴露所述核心区的至少部分区域；
8.形成覆盖剩余的所述第一介质层以及所述核心区暴露区域的第二介质层；其中，覆盖所述台阶区的所述第二介质层的表面与所述衬底之间的距离，大于所述核心区的表面与所述衬底之间的距离；
9.对覆盖所述核心区的所述第二介质层进行第二蚀刻，以暴露所述核心区的至少部分区域；
10.在所述第二蚀刻之后，对所述台阶区和所述核心区进行平坦化处理，以使所述台阶区表面与所述核心区表面平齐。
11.在一些实施例中，所述第二介质层包括第三子层以及第四子层；
12.所述形成覆盖剩余的所述第一介质层以及所述核心区的暴露区域的第二介质层，包括：
13.形成覆盖剩余的所述第一介质层以及所述核心区的暴露区域的第三子层；
14.形成覆盖所述第三子层的第四子层；其中，所述第三子层的台阶覆盖率，大于所述第四子层的台阶覆盖率。
15.在一些实施例中，在形成所述第一介质层之前，所述方法还包括：形成覆盖所述核心区的阻挡层；
16.所述对覆盖所述核心区的所述第一介质层进行第一蚀刻，以暴露所述核心区的至
少部分区域，包括：对覆盖所述核心区的所述第一介质层进行第一蚀刻，直至显露所述阻挡层。
17.在一些实施例中，所述对覆盖所述核心区的所述第二介质层进行第二蚀刻，以暴露所述核心区的至少部分区域，包括：
18.对所述核心区的所述第二介质层进行第二蚀刻，直至显露所述阻挡层。
19.在一些实施例中，所述对所述台阶区和所述核心区进行平坦化处理，以使所述台阶区表面与所述核心区表面平齐，包括：
20.对覆盖所述台阶区和所述核心区的所述第二介质层以及所述第一介质层进行平坦化处理，直至所述台阶区表面与覆盖所述核心区的阻挡层平齐。
21.在一些实施例中，在进行所述平坦化处理之前，所述方法还包括：
22.对所述台阶区进行第一热处理。
23.在一些实施例中，在进行所述平坦化处理之后，所述方法还包括：
24.对所述台阶区进行第二热处理。
25.在一些实施例中，所述第一介质层包括第一子层以及第二子层；
26.所述形成覆盖所述核心区和所述台阶区的第一介质层，包括：
27.形成覆盖所述核心区和所述台阶区的第一子层；
28.形成覆盖所述第一子层的所述第二子层。
29.在一些实施例中，所述第一介质层包括等离子体氧化物；
30.所述第二介质层包括：等离子体氧化物和/或正硅酸乙酯氧化物。
31.在一些实施例中，所述第一介质层的厚度为：2微米至8微米；
32.所述第二介质层的厚度为：2微米至8微米。
33.相关技术中，在核心区和台阶区沉积介质层之后，对核心区的介质层进行蚀刻，再对剩余的介质层进行平坦化处理。因为介质层具有较大的厚度，会对晶圆产生较大的应力，导致晶圆弯曲现象。对核心区的介质层执行蚀刻后，覆盖在台阶区和核心区交界处的介质层会形成较大高度的尖角，给平坦化工艺带来巨大挑战，增大平坦化缺陷产生的几率，降低器件平坦化效果。
34.本公开实施例，先形成第一介质层并对核心区进行第一蚀刻，再形成第二介质层并对第二介质层进行第二蚀刻，最后再进行平坦化处理，使核心区表面和台阶区表面平齐。第一蚀刻去除核心区的部分第一介质层，减少晶圆应力，改善晶圆弯曲现象。第一蚀刻后，第一介质层形成较小高度的第一尖角，第二介质层在第一尖角上部的沉积速率小于在平整平面上的沉积速率，所以经第二蚀刻后形成的第二尖角的高度小于相关技术中对核心区的介质层执行蚀刻工艺后形成的尖角高度，进而减少平坦化去除量，有利于扩大平坦化工艺窗口，降低平坦化缺陷产生的几率，提高核心区与台阶区的平整度。并且更高平整度的器件表面，也有利于后续工艺的掩膜层沉积，从而提高存储器件的良率。
附图说明
35.图1是根据一示例性实施例示出的一种三维存储器的制作方法的流程示意图；
36.图2a至2c是根据一示例性实施例示出的一种三维存储器的制作方法的示意图；
37.图3是根据本公开实施例示出的一种三维存储器的制作方法的流程示意图；
38.图4a至4e是根据本公开实施例示出的一种三维存储器的制作方法的示意图；
39.图5a和5b是根据本公开实施例示出的一种三维存储器的制作方法的示意图。
具体实施方式
40.以下结合说明书附图及具体实施例对本公开的技术方案做进一步的详细阐述。
41.在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。
42.在本公开实施例中，术语“a与b接触”包含a与b直接接触的情形，或者a、b两者之间还间插有其它部件而a间接地与b接触的情形。
43.在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。并且，层可以包括多个子层。
44.可以理解的是，本公开中的“在
……
上”、“在
……
之上”和“在
……
上方”的含义应当以最宽方式被解读，以使得“在
……
上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括“在”某物“上”且其间有居间特征或层的含义。
45.需要说明的是，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。
46.图1是根据一示例性实施例示出的一种三维存储器的制作方法的流程示意图，图2a至2c是根据一示例性实施例示出的一种三维存储器的制作方法的示意图。结合图1、图2a至2c所示，所述方法包括以下步骤：
47.s101：参照图2a所示，在衬底100上形成包括核心区110和台阶区120的堆叠结构；形成覆盖核心区110和台阶区120的介质层131；
48.s102：参照图2b所示，对覆盖核心区110的介质层131进行蚀刻，以暴露核心区110的至少部分区域；
49.s103：参照图2c所示，在蚀刻之后，对台阶区120和核心区110进行平坦化处理，以使台阶区120表面和核心区110表面平齐。
50.示例性的，在三维nand存储构架中，堆叠结构提供选择晶体管和存储晶体管等器件。堆叠结构包括用于存储的核心区和用于电连接的台阶区(stair-step region)。堆叠结构可由在衬底上依次层叠设置的控制栅极和层间绝缘层构成。控制栅极的组成材料包括但不限于：钨、多晶硅。层间绝缘层的组成材料包括但不限于：氧化硅、氮化硅、氮氧化硅。控制栅极的端部位于台阶区，可通过导电通道连接至字线，进而给控制栅极施加不同的控制电压，实现存储器的读取、写入或者擦除操作。
51.可以理解的是，一级台阶至少包括一层控制栅极以及与该控制栅极相邻的一层层间绝缘层。台阶区可以具有多个不同高度的台阶。
52.具体的，参照图2a所示，台阶区120表面与核心区110表面具有一定的高度差，其
中，核心区110的表面与衬底100之间的高度，大于或等于台阶区120的表面与衬底100之间的高度。沉积介质层131覆盖台阶区120和核心区110以消除该高度差。沉积介质层131覆盖核心区110和台阶区120，并且介质层131的表面与衬底100之间的距离大于或等于核心区110表面与衬底100之间的距离，即介质层覆盖台阶区120以消除高度差，实现对台阶区120的完全填充。
53.随着存储器堆叠层数的不断增加，高度差不断增大，所需介质层厚度越来越大，过厚介质层沉积将导致晶圆应力分布不均，导致晶圆弯曲现象发生，影响后续工艺执行，降低器件良率。
54.参照图2b所示，对核心区110的介质层131执行蚀刻，核心区110的部分区域被暴露出来，同时，蚀刻后的介质层131会形成突出核心区110表面的尖角160。尖角160的高度与介质层131的厚度有关，介质层厚度越厚，形成的尖角高度越高。大高度的尖角会增加步骤s103平坦化工艺的难度，增大平坦化缺陷产生几率，降低平坦化效果。并且，在实际的生产制造过程中，大高度的尖角还会增加化学机械研磨工艺的抛光垫破损的风险，降低抛光垫的使用寿命，增加制造成本。
55.基于此，本公开实施例提供一种三维存储器的制作方法。
56.图3是根据本公开实施例示出的一种三维存储器的制作方法的流程示意图，图4a至4e是根据本公开实施例示出的一种三维存储器的制作方法的示意图。结合图3、图4a至4e所示，所述方法包括以下步骤：
57.s301：参照图4a所示，在衬底100上形成包括核心区110和台阶区120的堆叠结构；
58.s302：参照图4a所示，形成覆盖核心区110和台阶区120的第一介质层141；
59.s303：参照图4b所示，对覆盖核心区110的第一介质层141进行第一蚀刻，以暴露核心区110的至少部分区域；
60.s304：参照图4c所示，形成覆盖剩余的第一介质层141以及核心区110暴露区域的第二介质层142；其中，覆盖台阶区120的第二介质层142的表面与衬底100之间的距离，大于核心区110的表面与衬底100之间的距离；
61.s305：参照图4d所示，对覆盖核心区110的第二介质层142进行第二蚀刻，以暴露核心区110的至少部分区域；
62.s306：参照图4e所示，在第二蚀刻之后，对台阶区120和核心区110进行平坦化处理，以使台阶区120表面与核心区110表面平齐。
63.示例性的，衬底100的组成材料可包括：单质半导体材料(例如硅、锗)、
ⅲ‑ⅴ
族化合物半导体材料、
ⅱ‑ⅵ
族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。本公开实施例优选为多晶硅材料。
64.示例性的，第一蚀刻工艺可以包括干法蚀刻、湿法蚀刻的一种或者任意组合。
65.示例性的，第二蚀刻工艺可以包括干法蚀刻、湿法蚀刻的一种或者任意组合。
66.示例性的，平坦化处理工艺可以包括化学机械研磨或者化学机械研磨、轮磨、清洗的组合。
67.在一些实施例中，参照图4a所示，核心区110的表面与衬底100之间的距离，大于或等于台阶区120的表面与衬底100之间的距离。因此，在垂直于衬底100的方向上，台阶区120表面与核心区110表面具有一定的高度差，并且，处于不同高度的台阶与核心区110表面具
有不同的高度差。
68.需要强调的是，在步骤s302和步骤s303中，第一介质层141的厚度并不能完全消除台阶区120与核心区110的高度差，即第一介质层141的厚度不足以消除所有台阶与核心区110表面的高度差。
69.参照图4c所示，执行步骤s304后，台阶区120的第一介质层141与第二介质层142填满整个台阶区120，并且覆盖台阶区120的第二介质层142的表面与衬底100之间的距离，大于核心区110的表面与衬底100之间的距离，即第一介质层141与第二介质层142的总厚度可以消除台阶区120所有台阶与核心区110表面的高度差。
70.并且，为了获得更高的存储密度，存储器的堆叠结构具有更多层数的堆叠，台阶区与核心区的高度差也相应增大。在对台阶区进行沉积填充工艺时，一次性沉积工艺难以对台阶区形成良好的覆盖。步骤s302和s304分两次分别形成第一介质层和第二介质层，可以提高第一介质层和第二介质层在台阶的台阶覆盖率，提高对台阶区的覆盖性能，减少台阶区空隙缺陷的产生。
71.继续参照图4c所示，台阶区120的第二介质层142的表面与衬底100之间的距离，大于核心区110的表面与衬底100之间的距离，应当理解为，第二介质层142相对于衬底100的表面的距离d1，大于核心区110的表面与衬底100的上表面之间的距离d2。
72.可以理解的是，因为台阶区具有不同高度的凸起的台阶结构，在第一介质层与第二介质层沉积的过程中，台阶区的第一介质层和第二介质层也会随着台阶结构的形状共形地形成凸起结构。所以相对于核心区平整表面沉积的第一介质层和第二介质层，台阶区的介质层具有凸起结构。
73.参照图4b所示，对核心区110的部分第一介质层141进行第一蚀刻，以暴露核心区110的至少部分区域。第一蚀刻仅针对核心区110的第一介质层141，不接触台阶区120的第一介质层141，避免第一蚀刻蚀刻掉台阶区120沉积的第一介质层141。在进行第一蚀刻之前，可以先在核心区和台阶区涂布光刻胶，图案化光刻胶，以图案化的光刻胶为掩膜，对第一介质层执行第一蚀刻。
74.可以通过调整光刻图案的位置，使得更多的核心区通过第一蚀刻显露出来或者刚好全部显露，减少步骤s306中平坦化处理的难度，有利于扩大平坦化工艺窗口，减少平坦化缺陷出现的概率。并且第一蚀刻去除核心区的部分第一介质层，可以减少第一介质层在晶圆表面的应力，改善晶圆弯曲现象。
75.类似的，参照图4d所示，第二蚀刻也仅针对核心区110的第二介质层142，不接触台阶区120的第二介质层142和台阶区120的第一介质层141。也可以通过调整光刻图案的位置，使得更多的核心区110显露出来或者刚好全部显露，减少平坦化处理的难度。
76.参照图4c和图4d所示，可以理解的是，第二蚀刻除了可以蚀刻核心区110的部分第二介质层142，也可以通过调整光刻图案的位置，蚀刻去除核心区110的部分第二介质层142，以及去除步骤s303之后剩余的位于核心区110的部分第一介质层141。如此，可以进一步减少步骤s306中平坦化处理的难度，有利于扩大平坦化工艺窗口，有利于减少平坦化缺陷的产生。
77.继续参照图4b和4d所示，第一介质层141被第一蚀刻后，会产生高于核心区110表面的第一尖角161。执行步骤s305的第二蚀刻后，核心区110的第二介质层142也会产生高于
核心区110表面的第二尖角162。需要强调的是，同一介质层沉积工艺下，第二介质层在第一尖角上部的沉积速率要小于在平整面上的沉积速率，所以在第一尖角表面形成的第二介质层相较于在平整平面生成的第二介质层厚度要薄。
78.因此，相较于相关技术的一次蚀刻，本公开实施例先执行第一蚀刻形成第一尖角，可以减少第二蚀刻产生尖角的高度，降低平坦化的去除量，减少平坦化过程缺陷的产生，有利于平坦化工艺窗口的扩大。
79.本公开实施例先形成第一介质层并对核心区进行第一蚀刻，再形成第二介质层并对第二介质层进行第二蚀刻，最后再进行平坦化处理，使核心区表面和台阶区表面平齐。
80.第一蚀刻去除核心区的部分第一介质层，减少晶圆应力，改善晶圆弯曲现象。第一蚀刻后，第一介质层形成较小高度的第一尖角，第二介质层在第一尖角上部的沉积速率小于在平整平面上的沉积速率，所以经第二蚀刻后形成的第二尖角的高度小于相关技术中对核心区的介质层执行蚀刻工艺后形成的尖角高度，进而减少平坦化去除量，有利于扩大平坦化工艺窗口，降低平坦化缺陷产生的几率，提高核心区与台阶区的平整度。并且更高平整度的器件表面，也有利于后续工艺的掩膜层沉积，从而提高存储器件的良率。
81.在一些实施例中，参照图5a所示，第二介质层142包括第三子层145以及第四子层146；
82.步骤s304包括：
83.形成覆盖剩余的第一介质层141以及核心区110的暴露区域的第三子层145；
84.形成覆盖第三子层145的第四子层146；其中，第三子层145的台阶覆盖率，大于第四子层146的台阶覆盖率。
85.执行步骤s303后，在第一蚀刻后的剩余的第一介质层141表面形成第二介质层142，将第二介质层142分两次沉积形成，首先沉积第三子层145再沉积第四子层146，第三子层145与第四子层146共同完成对台阶区120以及核心区110的覆盖。
86.示例性的，台阶覆盖率是对沉积工艺中形成膜层均一性的一种表征参数。在本实施例中，对台阶区填充介质材料，上述的台阶覆盖率可以通过介质材料在台阶侧壁的成膜厚度与台阶区表面的成膜厚度的差异来体现。可以理解的是，台阶覆盖率大的介质材料对台阶区有更好的填充性能，具有更少的填充缺陷，能够形成更均一的膜厚。
87.在一些实施例中，介质材料的台阶覆盖率可以通过a与b的比值来表征。a是介质材料在台阶侧壁沉积成膜的厚度，b是介质材料在台阶表面沉积成膜的厚度，比值越大则表示该介质材料的台阶覆盖率越高，具有更好的填充性能。在该实施例中，膜厚a和b的测量，可以通过切片，再采用扫描电镜或者透射电镜来进行量测，也可通过光学膜厚量测机台直接对台阶区进行量测。a和b可以是采取同样的量测方法，取多个样本的量测值计算分析得出的平均值，以提高量测精度。
88.本公开实施例中，第三子层145相比于第四子层146具有较大的台阶覆盖率，第三子层可以包括高密度等离子体化学气相沉积(high density plasma chemical vapor deposition,hdpcvd)工艺形成的介质层，第四子层可以包括等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition,pecvd)工艺形成的正硅酸乙酯氧化物介质层。
89.第一介质层141经蚀刻后，形成凹凸不平的表面，第三子层145相对于第四子层146
具有更大的台阶覆盖率，可以使得第三子层145与第一介质层141有更好的接触，减少因第三子层145台阶覆盖率较低导致的空隙缺陷，为第四子层146的形成提供更加平整的接触表面，有利于对台阶区的覆盖。在第三子层145上沉积相对台阶覆盖率较小的第四介质层，在满足对台阶区120和核心区110有效覆盖的同时，可以减少工艺成本。
90.在一些实施例中，参照图4a所示，在执行步骤s302之前，所述方法还包括：形成覆盖核心区110的阻挡层151；
91.参照图4b所示，步骤s303包括：对覆盖核心区110的第一介质层141进行第一蚀刻，直至显露阻挡层151。
92.示例性的，阻挡层151可以包括但不限于：氮化硅，氮氧化硅，无定型碳，多晶硅，氮化钛等。
93.在形成覆盖核心区110和台阶区120的第一介质层141之前，在核心区110表面形成阻挡层151，在执行步骤s303的第一蚀刻过程中，第一蚀刻对阻挡层151的蚀刻速率低于第一蚀刻对第一介质层141的蚀刻速率，或者，第一蚀刻并不会对阻挡层151进行蚀刻。第一蚀刻可以停止在阻挡层151的表面上，也可以对阻挡层151进行部分蚀刻但不贯穿阻挡层151。
94.本公开实施例通过形成阻挡层，可保护核心区不受第一蚀刻的损伤，有益于降低存储器件失效的风险。
95.在一些实施例中，参照图4d所示，步骤s305包括：
96.对核心区110的第二介质层142进行第二蚀刻，直至显露阻挡层151。
97.在执行第二蚀刻过程中，第二蚀刻对阻挡层151的蚀刻速率低于第二蚀刻对第二介质层142的蚀刻速率，或者，第二蚀刻并不会对阻挡层151进行蚀刻。第二蚀刻可以停止在阻挡层151的表面上，也可以对阻挡层151进行部分蚀刻但不贯穿阻挡层151。
98.本公开实施例通过形成阻挡层，可保护核心区不受第二蚀刻的损伤，有益于降低存储器件失效的风险。
99.在一些实施例中，参照图4e所示，步骤s306包括：
100.对覆盖台阶区120和核心区110的第二介质层142以及第一介质层141进行平坦化处理，直至台阶区120表面与覆盖核心区110的阻挡层151平齐。
101.本公开实施例中平坦化处理包括但不限于化学机械研磨工艺。在平坦化处理过程中，平坦化处理对阻挡层151的去除率低于平坦化处理对第二介质层142以及第一介质层141的去除率，或者，阻挡层151并不会被平坦化处理去除。
102.针对化学机械研磨工艺中的机械研磨作用以及研磨剂的湿蚀刻作用，可选择相对第一介质层和第二介质层硬度较高的材料，或者相较于第一介质层和第二介质层更能抵抗研磨剂蚀刻的材料，或者同时满足高硬度和抵抗研磨剂蚀刻的材料作为阻挡层。本技术领域人员可以针对工艺要求选择阻挡层。
103.本公开实施例通过形成阻挡层，可以保护核心区不受平坦化处理的损伤，降低存储器件失效的风险。
104.在一些实施例中，在执步骤s306之前，所述方法还包括：
105.对台阶区120进行第一热处理，以减少第一介质层141与第二介质层142之间的接触应力。
106.示例性的，第一热处理工艺包括但不限于炉管退火工艺。
107.台阶区的第一介质层141与第二介质层142具有较大的厚度，在晶圆表面产生较大的应力，导致晶圆产生弯曲。在执行平坦化处理之前，对台阶区120进行第一热处理，减少第一介质层141与第二介质层142之间的接触应力，减少晶圆弯曲现象，提高平坦化的平坦效果，减少平坦化处理过程中出现晶圆破片的风险。
108.在一些实施例中，在执行步骤s306之后，所述方法还包括：
109.对台阶区120进行第二热处理。
110.示例性的，第二热处理工艺包括但不限于炉管退火工艺。
111.在平坦化处理过程中，会对晶圆表面进行机械研磨，在机械研磨的下压力作用下，会使台阶区的第一介质层141和第二介质层142产生应力，第二热处理可以减少应力的聚集，从而提高器件的稳定性。
112.在一些实施例中，参照图5b所示，第一介质层141包括第一子层143以及第二子层144；
113.步骤s302包括：
114.形成覆盖核心区110和台阶区120的第一子层143；
115.形成覆盖第一子层143的第二子层144。
116.为获得更高的存储密度，存储器堆叠结构具有更多层数的存储单元堆叠，包括但不限于：32层，64层，96层，128层等。台阶区的深度也相应增大，一次性沉积大厚度的第一介质层141难以对台阶区120形成良好的覆盖，在台阶区120与第一介质层141接触表面容易产生空隙缺陷，将第一介质层141分为第一子层143和第二子层144分步填充，可以提高填充性能，减少空隙缺陷的产生，提高器件稳定性。
117.可以理解的是，本公开实施例中的第一子层以及第二子层，只是为了区分类似的对象，第一介质层可以根据台阶区的深度，还可以包括更多子层，来实现对台阶区更好的填充覆盖。
118.在一些实施例中，参照图4a和4c所示，第一介质层141包括等离子体氧化物；
119.第二介质层142包括：等离子体氧化物和/或正硅酸乙酯氧化物。
120.第一介质层141包括但不限于高密度等离子体化学气相沉积(high density plasma chemical vapor deposition,hdpcvd)形成的介质层。
121.第二介质层142包括等离子体氧化物和/或正硅酸乙酯氧化物，形成工艺包括但不限于：高密度等离子体化学气相沉积(hdpcvd)工艺或者等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition,pecvd)工艺。
122.第一介质层相对于正硅酸乙酯介质层具有更高的密度和台阶覆盖率，可以实现对阶梯区更好的覆盖，减少空隙缺陷的产生。正硅酸乙酯介质层具有更小的应力，在第一介质层已经实现对阶梯区实现良好的覆盖下，第二介质层可以减少阶梯区的应力，有利于提高器件稳定性。
123.在一些实施例中，参照图4a和4c所示，第一介质层141的厚度为：2微米至8微米；
124.第二介质层142的厚度为：2微米至8微米。
125.为满足对台阶区的覆盖，第一介质层141与第二介质层142具有一定的厚度。本公开实施例优选第一介质层141厚度以及第二介质层142厚度为：2微米至8微米。在满足对台阶区进行良好填充覆盖的同时，也减少平坦化处理的难度，减少台阶区应力集中而导致晶
圆弯曲现象的发生，有利于提高器件稳定性。
126.以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。