半导体装置及其制造方法与流程

半导体装置及其制造方法
1.相关申请
2.本技术享受以日本专利申请2020－153986号(申请日：2020年9月14日)为基础申请的优先权。本技术通过参照该基础申请而包含基础申请的所有内容。
技术领域
3.实施方式主要涉及半导体装置及其制造方法。


背景技术：

4.在沟槽栅极构造的半导体装置中，能够通过相邻的沟槽间的台面部的宽度的细微化所引起的间距收缩来降低接通电阻。在这样的细微化后的台面部的中央部形成沟槽接触的情况下，由于光刻的对准偏差，担心沟道与沟槽接触底部的p

层的距离产生偏差、阈值电压、接通电阻产生偏差这样的问题。


技术实现要素：

5.实施方式提供一种能够抑制阈值电压、接通电阻的偏差的半导体装置及其制造方法。
6.根据实施方式，半导体装置具备：半导体构造部，具有多个埋入电极部以及设于所述多个埋入电极部之间并与所述埋入电极部邻接的台面部，所述台面部具有：第一导电型的第一半导体区域；第二导电型的第二半导体区域，设于所述第一半导体区域上；第一导电型的第三半导体区域，设于所述第二半导体区域上；以及第二导电型的第四半导体区域，设于所述埋入电极部与所述第二半导体区域之间，第二导电型杂质浓度比所述第二半导体区域的第二导电型杂质浓度高；栅极电极，设于所述埋入电极部内，与形成所述台面部的第一侧壁的一部分的所述第二半导体区域的侧面对置；栅极绝缘膜，设于所述栅极电极与所述第二半导体区域的所述侧面之间；以及上部电极，具有主部和接触部，所述主部设于所述半导体构造部上，所述接触部从所述主部向所述埋入电极部内延伸而到达所述台面部的所述第一侧壁的相反侧的第二侧壁，并与所述第二半导体区域及所述第四半导体区域相接。
附图说明
7.图1是第一实施方式的半导体装置的示意剖面图。
8.图2是图1中的a－a’剖面图。
9.图3a～图8b是表示第一实施方式的半导体装置的制造方法的示意剖面图。
10.图9是第二实施方式的半导体装置的示意剖面图。
11.图10是图9中的b－b’剖面图。
12.图11a以及图11b是表示第二实施方式的半导体装置的制造方法的示意剖面图。
13.图12是第三实施方式的半导体装置的示意剖面图。
14.图13是图12中的c－c’剖面图。
15.图14a～图17b是表示第三实施方式的半导体装置的制造方法的示意剖面图。
16.图18是第四实施方式的半导体装置的示意剖面图。
17.图19是图18中的d－d’剖面图。
具体实施方式
18.以下，参照附图，对实施方式进行说明。另外，在各附图中，对相同的构成标注相同的附图标记。
19.在以下的实施方式中，将第一导电型设为n型、将第二导电型设为p型而进行说明，但也可以将第一导电型设为p型、将第二导电型设为n型。
20.[第一实施方式]
[0021]
图1是第一实施方式的半导体装置1的示意剖面图。
[0022]
图2是图1中的a－a’剖面图。
[0023]
半导体装置1具有半导体构造部10、上部电极60、下部电极50、栅极电极30以及场板电极40。在半导体构造部10的上表面设有上部电极60，在半导体构造部10的下表面设有下部电极50。例如，上部电极60为源极电极，下部电极50为漏极电极。半导体装置1是通过栅极电极30的控制而在连结下部电极50与上部电极60的方向(纵向)上流过电流的纵型半导体装置。
[0024]
半导体构造部10中所含的基板、半导体层以及半导体区域的材料例如是硅。或者，半导体构造部10中所含的基板、半导体层以及半导体区域的材料例如也可以是碳化硅、氮化镓等。
[0025]
半导体构造部10具有设于下部电极50上的n

型的漏极层(或者基板)11以及设于漏极层11上的n型的漂移层12。漂移层12的n型杂质浓度比漏极层11的n型杂质浓度低。漏极层11与下部电极50电连接。另外，半导体构造部10具有多个埋入电极部t、以及设于相邻的埋入电极部t之间并与埋入电极部t邻接的台面部20。
[0026]
在图2中，将在与半导体构造部10的上表面或下表面平行的面内正交的两个方向设为x方向以及y方向。多个埋入电极部t彼此在x方向上分离，在y方向上呈条纹状延伸。多个台面部20彼此在x方向上分离，在y方向呈条纹状延伸。
[0027]
在图1中，将任意的四个埋入电极部t表示为第一埋入电极部t1、第二埋入电极部t2、第三埋入电极部t3以及第四埋入电极部t4。另外，在图1中，将任意的三个台面部20表示为第一台面部20a、第二台面部20b、第三台面部20c。另外，在以下的说明中，有时将第一埋入电极部t1、第二埋入电极部t2、第三埋入电极部t3以及第四埋入电极部t4不相互区分地仅表示为埋入电极部t，有时将第一台面部20a、第二台面部20b、第三台面部20c不相互区分地仅表示为台面部20。
[0028]
第一台面部20a设于第一埋入电极部t1与第二埋入电极部t2之间，并与第一埋入电极部t1和第二埋入电极部t2邻接。第二台面部20b设于第二埋入电极部t2与第三埋入电极部t3之间，并与第二埋入电极部t2和第三埋入电极部t3邻接。第三台面部20c设于第三埋入电极部t3与第四埋入电极部t4之间，并与第三埋入电极部t3和第四埋入电极部t4邻接。
[0029]
包含栅极电极30与场板电极40的埋入电极部t和不包含栅极电极30而包含场板电极40的埋入电极部t在x方向上交替地重复。在图1所示的例子中，第一埋入电极部t1和第三
埋入电极部t3包含栅极电极30和场板电极40。第二埋入电极部t2和第四埋入电极部t4不包含栅极电极30而包含场板电极40。
[0030]
不包含栅极电极30的埋入电极部t包含作为上部电极60的一部分的接触部62。在图1所示的例子中，第二埋入电极部t2和第四埋入电极部t4包含接触部62和场板电极40。
[0031]
沿y方向延伸的台面部20具有两个侧壁。在台面部20的侧壁中，将与栅极电极30对置的侧壁作为第一侧壁21。台面部20在第一侧壁21的相反侧具有第二侧壁22。接触部62与第二侧壁22相接。
[0032]
台面部20具有作为漂移层12的一部分的n型的漂移区域(第一半导体区域)12a、设于漂移区域12a上的p型的基极区域(第二半导体区域)13、设于基极区域13上的n

型的源极区域(第三半导体区域)14以及设于基极区域13与埋入电极部t之间的p

型的基极接触区域(第四半导体区域)15。
[0033]
源极区域14的n型杂质浓度比漂移区域12a的n型杂质浓度高。基极接触区域15的p型杂质浓度比基极区域13的p型杂质浓度高。
[0034]
基极接触区域15形成于基极区域13的一部分。基极接触区域15的侧面形成台面部20的第二侧壁22的一部分。
[0035]
漂移区域12a形成在台面部20的整个宽度方向(x方向)上，具有形成台面部20的第一侧壁21的一部分的侧面以及形成第二侧壁22的一部分的侧面。基极区域13形成在台面部20的整个宽度方向(x方向)上，具有形成台面部20的第一侧壁21的一部分的侧面以及形成第二侧壁22的一部分的侧面。源极区域14形成在台面部20的整个宽度方向(x方向)上，具有形成台面部20的第一侧壁21的一部分的侧面以及形成第二侧壁22的一部分的侧面。另外，源极区域14的上表面形成台面部20的上表面。
[0036]
埋入电极部t的底部位于漂移层12内，未到达漏极层11。
[0037]
包含栅极电极30的埋入电极部t(例如图1中的第三埋入电极部t3)包含与形成第二台面部20b的第一侧壁21的一部分的基极区域13的侧面对置的栅极电极30以及与形成第三台面部20c的第一侧壁21的一部分的基极区域13的侧面对置的栅极电极30。在栅极电极30与基极区域13的侧面之间设有栅极绝缘膜72。
[0038]
场板电极40位于各埋入电极部t的宽度方向(x方向)的大致中央。在场板电极40与漂移层12之间设有绝缘膜71，场板电极40不与漂移层12相接。在场板电极40与栅极电极30之间设有绝缘膜73。
[0039]
上部电极60具有：在半导体构造部10上以面状扩展设置的主部61；以及从主部61向埋入电极部t(在图1所示的例子中为第二埋入电极部t2以及第四埋入电极部t4)内延伸并到达各台面部20的第二侧壁22的接触部62。主部61与接触部62例如由金属材料一体地形成。
[0040]
接触部62与各台面部20的源极区域14以及基极接触区域15相接，并与它们电连接。
[0041]
在栅极电极30与上部电极60之间以及场板电极40与上部电极60之间设有绝缘膜74。
[0042]
栅极电极30隔着栅极绝缘膜72而与各台面部20的一个侧壁(第一侧壁21)对置。在各台面部20的另一个侧壁(第二侧壁22)，接触部62与源极区域14以及基极接触区域15相
接。
[0043]
通过对栅极电极30施加阈值以上的电压，能够在基极区域13中的与栅极电极30对置的部分形成n型的沟道(反转层)。
[0044]
场板电极40在埋入电极部t内延伸至比栅极电极30以及接触部62靠下方的位置。场板电极40的底部位于比栅极电极30的底部靠近漏极层11的位置。
[0045]
场板电极40例如与上部电极60电连接。或者，场板电极40也可以与栅极电极30电连接。场板电极40在停止向栅极电极30施加阈值以上的电压的断开状态下，使漂移层12的电场的分布平缓。
[0046]
接下来，参照图3a～图8b，对第一实施方式的半导体装置1的制造方法进行说明。
[0047]
如图3a所示，在漂移层12形成多个沟槽t和多个台面部20。例如，通过rie(reactive ion etching，反应离子刻蚀)法形成沟槽t。通过多个沟槽t的形成，同时在相邻的沟槽t之间形成作为漂移层12的一部分的台面部20。
[0048]
在形成沟槽t以及台面部20之后，如图3b所示，以覆盖沟槽t的内壁以及台面部20的方式形成绝缘膜71。绝缘膜71例如是由热氧化法形成的硅氧化膜。台面部20的宽度由于热氧化反应而比热氧化前变小。或者，绝缘膜71也可以通过cvd(chemical vapor deposition，化学气相沉积)法形成。
[0049]
在沟槽t内的绝缘膜71的内侧残留有间隙。在该间隙埋入图4a所示场板电极40。例如，在利用cvd法使场板电极40的材料堆积在绝缘膜71上之后，使其上表面后退至图4a所示的位置。
[0050]
覆盖台面部20的绝缘膜71的上表面被平坦化，如图4b所示，台面部20的上表面从绝缘膜71露出。
[0051]
如图5a所示，由掩模91覆盖处于相邻的配置关系的两个沟槽t中的一个沟槽t的绝缘膜71，对另一个沟槽t的绝缘膜71进行蚀刻。蚀刻后的绝缘膜71的上表面后退至图5a所示的位置，在另一个沟槽t的上部形成用于埋入栅极电极的凹部ta。
[0052]
在凹部ta中露出台面部20的上部的一个侧壁。另外，场板电极40的上部也在凹部ta露出。
[0053]
对台面部20的露出部进行例如热氧化，如图5b所示，在露出于凹部ta的台面部20的一个侧壁形成栅极绝缘膜(硅氧化膜)72。此时，也从设于台面部20的另一个侧壁所邻接的沟槽t内的绝缘膜(硅氧化膜)71进行热氧化反应。通过来自该绝缘膜71的热氧化反应，台面部20的上部的形成有栅极绝缘膜72的侧壁的相反侧的侧壁以向凹部ta侧屈曲或弯曲的方式稍微倾斜。
[0054]
场板电极40的露出的上部也被热氧化，在凹部ta与场板电极40之间形成绝缘膜(硅氧化膜)73。
[0055]
如图6a所示，在凹部ta中埋入栅极电极30。栅极电极30隔着栅极绝缘膜72而与台面部20的侧壁对置。
[0056]
在形成栅极电极30之后，例如通过离子注入法向台面部20依次注入p型杂质与n型杂质。进而，如图6b所示，通过注入后的热扩散处理，在台面部20中的与栅极电极30对置的部分形成p型的基极区域13，在基极区域13上形成n型的源极区域14。
[0057]
在形成基极区域13与源极区域14之后，如图7a所示，形成覆盖台面部20以及栅极
电极30的绝缘膜74。
[0058]
如图7b所示，在绝缘膜74的上表面形成掩模92。在掩模92上，通过光刻形成开口部92a。开口部92a位于未埋入栅极电极30的沟槽t的上方的台面部20与场板电极40之间。
[0059]
然后，使用该掩模92，例如通过rie法对绝缘膜74进行蚀刻。由此，如图8a所示，在绝缘膜74形成接触用沟槽74a。接触用沟槽74a到达台面部20的上部的栅极电极30所对置的第一侧壁的相反侧的第二侧壁。
[0060]
在接触用沟槽74a中露出源极区域14的侧面和基极区域13的侧面。在该露出的基极区域13的侧面，例如通过离子注入法注入p型杂质，通过之后的热扩散处理，如图8b所示，在露出于接触用沟槽74a的基极区域13的侧面形成p型杂质浓度比基极区域13的p型杂质浓度高的p型的基极接触区域15。
[0061]
在形成基极接触区域15之后，如图1所示，在接触用沟槽74a内埋入上部电极60的接触部62。接触部62与形成台面部20中的栅极电极30所对置的第一侧壁21的相反侧的第二侧壁22的一部分的源极区域14以及基极接触区域15相接。
[0062]
即，台面部20的第一侧壁21的上部与配置于与该第一侧壁21邻接的埋入电极部t的栅极电极30对置，在与第一侧壁21的相反侧的第二侧壁22邻接的埋入电极部t配置有接触部62，该接触部62与第二侧壁22相接。
[0063]
根据以上说明的实施方式，在形成用于使上部电极60与源极区域14以及基极接触区域15连接的接触用沟槽74a时，在台面部20上不形成由蚀刻形成的凹部。在本实施方式中，如图8a所示，对覆盖台面部20的绝缘膜74进行蚀刻，形成到达台面部20的上部的侧壁的接触用沟槽74a。
[0064]
绝缘膜74和台面部20是彼此种类不同的材料，例如绝缘膜74是硅氧化膜，台面部20是硅部。因此，在对绝缘膜74进行蚀刻时，台面部20作为蚀刻阻挡部发挥功能，相对于台面部20的侧壁自对准地形成接触用沟槽74a。因此，能够抑制向露出于接触用沟槽74a的基极区域13的侧面注入p型杂质而形成的基极接触区域15相对于栅极电极30的位置的偏差。由此，能够使形成于台面部20的第一侧壁21的沟道与形成于第一侧壁21的相反侧的第二侧壁22的基极接触区域15之间的距离为一定，能够抑制阈值电压、接通电阻的偏差。
[0065]
另外，接触用沟槽74a所到达(接触部62所接触)的台面部20的基极区域13的侧面在上述图5b所示的热氧化时，相对于基极区域13的下方的漂移区域12a的侧面倾斜。因而，在接触用沟槽74a中，能够使相对于离子注入的方向(沿着沟槽t的深度方向的垂直方向)倾斜或弯曲的基极区域13的侧面露出，使得基于通过接触用沟槽74a的离子注入的基极接触区域15的形成变得容易。
[0066]
由于不需要在台面部20形成用于形成接触部的凹部，因此能够实现台面部20的宽度的细微化。能够对细微化后的台面部20施加由绝缘膜71引起的拉伸应力，能够提高漂移区域12a中的载流子迁移率而降低接通电阻。
[0067]
仅在台面部20的一个侧壁形成沟道的本实施方式与在台面部20的两方的侧壁形成沟道的构成相比，沟道密度降低，但通过台面部20的宽度的细微化以及间距收缩，能够弥补沟道密度的降低。本实施方式的构造在沟道电阻的比例小的、高耐压(百v以上)的元件中特别有效。
[0068]
[第二实施方式]
[0069]
图9是第二实施方式的半导体装置2的示意剖面图。
[0070]
图10是图9中的b－b’剖面图。
[0071]
第二实施方式在以下的方面与第一实施方式不同。
[0072]
在与设有接触部62的埋入电极部t(例如，在图9中为第二埋入电极部t2)邻接的两个台面部20(第一台面部20a与第二台面部20b)中，与第一台面部20a的第二侧壁22相接的接触部62和与第二台面部20b的第二侧壁22相接的接触部62通过第二埋入电极部t2而相互连接。
[0073]
而且，设于第二埋入电极部t2的场板电极40与通过第二埋入电极部t2而相互连接的接触部62相接。
[0074]
接下来，参照图11a以及图11b，对第二实施方式的半导体装置2的制造方法进行说明。
[0075]
图3a～图7a的工序与第一实施方式同样地进行。此后，在第二实施方式中，如图11a所示，使形成于绝缘膜74上的掩模92的开口部92a的宽度比第一实施方式宽。开口部92a位于未配置有栅极电极30的沟槽t的上方，该沟槽t上的绝缘膜74的上表面在开口部92a露出。
[0076]
在该状态下对绝缘膜74进行蚀刻，在开口部92a的下方形成使两个台面部20的侧壁的上部以及配置于这两个台面部20之间的场板电极40的上部露出的接触用沟槽74a。
[0077]
此后，与第一实施方式同样地，利用通过接触用沟槽74a的离子注入，如图11b所示，在露出于接触用沟槽74a的基极区域13的侧面形成基极接触区域15。进而，之后在接触用沟槽74a内形成沟槽接触部62。
[0078]
根据第二实施方式，与第一实施方式相比，能够扩大用于形成接触用沟槽74a的掩模92的开口部92a的宽度，因此光刻变得容易。
[0079]
[第三实施方式]
[0080]
图12是第三实施方式的半导体装置3的示意剖面图。
[0081]
图13是图12中的c－c’剖面图。
[0082]
在第三实施方式中，在一个埋入电极部t设有栅极电极30与接触部62这两方。在图12所示的例子中，配置于第二埋入电极部t2的接触部62在第一台面部20a的第二侧壁22的上部与源极区域14以及基极接触区域15相接。配置于第二埋入电极部t2的栅极电极30隔着栅极绝缘膜72而与形成第二台面部20b的第一侧壁21的一部分的基极区域13对置。配置于第三埋入电极部t3的接触部62在第二台面部20b的第二侧壁22的上部与源极区域14以及基极接触区域15相接。配置于第三埋入电极部t3的栅极电极30隔着栅极绝缘膜72而与形成第三台面部20c的第一侧壁21的一部分的基极区域13对置。
[0083]
在一个埋入电极部t中，场板电极40位于栅极电极30与接触部62之间。
[0084]
配置有栅极电极30、接触部62以及场板电极40的埋入电极部t和台面部20在x方向上交替地重复排列。
[0085]
接下来，参照图14a～图17b，对第三实施方式的半导体装置3的制造方法进行说明。
[0086]
图3a～图4b的工序与第一实施方式同样地进行。此后，在第三实施方式中，如图14a所示，用掩模91覆盖配置在埋入各沟槽t内的场板电极40的两侧的绝缘膜71中的一个绝
缘膜71的上表面，对从掩模91露出的另一个绝缘膜71进行蚀刻。蚀刻后的绝缘膜71的上表面后退至图14a所示的位置，在该绝缘膜71形成用于埋入栅极电极的凹部ta。
[0087]
在凹部ta中露出台面部20的上部的一个侧壁以及场板电极40的上部的一个侧壁。
[0088]
对台面部20的露出部进行例如热氧化，如图14b所示，在露出于凹部ta的台面部20的一个侧壁形成栅极绝缘膜(硅氧化膜)72。此时，从设于台面部20的另一个侧壁所邻接的沟槽t内的绝缘膜(硅氧化膜)71也进行热氧化反应。通过来自该绝缘膜71的热氧化反应，台面部20的上部的形成有栅极绝缘膜72的侧壁的相反侧的侧壁以向凹部ta侧屈曲或弯曲的方式稍微倾斜。
[0089]
场板电极40的露出部也被热氧化，在凹部ta与场板电极40之间形成绝缘膜(硅氧化膜)73。
[0090]
如图15a所示，在凹部ta埋入栅极电极30。栅极电极30隔着栅极绝缘膜72而与台面部20的侧壁对置。
[0091]
在形成栅极电极30之后，例如通过离子注入法向台面部20依次注入p型杂质与n型杂质。进而，如图15b所示，通过注入后的热扩散处理，在台面部20中的与栅极电极30对置的部分形成p型的基极区域13，在基极区域13上形成n型的源极区域14。
[0092]
在形成基极区域13和源极区域14之后，如图16a所示，形成覆盖台面部20以及栅极电极30的绝缘膜74。
[0093]
如图16b所示，在绝缘膜74的上表面形成掩模92。在掩模92上，通过光刻，形成开口部92a。开口部92a位于未埋入栅极电极30的部分的上方的台面部20与场板电极40之间。
[0094]
然后，使用该掩模92，例如通过rie法对绝缘膜74进行蚀刻。由此，如图17a所示，在绝缘膜74形成接触用沟槽74a。接触用沟槽74a到达台面部20的上部的栅极电极30所对置的第一侧壁的相反侧的第二侧壁。
[0095]
在接触用沟槽74a中，露出源极区域14的侧面和基极区域13的侧面。在该露出的基极区域13的侧面，例如通过离子注入法注入p型杂质，通过之后的热扩散处理，如图17b所示，在露出于接触用沟槽74a的基极区域13的侧面，形成p型杂质浓度比基极区域13的p型杂质浓度高的p型的基极接触区域15。
[0096]
在形成基极接触区域15之后，如图12所示，在接触用沟槽74a内埋入上部电极60的接触部62。接触部62与形成台面部20中的栅极电极30所对置的第一侧壁21的相反侧的第二侧壁22的一部分的源极区域14以及基极接触区域15相接。
[0097]
在第三实施方式中，也对覆盖台面部20的绝缘膜74进行蚀刻，形成到达台面部20的上部的侧壁的接触用沟槽74a。在对绝缘膜74进行蚀刻时，台面部20作为蚀刻阻挡部发挥功能，相对于台面部20的侧壁自对准地形成接触用沟槽74a。因此，能够抑制向露出于接触用沟槽74a的基极区域13的侧面注入p型杂质而形成的基极接触区域15相对于栅极电极30的位置的偏差。由此，能够使形成于台面部20的第一侧壁21的沟道与形成于第一侧壁21的相反侧的第二侧壁22的基极接触区域15之间的距离一定，能够抑制阈值电压、接通电阻的偏差。
[0098]
在第三实施方式中，相同构造的埋入电极部t和台面部20在与埋入电极部t以及台面部20延伸的y方向交叉(例如正交)的x方向上交替地配置，因此容易布局。
[0099]
[第四实施方式]
[0100]
图18是第四实施方式的半导体装置4的示意剖面图。
[0101]
图19是图18中的d－d’剖面图。
[0102]
在第四实施方式中，多个埋入电极部t不是条纹状，而是柱状地形成于漂移层12内。在图19中，例如示出了六棱柱的埋入电极部t，但埋入电极部t也可以是圆柱或六棱柱以外的棱柱。
[0103]
多个埋入电极部t具有包含场板电极40与栅极电极30而不包含接触部62的埋入电极部t5、以及包含场板电极40与接触部62而不包含栅极电极30的埋入电极部t6。
[0104]
场板电极40位于各埋入电极部t5、t6的中心轴。栅极电极30隔着绝缘膜73而包围埋入电极部t5的场板电极40的上部的周围。接触部62包围埋入电极部t6的场板电极40的上部的周围。埋入电极部t6的场板电极40的上部与接触部62相接。埋入电极部t5的场板电极40贯通埋入电极部t5与上部电极60之间的绝缘膜74而与上部电极60的主部61连接。
[0105]
在第四实施方式中，也与上述实施方式相同，能够对覆盖台面部20的绝缘膜74进行蚀刻，形成到达台面部20的上部的侧壁的接触用沟槽。因此，能够抑制向露出于接触用沟槽的基极区域13的侧面注入p型杂质而形成的基极接触区域15相对于栅极电极30的位置的偏差。由此，能够使形成于台面部20的第一侧壁21的沟道与形成于第一侧壁21的相反侧的第二侧壁22的基极接触区域15之间的距离一定，能够抑制阈值电压、接通电阻的偏差。
[0106]
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围、主旨中，并且包含在权利要求书所记载的发明及其等效的范围内。