功率半导体器件及其制造方法与流程

功率半导体器件及其制造方法
1.相关申请的交叉引用
2.本技术要求于2020年5月26日在韩国知识产权局提交的申请号为10
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2020
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0063131的韩国专利申请、于2020年5月28日在韩国知识产权局提交的申请号为10
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2020
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0064148的韩国专利申请、于2020年6月2日在韩国知识产权局提交的申请号为10
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2020
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0066309的韩国专利申请、于2020年6月5日在韩国知识产权局提交的申请号为10
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2020
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0068205的韩国专利申请、于2020年6月9日在韩国知识产权局提交的申请号为10
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2020
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0069417的韩国专利申请、于2020年6月11日在韩国知识产权局提交的申请号为10
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2020
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0070701的韩国专利申请、于2020年6月12日在韩国知识产权局提交的申请号为10
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2020
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0071310的韩国专利申请以及于2020年11月2日在韩国知识产权局提交的申请号为10
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2020
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0144559的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
3.本公开涉及一种半导体器件，并且更具体地，涉及一种用于开关功率传输的功率半导体器件及其制造方法。


背景技术：

4.功率半导体器件是在高电压和高电流环境中操作的半导体器件。功率半导体器件用于需要大功率开关的领域，例如功率转换、功率转换器、逆变器等。例如，功率半导体器件可以包括绝缘栅双极晶体管(insulated gate bipolar transistor，igbt)、金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor，mosfet)等。功率半导体器件基本上需要高耐压特性，并且如今，功率半导体器件还需要高速开关操作。
5.这样，正在开发使用碳化硅(sic)代替硅(si)的功率半导体器件。与硅相比，作为带隙大于硅的带隙的宽间隙半导体材料的碳化硅(sic)即使在高温下也可以保持稳定性。另外，因为碳化硅的击穿电场高于硅的击穿电场，所以即使在高温下，碳化硅也可以稳定地操作。因此，碳化硅通过以下特性使得在高温下稳定运行成为可能：比硅更高的击穿电压和优异的热释放。
6.为了增加使用该碳化硅的功率半导体器件的沟道密度，正在开发具有垂直沟道结构的沟槽型栅极结构。在沟槽型栅极结构中，因为电场集中在沟槽边缘，所以在通过使用用于保护沟槽下部的结构来减小沟道密度方面存在限制。另外，由于源极接触结构设置在栅电极之间，因此也难以减小栅电极之间的距离。这样，在减小沟道密度方面存在限制。
7.现有技术参考
8.专利参考
9.专利文献1：公开号为2011
‑
0049249(2011年5月12日)的韩国专利申请


技术实现要素：

10.已经做出本公开以解决现有技术中出现的上述问题，同时完整地保持了现有技术
所实现的优点。
11.本公开的一方面提供了一种能够减轻电场集中并增加沟道密度的基于碳化硅的功率半导体器件及其制造方法。然而，以上目的是示例，并且本发明的范围不限于此。
12.本公开要解决的技术问题不限于上述问题，并且本公开所属领域的技术人员从以下描述中将清楚地理解本文中未提及的任何其他技术问题。
13.根据本公开的一方面，功率半导体器件包括：碳化硅(sic)的半导体层；在一个方向上延伸并形成为从所述半导体层的表面凹入到所述半导体层内至给定深度的至少一个沟槽；形成在所述至少一个沟槽的至少内壁上的栅极绝缘层；形成在所述栅极绝缘层上以掩埋所述至少一个沟槽的至少一个栅极电极层；形成在所述至少一个栅极电极层的至少一侧上的半导体层中并且具有第一导电类型的漂移区；形成在所述半导体层中的阱区，所述阱区在所述半导体层中形成得比所述至少一个栅极电极层深以与所述漂移区的至少一部分接触并至少在所述至少一个栅极电极层的一端围绕所述至少一个栅极电极层的底表面，所述阱区具有第二导电类型；形成在所述阱区中并且具有所述第一导电类型的源极区；以及形成在所述漂移区和所述源极区之间、所述至少一个栅极电极层的一侧的半导体层中并且具有所述第二导电类型的至少一个沟道区，所述至少一个沟道区中沿所述一个方向形成反型沟道。
14.所述源极区包括在所述至少一个栅极电极层的一端的外侧与源极电极层连接的源极接触区。
15.所述功率半导体器件可以包括：在所述源极接触区中从所述阱区延伸穿过所述源极区并与所述源极电极层连接的阱接触区，所述阱接触区具有所述第二导电类型，其中，所述阱接触区的掺杂浓度高于所述阱区的掺杂浓度。
16.所述漂移区可以包括在所述至少一个栅极电极层的一侧的半导体层中垂直延伸的垂直部分，其中，在所述漂移区的垂直部分和所述源极区之间的半导体层中形成所述至少一个沟道区。
17.所述阱区、所述源极区和所述沟道区形成在所述半导体层中，以位于所述漂移区的垂直部分的相对侧。
18.所述漂移区可以包括在所述至少一个栅极电极层的相对侧的半导体层中垂直延伸的垂直部分，其中，所述至少一个沟道区包括在所述漂移区的垂直部分和所述源极区之间的半导体层中形成的沟道区。
19.所述至少一个沟道区可以是所述阱区的一部分。
20.所述至少一个沟槽可以包括沿着所述一个方向平行地形成在所述半导体层中的多个沟槽，其中，所述至少一个栅极电极层包括通过掩埋所述多个沟槽而形成的多个栅极电极层，其中，所述阱区和所述源极区延伸跨越所述多个栅极电极层，其中，所述至少一个沟道区包括形成在所述多个栅极电极层的一侧的半导体层中的多个沟道区。
21.所述源极区可以包括在所述多个栅极电极层的一端的外侧与源极电极层连接的源极接触区。
22.所述漂移区可以包括在所述多个栅极电极层之间的半导体层中垂直延伸的垂直部分，其中，所述沟道区形成在所述漂移区的垂直部分和所述源极区之间的半导体层中。
23.所述至少一个沟槽可以包括多个沟槽，所述多个沟槽被布置为沿着所述一个方向
成一直线彼此间隔开，其中，所述至少一个栅极电极层包括通过掩埋所述多个沟槽而形成的多个栅极电极层，其中，所述阱区和所述源极区至少形成在所述多个沟槽之间的半导体层中。
24.功率半导体器件还可以包括形成在所述漂移区下方的半导体层中并且具有所述第一导电类型的漏极区，其中，所述漏极区的掺杂浓度高于所述漂移区的掺杂浓度。
25.根据本公开的另一方面，功率半导体器件包括：碳化硅(sic)的半导体层；在一个方向上平行延伸并形成为从所述半导体层的表面凹入至所述半导体层内至给定深度的多个沟槽；形成在所述沟槽的至少内壁上的栅极绝缘层；形成在所述栅极绝缘层上以掩埋所述多个沟槽的多个栅极电极层；漂移区，包括形成在所述多个栅极电极层之间的半导体层中的多个垂直部分；所述漂移区具有第一导电类型；形成在所述半导体层中的阱区，所述阱区在所述半导体层中形成得比所述多个栅极电极层深以与所述漂移区的多个垂直部分接触并在所述多个栅极电极层的相对端围绕所述多个栅极电极层的底表面，所述阱区具有第二导电类型；形成在所述阱区中并具有所述第一导电类型的源极区；以及形成在所述漂移区的多个垂直部分和所述源极区之间、所述多个栅极电极层的相对侧的半导体层中的多个沟道区，在所述多个沟道区中沿着所述一个方向分别形成反型沟道，所述多个沟道区具有所述第二导电类型。
26.根据本公开的另一方面，一种制造功率半导体器件的方法包括：在碳化硅(sic)的半导体层中形成具有第一导电类型的漂移区；在所述半导体层中形成与所述漂移区的至少一部分接触并具有第二导电类型的阱区；在所述阱区中形成具有所述第一导电类型的源极区；在所述漂移区和所述源极区之间的半导体层中形成具有第二导电类型的至少一个沟道区，在所述沟道区中沿一个方向形成反型沟道；形成比所述阱区浅的至少一个沟槽，以从所述半导体层的表面凹入至所述半导体层内至给定深度、在所述一个方向上延伸跨越所述漂移区；在所述至少一个沟槽的至少内壁上形成栅极绝缘层；以及在所述栅极绝缘层上形成至少一个栅极电极层以掩埋所述至少一个沟槽，其中，所述阱区在所述半导体层中形成得比所述至少一个栅极电极层深以在所述至少一个栅极电极层的一端围绕所述至少一个栅极电极层的底表面；其中，所述沟道区形成在所述漂移区和所述源极区之间、所述至少一个栅极电极层的一侧的半导体层中。
27.所述源极区的形成可以包括在所述至少一个栅极电极层的一端的外侧形成与源极电极层连接的源极接触区。
28.所述方法可以进一步包括：在所述源极接触区中形成阱接触区，所述阱接触区从所述阱区延伸穿过所述源极区并与所述源极电极层连接，所述阱接触区具有所述第二导电类型，其中，所述阱接触区的掺杂浓度高于所述阱区的掺杂浓度。
29.可以通过将所述第二导电类型的杂质注入到所述半导体层中来执行所述阱区的形成，其中，可以通过将具有所述第一导电类型的杂质注入到所述阱区中来执行所述源极区的形成。
30.所述漂移区可以形成在具有所述第一导电类型的漏极区上，其中，所述漏极区的掺杂浓度高于所述漂移区的掺杂浓度。
31.所述漏极区可以由所述第一导电类型的衬底形成，其中所述漂移区在所述衬底上以外延层而形成。
附图说明
32.通过以下结合附图的详细描述，本公开的上述和其他目的、特征和优点将变得更加明显：
33.图1是示出根据本公开的实施例的功率半导体器件的示意性透视图；
34.图2是示出沿图1的线ii
‑
ii截取的功率半导体器件的平面图；
35.图3是示出沿图1的线iii
‑
iii截取的功率半导体器件的截面图；
36.图4是示出根据本公开的另一实施例的功率半导体器件的示意性透视图；
37.图5是示出沿着图4的线v
‑
v截取的功率半导体器件的截面图；
38.图6是示出沿着图4的线vi
‑
vi截取的功率半导体器件的截面图；
39.图7至图9是示出根据本公开的实施例的功率半导体器件的制造方法的示意性透视图；
40.图10是示出根据本公开的实施例的功率半导体器件的示意性透视图；
41.图11是示出沿着图10的线ii
‑
ii截取的功率半导体器件的平面图；
42.图12是示出沿着图11的线iii
‑
iii截取的功率半导体器件的截面图；
43.图13是示出根据本公开的另一实施例的功率半导体器件的透视图；
44.图14是示出根据本公开的另一实施例的功率半导体器件的示意性透视图；
45.图15是示出沿着图14的线vi
‑
vi截取的功率半导体器件的平面图；
46.图16是示出沿着图15的线vii
‑
vii截取的功率半导体器件的截面图；
47.图17是示出沿着图15的线viii
‑
viii截取的功率半导体器件的截面图；
48.图18和图19是示出根据本公开的其他实施例的功率半导体器件的截面图；
49.图20至图22是示出根据本公开的实施例的功率半导体器件的制造方法的示意性透视图；
50.图23是示出根据本公开的实施例的电场根据功率半导体器件的深度而变化的曲线图；
51.图24是示出根据本公开的实施例的功率半导体器件的示意性透视图；
52.图25是示出沿着图24的线ii
‑
ii截取的功率半导体器件的平面图；
53.图26是示出沿着图25的线iii
‑
iii截取的功率半导体器件的截面图；
54.图27是示出了沿着图25的线iv
‑
iv截取的功率半导体器件的截面图；
55.图28和图29是示出根据本公开的另一实施例的功率半导体器件的截面图；
56.图30是示出根据本公开的另一实施例的功率半导体器件的截面图；
57.图31是示出根据本公开的另一实施例的功率半导体器件的示意性透视图；
58.图32是示出沿着图31的线ix
‑
ix截取的功率半导体器件的平面图；
59.图33是示出沿图32的线x
‑
x截取的功率半导体器件的截面图；
60.图34是示出根据本公开的另一实施例的功率半导体器件的截面图；
61.图35至图37是示出根据本公开的实施例的功率半导体器件的制造方法的示意性透视图；
62.图38是示出根据本公开的实施例的功率半导体器件的示意性透视图；
63.图39是示出沿着图38的线ii
‑
ii截取的功率半导体器件的平面图；
64.图40是示出沿着图39的线iii
‑
iii截取的功率半导体器件的截面图；
65.图41是示出沿图39的线iv
‑
iv截取的功率半导体器件的截面图；
66.图42和图43是示出根据本公开的另一实施例的功率半导体器件的截面图；
67.图44是示出根据本公开的另一实施例的功率半导体器件的示意性截面图；
68.图45至图47是示出根据本公开的实施例的功率半导体器件的制造方法的示意性透视图；
69.图48是示出根据本公开的实施例的功率半导体器件的二极管的特性的曲线图；
70.图49是示出根据本公开的实施例的功率半导体器件的示意性透视图；
71.图50是示出沿着图49的线ii
‑
ii截取的功率半导体器件的平面图；
72.图51是示出沿着图50的线iii
‑
iii截取的功率半导体器件的截面图；
73.图52是示出根据本公开的另一实施例的功率半导体器件的透视图；
74.图53是示出根据本公开的另一实施例的功率半导体器件的示意性透视图；
75.图54是示出沿着图53的线vi
‑
vi截取的功率半导体器件的平面图；
76.图55是示出沿着图54的线vii
‑
vii截取的功率半导体器件的截面图；
77.图56是示出沿着图54的线viii
‑
viii截取的功率半导体器件的截面图；
78.图57和图58是示出根据本公开的其他实施例的功率半导体器件的截面图；
79.图59至图61是示出根据本公开的实施例的功率半导体器件的制造方法的示意性透视图；
80.图62是示出根据本公开的实施例的功率半导体器件的示意性透视图；
81.图63是示出沿着图62的线ii
‑
ii截取的功率半导体器件的平面图；
82.图64是示出沿图63的线iii
‑
iii截取的功率半导体器件的截面图；
83.图65是示出根据本公开的另一实施例的功率半导体器件的透视图；
84.图66是示出根据本公开的另一实施例的功率半导体器件的示意性透视图；
85.图67是示出沿着图66的线vi
‑
vi截取的功率半导体器件的平面图；
86.图68是示出沿着图67的线vii
‑
vii截取的功率半导体器件的截面图；
87.图69是示出沿图67的线viii
‑
viii截取的功率半导体器件的截面图；
88.图70和图71是示出根据本公开的其他实施例的功率半导体器件的截面图；
89.图72至图74是示出根据本公开的实施例的功率半导体器件的制造方法的示意性透视图；
90.图75是示出根据本公开的实施例的功率半导体器件的示意性透视图；
91.图76是示出沿着图75的线ii
‑
ii截取的功率半导体器件的平面图；
92.图77是示出沿着图76的线iii
‑
iii截取的功率半导体器件的截面图；
93.图78是示出沿着图76的线iv
‑
iv截取的功率半导体器件的截面图；
94.图79是示出根据本公开的另一实施例的功率半导体器件的示意性透视图；
95.图80是示出沿着图79的线vi
‑
vi截取的功率半导体器件的平面图；
96.图81是示出沿图80的线vii
‑
vii截取的功率半导体器件的截面图；
97.图82是示出沿着图80的线viii
‑
viii截取的功率半导体器件的截面图；
98.图83至图86是示出根据本公开的其他实施例的功率半导体器件的截面图；
99.图87至图89是示出根据本公开的实施例的功率半导体器件的制造方法的示意性透视图；
100.图90是示出根据本公开的实施例的功率半导体器件的示意性透视图；
101.图91是示出沿着图90的线ii
‑
ii截取的功率半导体器件的平面图；
102.图92是示出沿图91的线iii
‑
iii截取的功率半导体器件的截面图；
103.图93是示出根据本公开的另一实施例的功率半导体器件的透视图；
104.图94是示出根据本公开的另一实施例的功率半导体器件的示意性透视图；
105.图95是示出了沿图94的线vi
‑
vi截取的功率半导体器件的平面图；
106.图96是示出沿着图95的线vii
‑
vii截取的功率半导体器件的截面图；
107.图97是示出沿着图95的线viii
‑
viii截取的功率半导体器件的截面图；
108.图98是示出根据本公开的另一实施例的功率半导体器件的截面图；以及
109.图99是示出根据本公开的另一实施例的功率半导体器件的透视图。
具体实施方式
110.下面，将参考附图详细描述本公开的实施例。然而，本公开可以以各种不同的形式来实现，并且不应被解释为限于以下公开的实施例。相反，提供这些实施例作为示例，使得本公开将是彻底和完整的，并且将本发明的范围完全传达给本领域的技术人员。另外，为了便于描述，附图中所示的至少一些组件或元件的尺寸可能被放大或缩小。在附图中，相同的附图标记指代相同的元件。
111.除非另有定义，否则本文所用的所有术语应被解释为本领域技术人员通常理解的。在附图中，为了描述而夸大了层和区域的尺寸，并且因此提供了层和区域的尺寸以描述本公开的正常结构。
112.相同的附图标记指示相同的组件。当将诸如层、区域或衬底等的第一组件描述为在第二组件上时，可以理解为第一组件直接在第二组件上或者第三组件介于它们之间。另一方面，当将第一组件描述为“直接”在第二组件上时，应理解为其中间未插入任何中间组件。
113.图1是示出根据本公开的实施例的功率半导体器件的示意性透视图。图2是示出沿图1的线ii
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ii截取的功率半导体器件的平面图。图3是示出沿图1的线iii
‑
iii截取的功率半导体器件的截面图。
114.参照图1至图3，功率半导体器件100
‑
1可以至少包括半导体层105、栅极绝缘层118和栅极电极层120。例如，功率半导体器件100
‑
1可以具有功率mosfet结构。
115.半导体层105可以指一个半导体材料层或多个半导体材料层，例如，可以指一个外延层或多个外延层。另外，半导体层105可以指半导体衬底上的一个或多个外延层。
116.例如，半导体层105可以由碳化硅(sic)形成。更详细地，半导体层105可以包括至少一个碳化硅外延层。
117.碳化硅(sic)可以具有比硅宽的带隙，因此与硅相比甚至在高温下也可以保持稳定性。另外，因为碳化硅的击穿电场高于硅的击穿电场，所以即使在高温下，碳化硅也可以稳定地操作。因此，与使用硅的情况相比，包括由碳化硅形成的半导体层105的功率半导体器件100
‑
1可以具有高击穿电压，并且可以在高温下提供优异的放热特性和稳定的操作特性。
118.更详细地，半导体层105可以包括漂移区107。漂移区107可以具有第一导电类型，
并且可以通过将第一导电类型的杂质注入到半导体层105的一部分中来形成。例如，可以通过在碳化硅的外延层中掺杂第一导电类型的杂质来形成漂移区107。
119.阱区110可以形成在半导体层105中以与漂移区107的至少一部分接触并且可以具有第二导电类型。例如，可以通过在漂移区107中掺杂与第一导电类型相反的第二导电类型的杂质来形成阱区110。
120.例如，阱区110可以形成为围绕漂移区107的至少一部分。这样，漂移区107可以包括垂直部分107a，垂直部分107a的至少一部分被阱区110围绕。在功率半导体器件100
‑
1的操作中，垂直部分107a可以提供电荷的垂直移动路径。
121.阱区110在图1中示出为包括彼此隔开的两个区域以及在该两个区域之间插入的垂直部分107a，但是阱区110可以进行各种改变或修改。例如，垂直部分107a可以具有其侧面一次被阱区110围绕的形状。
122.源极区112可以形成在阱区110中并且可以具有第一导电类型。例如，可以通过在阱区110中掺杂第一导电类型的杂质来形成源极区112。在源极区112中掺杂的第一导电类型的杂质的浓度可以高于在漂移区107中掺杂的浓度。
123.至少一个沟道区110a可以形成在漂移区107和源极区112之间的半导体层105中。例如，沟道区110a可以具有第二导电类型，使得沿着一个方向形成反型沟道。
124.因为沟道区110a具有与源极区112和漂移区107相反的掺杂类型，所以沟道区110a可以与源极区112和漂移区107形成二极管结。因此，沟道区110a在正常情况下可能不允许电荷移动；然而，当向栅极电极层120施加工作电压时，可以在其中形成反型沟道，从而允许电荷移动。
125.在某些实施例中，沟道区110a可以是阱区110的一部分。在这种情况下，沟道区110a可以形成为与阱区110连续地连接。沟道区110a的第二导电类型的杂质的掺杂浓度可以与阱区110的其余部分的掺杂浓度相同或可以不同，以用于阈值电压的调节。
126.在一些实施例中，阱区110、沟道区110a和源极区112可以形成为相对于漂移区107的垂直部分107a对称。例如，阱区110、沟道区110a和源极区112中的每个可以包括形成为相对于漂移区107的垂直部分107a对称的左部分和右部分。在阱区110、沟道区110a和源极区112的每个中，左部分和右部分可以彼此分离或者可以彼此连接。
127.另外，漏极区102可以形成在漂移区107下方的半导体层105中，并且可以具有第一导电类型。例如，与漂移区107相比，漏极区102可以掺杂有高浓度的杂质。
128.在一些实施例中，可以用具有第一导电类型的碳化硅衬底来实现漏极区102。在这种情况下，漏极区102可以被理解为半导体层105的一部分，或者可以被理解为独立于半导体层105的衬底。
129.可以形成从半导体层105的表面凹进半导体层105内至给定深度的至少一个沟槽116。沟槽116可以在半导体层105内沿一个方向延伸。一个方向可以指沟槽116的长度方向，而不是深度方向，并且可以指图1的线ii
‑
ii或iii
‑
iii的方向。
130.栅极绝缘层118可以形成在沟槽116的至少内壁上。例如，栅极绝缘层118可以包括诸如氧化硅、碳化硅、氮化硅、氧化铪、氧化锆或氧化铝的绝缘材料，或可包括其堆叠结构。栅极绝缘层118的厚度可以是均匀的，或者形成在沟槽116的底表面上的栅极绝缘层118的一部分可以比形成在沟槽116的侧壁上的栅极绝缘层118的一部分厚。
131.至少一个栅极电极层120可以形成在栅极绝缘层118上以掩埋沟槽116。例如，栅极电极层120可以包括适当的导电材料，诸如多晶硅、金属、金属氮化物、或金属硅化物，或可包括其堆叠结构。
132.漂移区107可以在栅极电极层120的一侧上的半导体层105中形成。例如，漂移区107的垂直部分107a可以在栅极电极层120的一侧的半导体层105中垂直地延伸。
133.在一些实施例中，漂移区107可以形成在栅极电极层120的相对侧上的半导体层105中。例如，漂移区107可以包括在栅极电极层120的相对侧的半导体层105中垂直延伸的垂直部分107a。
134.阱区110可以形成为比栅极电极层120深，从而在栅极电极层120的一端围绕栅极电极层120的底表面。另外，阱区110可以形成为比栅极电极层120深，从而在栅极电极层120的相对端处围绕栅极电极层120的底表面。这样，源极区112周围的栅极电极层120的相对端部可以被阱区110围绕。
135.该结构可以减轻电场在沟槽116的底表面上，即在栅极电极层120的下部处的集中。因此，在根据实施例的功率半导体器件100
‑
1中，可以在不另外形成深阱的情况下将阱区110形成为比栅极电极层120更深，因此可以减轻沟槽116的底表面上的电场集中。传统的垂直沟道结构的问题在于，随着深阱和沟槽之间的距离变短，结电阻和阈值电压增加。然而，在根据实施例的功率半导体器件100
‑
1中可能不会发生该问题。
136.沟道区110a可以在漂移区107的垂直部分107a和源极区112之间、栅极电极层120的一侧的半导体层105中形成。因此，该栅极电极层120的一侧的半导体层105可以包括其中源极区112、沟道区110a和漂移区107的垂直部分107a沿一个方向连接的结构。
137.沟道区110a的上述结构可以被称为“横向沟道结构”，因为沟道区110a沿着栅极电极层120的侧壁形成。
138.另外，可以在漂移区107的垂直部分107a与源极区112之间、栅极电极层120的相对侧的半导体层105中形成沟道区110a。
139.在一些实施例中，栅极绝缘层118和栅极电极层120可以形成在沟槽116中，此外，可以形成为进一步延伸到沟槽116的外部。
140.在一些实施例中，可以在半导体层105中提供一个沟槽116或多个沟槽116。可以适当地选择沟槽116的数量，而不限制实施例的范围。
141.例如，多个沟槽116可以沿一个方向平行地形成在半导体层105中。当沟槽116在一个方向上延伸并且在垂直于该一个方向的方向上彼此间隔开时，沟槽116可以平行地布置。
142.在这种情况下，可以在栅极绝缘层118上形成多个栅极电极层120，以填充沟槽116的内部。这样，可以在半导体层105中形成沟槽型的栅极电极层120，并且可以布置成与沟槽116一样在该一个方向上平行地延伸。
143.此外，阱区110和源极区112中的每一个可以跨栅极电极层120延伸。漂移区107的垂直部分107a可以布置在栅极电极层120之间的半导体层105中。可以在每个栅极电极层120的一侧或相对侧上的源极区112和漂移区107的垂直部分107a之间的半导体层105中形成多个沟道区110a。
144.在一些实施例中，阱区110可以在半导体层105中形成为比栅极电极层120更深，从而与漂移区107的垂直部分107a接触并在栅极电极层120的相对端处围绕栅极电极层120的
底表面。
145.层间绝缘层130可以形成在栅极电极层120上。
146.源极电极层140可以形成在层间绝缘层130上并且可以与源极区112连接。例如，源极电极层140可以由适当的导电材料、金属等形成。
147.为了清楚起见，与图2和图3不同，在图1中未示出层间绝缘层130和源极电极层140。
148.在上述的功率半导体器件100
‑
1中，第一导电类型和第二导电类型可以彼此相反，并且第一导电类型和第二导电类型中的每一个可以是n型和p型中的一个。例如，当第一导电类型是n型时，第二导电类型是p型，反之亦然。
149.更详细地，当功率半导体器件100
‑
1是n型mosfet时，漂移区107可以是n
‑
区，源极区112、源极接触区112a和漏极区102可以是n 区，阱区110和沟道区110a可以是p
‑
区，阱接触区114可以是p 区。
150.在功率半导体器件100
‑
1的操作中，电流通常可以在垂直方向上从漏极区102沿着漂移区107的垂直部分107a流动，然后可以沿着栅极电极层120的侧表面流过沟道区110a到源极区112。
151.在上述的功率半导体器件100
‑
1中，栅极电极层120可以以条纹状平行密集地布置，并且沟道区110a可以布置在栅极电极层120的侧表面上。这样，沟道密度可能增加。
152.另外，在功率半导体器件100
‑
1中，由于栅极电极层120的底表面被阱区110包围，所以由于电场集中在沟槽116的边缘上而引起的击穿现象可能会减轻。因此，可以改善功率半导体器件100
‑
1的高耐压特性。这可能意味着功率半导体器件100
‑
1的操作的可靠性得以提高。
153.图4是示出根据本公开的另一实施例的功率半导体器件100a
‑
1的示意性透视图。图5是示出沿着图4的线v
‑
v截取的功率半导体器件100a
‑
1的截面图。图6是示出沿图4的线vi
‑
vi截取的功率半导体器件100a
‑
1的截面图。
154.根据该实施例的功率半导体器件100a
‑
1可以通过使用或部分修改图1至图3中的功率半导体器件100
‑
1来实现。因此，附加描述将省略以避免重复。
155.参照图4至图6，源极区112可以包括在栅极电极层120的至少一端的外侧与源极电极层140连接的源极接触区112a。例如，作为源极区112的一部分的源极接触区112a可以指的是与源极电极层140连接的部分。
156.阱接触区114可以形成在源极接触区112a中。例如，阱接触区114可以从阱区110延伸以穿透源极区112，并且可以具有第二导电类型。可以在源极接触区112a中形成一个阱接触区114或多个阱接触区114。
157.例如，阱接触区114可以与源极电极层140连接，并且可以掺杂有浓度比阱区110更高的第二导电型杂质，以减小与源极电极层140连接时的接触电阻。
158.在图4至图6中示出了示例，在漂移区107的垂直部分107a的一侧的源极区112中形成源极接触区112a和阱接触区114。然而，当源极区112和阱区110中的每个划分为多个区域时，源极接触区112a和阱接触区114中的每个可以形成在每个对应的区域中。
159.在一些实施例中，多个沟槽116可以被布置为沿着一个方向彼此成直线地间隔开。这样，栅极电极层120也可以被布置为沿着沟槽116在一个方向上彼此成直线地间隔开。在
这种情况下，阱区110和源极区112可以形成在半导体层105中，使得阱区110和源极区112位于沿着一个方向彼此成直线地间隔开的多个沟槽116之间。
160.例如，图1至图3所示的功率半导体器件100
‑
1的结构可以沿着一个方向布置多个，并且阱区110和源极区112可以形成在它们之间。
161.为了清楚起见，与图5和图6不同，在图4中未示出层间绝缘层130和源极电极层140。
162.在根据实施例的功率半导体器件100a
‑
1中，源极接触区112a和阱接触区114可以设置在栅极电极层120的外部，而非栅极电极层120之间，因此，栅极电极层120可以更密集地布置。这样，功率半导体器件100a
‑
1的沟道密度可以显着增加。另外，根据功率半导体器件100a
‑
1，可以减轻由于电场集中在沟槽116的边缘上引起的击穿现象，因此，可以提高功率半导体器件100a
‑
1的高耐压特性。这可能意味着功率半导体器件100a
‑
1的操作的可靠性得以提高。
163.图7至图9是示出根据本公开的实施例的功率半导体器件100a
‑
1的制造方法的示意性透视图。
164.参照图7，可以在碳化硅(sic)的半导体层105中形成具有第一导电类型的漂移区107。例如，漂移区107可以形成在具有第一导电类型的漏极区102上。在一些实施例中，可以用具有第一导电类型的衬底来实现漏极区102，并且可以在衬底上以一个或多个外延层形成漂移区107。
165.接下来，可以在半导体层105中形成具有第二导电类型的阱区110，以使得其与漂移区107的至少一部分接触。例如，可以通过将第二导电类型的杂质注入到半导体层105中来执行阱区110的形成。
166.例如，阱区110可以形成在半导体层105中，使得漂移区107包括垂直部分107a，垂直部分107a的至少一部分被阱区110围绕。更详细地，可以通过在漂移区107中掺杂具有与漂移区107的导电类型相反的导电类型的杂质来形成阱区110。
167.然后，可以在阱区110中形成具有第一导电类型的源极区112。例如，可以通过将第一导电类型的杂质注入到阱区110中来形成源极区112。
168.除了形成源极区112之外，可以在源极区112和漂移区107之间的半导体层105中形成具有第二导电类型的至少一个沟道区110a，该沟道区110a中沿一个方向形成反型沟道。例如，沟道区110a可以形成在源极区112和漂移区107的垂直部分107a之间。
169.在上述制造方法中，可以执行杂质注入或杂质掺杂，使得当将杂质注入到半导体层105中时杂质被混合或形成外延层。然而，使用掩模图案的离子注入方法可以用于在选择区域中注入杂质。
170.可选地，可以在离子注入之后执行用于活化或扩散杂质的热处理工艺。
171.参照图8，至少一个沟槽116可以形成为从半导体层105的表面凹进至半导体层105中至给定深度。
172.例如，沟槽116可以在一个方向上跨过漂移区107延伸，并且可以形成得比阱区110浅。
173.另外，多个沟槽116可以在一个方向上平行地形成在半导体层105中。
174.例如，可以通过使用光刻形成光掩模，然后通过使用光掩模作为蚀刻保护层来蚀
刻半导体层105而形成沟槽116。
175.参照图9，可以在沟槽116的内壁上形成栅极绝缘层118。例如，可以通过氧化半导体层105以形成氧化物或者通过在半导体层105上沉积诸如氧化物或氮化物的绝缘材料来形成栅极绝缘层118。
176.接下来，可以在栅极绝缘层118上形成栅极电极层120以掩埋沟槽116。例如，可以通过在栅极绝缘层118上形成导电层并对导电层进行构图来形成栅极电极层120。栅极电极层120可以通过在多晶硅中掺杂杂质而形成，或者可以形成为包括导电金属或金属硅化物。
177.可以通过使用光刻和蚀刻工艺来执行构图工艺。光刻工艺可以包括通过使用光工艺和显影工艺来形成光致抗蚀剂图案作为掩模层的工艺，并且蚀刻工艺可以包括通过使用光致抗蚀剂图案选择性地蚀刻下层结构的工艺。
178.这样，阱区110可以被布置为比栅极电极层120更深，从而在栅极电极层120的一端围绕栅极电极层120的底表面，并且可以在漂移区107和源极区112之间、栅极电极层120的一侧或相对侧的半导体层105中形成沟道区110a。
179.另外，参照图2和图3，层间绝缘层130可以形成在栅极电极层120上。
180.接下来，可以在层间绝缘层130上形成源极电极层140。例如，可以通过在层间绝缘层130上形成导电层(例如金属层)并对导电层构图来形成源极电极层140。
181.同时，图4至图6中的功率半导体器件100a
‑
1可以通过向上述功率半导体器件100
‑
1的制造方法中添加一些工艺或者改变或修改该制造方法来制造。
182.例如，当制造功率半导体器件100a
‑
1时，源极区112的形成可以包括在栅极电极层120的至少一端的外侧形成与源极电极层140连接的源极接触区112a。在一些实施例中，可以不将源极接触区112a与源极区112区分开。
183.另外，在形成沟槽116之前，可以在源极接触区112a中形成阱接触区114。例如，可以通过将浓度比阱区110高的第二导电类型的杂质注入到阱区110的一部分中来形成阱接触区114。
184.当制造功率半导体器件100a
‑
1时，沟槽116可以布置成在一个方向上彼此成直线地间隔开。另外，阱区110、沟道区110a和源极区112可以形成在沟槽116之间的半导体层中。
185.根据上述制造方法，可以通过使用应用于常规硅衬底的工艺来经济地制造使用碳化硅的半导体层105的功率半导体器件100
‑
1。
186.图10是示出根据本公开的实施例的功率半导体器件100
‑
2的示意性透视图。图11是示出沿图10的线ii
‑
ii截取的功率半导体器件100
‑
2的平面图。图12是示出了沿图11的线iii
‑
iii截取的功率半导体器件100
‑
2的截面图。
187.参照图10至图12，功率半导体器件100
‑
2可以至少包括半导体层105、栅极绝缘层118和栅极电极层120。例如，功率半导体器件100
‑
2可以具有功率mosfet结构。
188.半导体层105可以指一个半导体材料层或多个半导体材料层，例如，可以指一个外延层或多个外延层。另外，半导体层105可以指半导体衬底上的一个或多个外延层。
189.例如，半导体层105可以由碳化硅(sic)形成。更详细地，半导体层105可以包括碳化硅的至少一个外延层。
190.碳化硅(sic)的带隙可以比硅宽，因此相比于硅，即使在高温下也保持稳定性。另外，因为碳化硅的击穿电场高于硅的击穿电场，所以即使在高温下，碳化硅也可以稳定地操
作。因此，与使用硅的情况相比，包括由碳化硅形成的半导体层105的功率半导体器件100
‑
2可以具有高击穿电压，并且可以在高温下提供优异的放热特性和稳定的操作特性。
191.更详细地，半导体层105可以包括漂移区107。漂移区107可以具有第一导电类型，并且可以通过将第一导电类型的杂质注入到半导体层105的一部分中来形成。例如，可以通过在碳化硅的外延层中掺杂第一导电类型的杂质来形成漂移区107。
192.阱区110可以形成在半导体层105中以与漂移区107接触并且可以具有第二导电类型。例如，可以通过在漂移区107中掺杂与第一导电类型相反的第二导电类型的杂质来形成阱区110。
193.例如，阱区110可以形成为围绕漂移区107的至少一部分。这样，漂移区107可以包括垂直部分107a，垂直部分107a的至少一部分被阱区110围绕。在功率半导体器件100
‑
2的操作中，垂直部分107a可以提供电荷的垂直移动路径。
194.在图10中示出的阱区110为包括彼此间隔开的两个区域以及在该两个区域之间插入的垂直部分107a，但是阱区110可以进行各种改变或修改。例如，垂直部分107a可以具有其侧面一次被阱区110围绕的形状。
195.柱区111可以形成在阱区110下的半导体层105中，以与漂移区107接触。这样，可以形成与漂移区107的超结。例如，柱区111可以设置在阱区110下方以与阱区110接触，并且柱区111的相对侧表面可以设置为与漂移区107接触。
196.柱区111可以具有与漂移区107的导电类型不同的导电类型，并且可以形成在半导体层105中以便与漂移区107形成超结。例如，柱区111可以具有与漂移区107的导电类型相反的第二导电类型并且与阱区110的导电类型相同。例如，柱区111的第二导电类型的杂质的掺杂浓度可以相同于或低于阱区110的第二导电型杂质的掺杂浓度。
197.在一些实施例中，柱区111可以基于一个方向形成为具有比阱区110的宽度窄的宽度。一个方向可以指的是图11的线iii
‑
iii的方向。另外，柱区111的相对端可以布置为基于一个方向从阱区110的相对端向内偏移。
198.这样，在阱区110下，柱区111可以形成为在与阱区110接触的状态下从阱区110的相对端向内回退。例如，柱区111像阱区110一样形成在彼此间隔开的两个区域中，两个柱区111之间的间隔距离可以大于两个阱区110之间的间隔距离。
199.在一些实施例中，柱区111的侧面和下表面可以与漂移区107接触。例如，多个柱区111和多个漂移区107可以被交替地布置，使得柱区111的侧面和漂移区107的侧面彼此接触，因此，可以形成超结结构。另外，可以在一个阱区110的下方交替设置多个柱区111和多个漂移区107。
200.源极区112可以形成在阱区110中并且可以具有第一导电类型。例如，可以通过在阱区110中掺杂第一导电类型的杂质来形成源极区112。在源极区112中掺杂的第一导电类型的杂质的浓度可以高于在漂移区107中掺杂的浓度。
201.沟道区110a可以形成在漂移区107和源极区112之间的半导体层105中。例如，沟道区110a可以具有第二导电类型，并且在功率半导体器件100
‑
2的操作中可以沿着一个方向在沟道区110a中形成反型沟道。
202.因为沟道区110a具有与源极区112和漂移区107的掺杂类型相反的掺杂类型，所以沟道区110a可以与源极区112和漂移区107形成二极管结。因此，沟道区110a在正常情况下
可能不允许电荷移动；然而，当向栅极电极层120施加工作电压时，可以在其中形成反型沟道，从而允许电荷移动。
203.在一些实施例中，沟道区110a可以是阱区110的一部分。在这种情况下，沟道区110a可以整体形成为与阱区110连续地连接。沟道区110a的第二导电类型的杂质的掺杂浓度可以与阱区110的其余部分的掺杂浓度相同或不同以调节阈值电压。
204.在一些实施例中，阱区110、柱区111、沟道区110a和源极区112可以形成为相对于漂移区107的垂直部分107a对称。例如，阱区110、柱区111、沟道区110a和源极区112可以形成在漂移区107的垂直部分107a的相对端，或者阱区110、柱区111、沟道区110a和源极区112中的每个可以包括形成为相对于漂移区107的垂直部分107a对称的第一部分和第二部分。在阱区110、柱区111、沟道区110a和源极区112的每个中，第一部分和第二部分可以彼此分离或者可以彼此连接。
205.另外，漏极区102可以形成在漂移区107下方的半导体层105中，并且可以具有第一导电类型。例如，与漂移区107相比，漏极区102可以掺杂有高浓度的杂质。
206.在一些实施例中，可以用具有第一导电类型的碳化硅衬底来实现漏极区102。在这种情况下，漏极区102可以被理解为半导体层105的一部分，或者可以被理解为独立于半导体层105的衬底。
207.可以形成从半导体层105的表面凹进半导体层105中至给定深度的至少一个沟槽116。沟槽116可以在半导体层105内沿一个方向延伸。一个方向可以指沟槽116的长度方向，而不是深度方向，并且可以指图11的线iii
‑
iii的方向。
208.栅极绝缘层118可以至少形成在沟槽116的内壁上。例如，栅极绝缘层118可以形成在沟槽116的内表面上以及沟槽116外部的半导体层105上。栅极绝缘层118的厚度可以是均匀的，或者形成在沟槽116的底表面上的栅极绝缘层118的一部分可以比形成在沟槽116的侧壁上的栅极绝缘层118的一部分厚，使得电场在沟槽116的底部减小。
209.例如，栅极绝缘层118可以包括诸如氧化硅、碳化硅、氮化硅、氧化铪、氧化锆或氧化铝的绝缘材料，或者可以包括其堆叠结构。
210.至少一个栅极电极层120可以形成在栅极绝缘层118上以掩埋沟槽116。例如，栅极电极层120可以包括适当的导电材料，诸如多晶硅、金属、金属氮化物、或金属硅化物，或者可以包括其堆叠结构。
211.漂移区107可以形成在栅极电极层120的一侧上的半导体层105中。例如，漂移区107的垂直部分107a可以在栅极电极层120的一侧的半导体层105中垂直延伸。可以在漂移区107的垂直部分107a与源极区112之间、栅极电极层120的一侧的半导体层105中形成沟道区110a。因此，栅极电极层120的一侧的半导体层105可以包括其中源极区112、沟道区110a和漂移区107的垂直部分107a沿一个方向连接的结构。
212.在一些实施例中，漂移区107可以形成在栅极电极层120的相对侧上的半导体层105中。例如，漂移区107可以包括在栅极电极层120的相对侧的半导体层105中垂直延伸的垂直部分107a。沟道区110a可以形成在位于漂移区107的垂直部分107a和源极区112之间、栅极电极层120的相对侧的半导体层105中。
213.沟道区110a的上述结构可以被称为“横向沟道结构”，因为沟道区110a沿着栅极电极层120的侧壁形成。
214.阱区110可以形成为比栅极电极层120深，从而在栅极电极层120的一端部处围绕栅极电极层120的底表面。另外，阱区110可以形成为比栅极电极层120深，以在栅极电极层120的相对端部处围绕栅极电极层120的底表面。这样，源极区112周围的栅极电极层120的相对端部可以被阱区110围绕。
215.在一些实施例中，栅极绝缘层118和栅极电极层120可以形成在沟槽116中，此外，可以形成为进一步延伸到沟槽116的外部。
216.在一些实施例中，可以在半导体层105中提供一个沟槽116或多个沟槽116。可以在不限制实施例的范围的情况下适当地选择沟槽116的数量。
217.例如，多个沟槽116可以沿一个方向平行地形成在半导体层105中。当沟槽116在一个方向上延伸并且在垂直于该一个方向的方向上彼此间隔开时，沟槽116可以平行地布置。
218.在这种情况下，可以在栅极绝缘层118上形成多个栅极电极层120，以填充沟槽116的内部。这样，可以在半导体层105中以沟槽型形成栅极电极层120，并且可以布置成与沟槽116一样在一个方向上平行地延伸。
219.另外，阱区110和源极区112中的每一个可以跨栅极电极层120延伸。漂移区107的垂直部分107a可以布置在栅极电极层120之间的半导体层105中。可以在每个栅极电极层120的一侧或相对侧上的源极区112和漂移区107的垂直部分107a之间的半导体层105中形成沟道区110a。
220.层间绝缘层130可以形成在栅极电极层120上。例如，层间绝缘层130可以包括诸如氧化物或氮化物的适当的绝缘材料，或者可以包括其堆叠结构。
221.源极电极层140可以形成在层间绝缘层130上并且可以与源极区112连接。例如，源极电极层140可以由适当的导电材料、金属等形成。
222.在上述的功率半导体器件100
‑
2中，第一导电类型和第二导电类型可以彼此相反，并且第一导电类型和第二导电类型中的每一个可以是n型和p型型中的一个。例如，当第一导电类型是n型时，第二导电类型是p型，反之亦然。
223.更详细地，当功率半导体器件100
‑
2是n型mosfet时，漂移区107可以是n
‑
区，源极区112和漏极区102可以是n 区，并且阱区110、柱区111和沟道区110a可以是p
‑
区。
224.在功率半导体器件100
‑
2的操作中，电流通常可以在垂直方向上从漏极区102沿着漂移区107的垂直部分107a流动，然后可以沿着栅极电极层120的侧表面流过沟道区110a到源极区112。
225.在上述的功率半导体器件100
‑
2中，沟槽116中的栅极电极层120可以以条纹型或线型平行地密集布置，并且沟道区110a可以设置在栅极电极层120的侧表面上。这样，可以增加沟道密度。
226.另外，在上述的功率半导体器件100
‑
2中，阱(110)结构可以减轻电场在沟槽116的底表面即在栅极电极层120的下部处的集中。如此，覆盖功率半导体器件100
‑
2的栅极绝缘层118的电场的余量(margin)可以增加，因此，可以提高功率半导体器件100
‑
2的操作的可靠性。另外，可以通过减小沟槽116的底表面的电场并减小覆盖栅极绝缘层118的电场来减小漂移区107的垂直部分107a的结电阻。
227.同时，因为功率半导体器件100
‑
2用于高功率开关，所以功率半导体器件100
‑
2需要高耐压特性。当向漏极区102施加高电压时，耗尽区可以从与漏极区102相邻的半导体层
105扩展，使得沟道的电压势垒降低。这种现象称为“漏极诱导势垒降低(drain induced barrier lowering，dibl)”。
228.dibl可能导致沟道区110a的异常导通，并且此外，可能引起穿通现象，即随着其扩展来自漏极侧的耗尽区到达源极侧。
229.然而，上述功率半导体器件100
‑
2可以通过使用与漂移区107形成超结的柱区111来抑制由于dibl引起的异常电流和穿通现象而确保适当的高耐压特性。
230.通过调节柱区111的电荷量和漂移区107的电荷量，可以进一步改善高耐压特性。
231.图23是示出电场根据功率半导体器件100
‑
2的深度而变化的曲线图。
232.参照图23，当柱区111的电荷量qp大于漂移区107的电荷量qn时，在功率半导体器件100
‑
2的操作中，通过允许在与柱区111的底表面相同的线上的漂移区107中形成最大电场可以增加击穿电压。图23中的位置a和位置b之间的电场强度的斜率可以通过调节柱区111的电荷量qp来控制。
233.例如，通过使柱区111的第二导电类型的杂质的掺杂浓度高于漂移区107的第一导电类型的杂质的掺杂浓度，可以使柱区111的电荷量qp大于漂移区107的电荷量qn。因此，可以改善功率半导体器件100
‑
2的高耐压特性。
234.图13是示出根据本公开的另一实施例的功率半导体器件100a
‑
2的透视图。
235.根据实施例的功率半导体器件100a
‑
2可以通过使用或部分修改图10至图12中的功率半导体器件100
‑
2来实现。因此，附加描述将省略以避免重复。
236.参照图13，在功率半导体器件100a
‑
2中，沟道区107b可以形成在漂移区107和源极区112之间的半导体层105中。例如，沟道区107b可以具有第一导电类型，并且在功率半导体器件100a
‑
2的操作中，可以在沟道区107b中形成累积沟道。
237.例如，沟道区107b可以形成在源极区112和漂移区107的垂直部分107a之间的半导体层105中。沟道区107b可以具有与源极区112和漂移区107的掺杂类型相同的掺杂类型。
238.在这种情况下，源极区112、沟道区107b和漂移区107可以正常地电连接。然而，在碳化硅的半导体层105的结构中，由于在栅极绝缘层118中形成碳簇而产生的负电荷的影响，在沟道区107b的能带向上弯曲的同时形成势垒。如此，可以形成仅当向栅极电极层120施加工作电压时才允许电荷或电流在沟道区107b中流动的累积沟道。
239.因此，为在沟道区107b中形成累积沟道而施加到栅极电极层120的阈值电压可以大大低于为形成图10至图12中的沟道区110a的反型沟道而施加到栅极电极层120的阈值电压。
240.在一些实施例中，沟道区107b可以是漂移区107的一部分。更详细地，沟道区107b可以是漂移区107的垂直部分107a的一部分。例如，沟道区107b可以与漂移区107整体形成。在这种情况下，漂移区107可以通过沟道区107b与源极区112连接。即，在沟道区(107b)部分，漂移区107和源极区112可以彼此接触。
241.沟道区107b的第一导电类型的杂质的掺杂浓度可以与漂移区107的其余部分的掺杂浓度相同或可以不同以调节阈值电压。
242.作为实施例的修改示例，阱区110可以形成为朝向漂移区107的垂直部分107a突出得比源极区112的一部分更远，并且沟道区107b可以形成在阱区110的突出部分上的半导体层105中。
的截面图。功率半导体器件100c
‑
2、100d
‑
2中的每一个可以通过修改图14至图17的功率半导体器件100b
‑
2的部分配置来实现。因此，附加描述将省略以避免重复。
259.参照图18，功率半导体器件100c
‑
2可以包括在源极区112的源极接触区112a中的至少一个凹槽138，其形成为穿透源极区112并且凹入阱区110中。阱接触区114a可以形成在凹槽138的至少底表面上，以便与阱区110接触。
260.可以形成源极电极层140a以填充凹槽138，因此源极电极层140a可以与阱接触区114a、阱区110和/或源极区112连接。上述结构可以加宽源极电极层140a和阱区110之间的接触面积、以及源极电极层140a和源极区112之间的接触面积，使得它们之间的接触电阻减小。
261.在一些实施例中，阱接触区114a可以形成在由凹槽138暴露的阱区110的整个表面上。因此，阱接触区114a可以形成在从凹槽138的底表面和侧壁暴露出来的阱区110上。阱接触区114a的上述结构可以允许源极电极层140a和阱区110之间的接触电阻进一步减小。
262.参照图19，取代图14和17的功率半导体器件100b
‑
2的沟道区110a，功率半导体器件100d
‑
2可以包括形成累积沟道的沟道区107b。包括沟道区107b的功率半导体器件100d
‑
2的结构可以参考图13给出的描述。
263.因此，功率半导体器件100d
‑
2可以对应于如下结构：其中图13的功率半导体器件100a
‑
2呈多个连接、并且其间设置阱区110、源极区112、源极接触区112a和阱接触区114。
264.图20至图22是示出根据本公开的实施例的制造功率半导体器件100
‑
2的方法的示意性透视图。
265.参照图20，可以在碳化硅(sic)的半导体层105中形成具有第一导电类型的漂移区107。例如，漂移区107可以形成在具有第一导电类型的漏极区102上。在一些实施例中，可以用第一导电类型的衬底来实现漏极区102，并且可以在衬底上以一个或多个外延层来形成漂移区107。
266.接下来，可以在半导体层105中形成具有第二导电类型的阱区110，以使其与漂移区107接触。例如，可以通过将具有第二导电类型的杂质注入到半导体层105中来执行阱区110的形成。阱区110可以基本上从半导体层105的表面形成为给定深度。
267.例如，阱区110可以形成在半导体层105中，使得漂移区107包括垂直部分107a，该垂直部分107a的至少一部分被阱区110围绕。更详细地，可以通过在漂移区107中掺杂与漂移区107相反的导电类型的杂质来形成阱区110。
268.接下来，可以在阱区110下方的半导体层105中形成具有第二导电类型的柱区111，使得柱区111与漂移区107接触以与漂移区107形成超结。可以通过注入与阱区110相同的第二导电类型的杂质来形成柱区111。可以以任意顺序形成阱区110和柱区111。
269.然后，可以在阱区110中形成具有第一导电类型的源极区112。例如，可以通过将第一导电类型的杂质注入到阱区110中来形成源极区112。源极区112可以在阱区110中形成为基本上从半导体层105的表面至给定深度。
270.除了形成源极区112之外，可以在源极区112和漂移区107之间的半导体层105中形成沟道区110a，该沟道区110a中沿一个方向形成有反型沟道。沟道区110a可以形成在源极区112和漂移区107的垂直部分107a之间。例如，沟道区110a可以为阱区110的一部分，并且可以通过将第二导电类型的杂质注入到半导体层105中而形成。
271.在实施例的变形例中，可以将形成阱区110、柱区111、源极区112和沟道区110a的顺序或杂质掺杂顺序改变为任意顺序。
272.在上述制造方法中，可以执行杂质注入或杂质掺杂，使得当将杂质注入到半导体层105中时杂质被混合或形成外延层。然而，使用掩模图案的离子注入方法可以用于在选择区域中注入杂质。
273.可选地，可以在离子注入之后执行用于活化或扩散杂质的热处理工艺。
274.参照图21，至少一个沟槽116可以形成为从半导体层105的表面凹入到半导体层105中至给定深度。
275.例如，沟槽116可以在一个方向上跨过漂移区107延伸，并且可以形成得比阱区110浅。
276.另外，该至少一个沟槽116可以包括多个沟槽116，并且沟槽116可以同时例如在一个方向上平行地形成在半导体层105中。沟道区110a可以进一步受到沟槽116的限制。
277.例如，可以通过使用光刻形成光掩模，然后通过使用光掩模作为蚀刻保护层蚀刻半导体层105而形成沟槽116。
278.参照图22，可以在沟槽116的底部和内壁上形成栅极绝缘层118。例如，可以通过氧化半导体层105以形成氧化物或通过在半导体层105上沉积诸如氧化物或氮化物的绝缘材料来形成栅极绝缘层118。
279.接下来，可以在栅极绝缘层118上形成栅极电极层120，以掩埋沟槽116。例如，可以通过在栅极绝缘层118上形成导电层并对导电层进行构图来形成栅极电极层120。栅极电极层120可以通过在多晶硅中掺杂杂质而形成，或者可以形成为包括导电金属或金属硅化物。
280.可以通过使用光刻工艺和蚀刻工艺来执行构图工艺。光刻工艺可以包括通过使用光工艺和显影工艺来形成光致抗蚀剂图案作为掩模层的工艺，并且蚀刻工艺可以包括通过使用光致抗蚀剂图案选择性地蚀刻下层结构的工艺。
281.这样，阱区110可以被布置为比栅极电极层120更深，从而在栅极电极层120的一端围绕栅极电极层120的底表面，并且沟道区110a可以在漂移区107和源极区112之间、栅极电极层120的一侧或相对侧的半导体层105中形成。
282.接下来，可以在栅极电极层120上形成层间绝缘层130。
283.接下来，可以在层间绝缘层130上形成源极电极层140。例如，可以通过在层间绝缘层130上形成导电层(例如金属层)并对导电层进行构图来形成源极电极层140。
284.同时，图13的功率半导体器件100a
‑
2可以通过向上述功率半导体器件100
‑
2的制造方法中添加一些工艺或者改变或修改该制造方法来制造。例如，沟道区107b可以与漂移区107的一部分形成以便形成累积沟道。
285.图14至图17的功率半导体器件100b
‑
2可以通过向上述功率半导体器件100
‑
2的制造方法中添加一些工艺或者改变或修改该制造方法来制造。
286.例如，当制造功率半导体器件100b
‑
2时，源极区112的形成可以包括在栅极电极层120的至少一端的外侧形成与源极电极层140连接的源极接触区112a。在一些实施例中，源极接触区112a可以是源极区112的一部分。
287.另外，在形成沟槽116之前，可以在源极接触区112a中形成阱接触区114。例如，可以通过将浓度比阱区110高的第二导电类型的杂质注入到阱区110的一部分中来形成阱接
触区114。
288.当制造功率半导体器件100b
‑
2时，沟槽116可以布置成在一个方向上彼此成直线地间隔开。另外，阱区110、沟道区110a和源极区112可以形成在沟槽116之间的半导体层105中。
289.参照图18描述的功率半导体器件100c
‑
2的制造方法可以进一步包括：在源极区112中形成至少一个凹槽138，以穿透源极区112并凹进阱区110中；在凹槽138的底表面上形成阱接触区114以与阱区110接触，以及形成源极电极层140以与阱接触区114连接。
290.根据上述制造方法，可以通过使用应用于常规硅衬底的工艺来经济地制造使用碳化硅的半导体层105的功率半导体器件100
‑
2。
291.图24是示出根据本公开的实施例的功率半导体器件100
‑
3的示意性透视图。图25是示出沿着图24的线ii
‑
ii截取的功率半导体器件100
‑
3的平面图。参照图24。图26是示出沿着图25的线iii
‑
iii截取的功率半导体器件100
‑
3的截面图。图27是示出了沿着图25的线iv
‑
iv截取的功率半导体器件100
‑
3的截面图。
292.参照图24至图27，功率半导体器件100
‑
3可以包括半导体层105、栅极绝缘层118和至少一个栅极电极层120。例如，功率半导体器件100
‑
3可以具有功率mosfet结构。
293.半导体层105可以指一个半导体材料层或多个半导体材料层，例如，可以指一个外延层或多个外延层。另外，半导体层105可以指半导体衬底上的一个或多个外延层。
294.例如，半导体层105可以由碳化硅(sic)形成。更详细地，半导体层105可以包括碳化硅的至少一个外延层。
295.碳化硅(sic)的带隙可以比硅宽，因此即使在高温下也能比硅保持稳定性。另外，因为碳化硅的击穿电场高于硅的击穿电场，所以即使在高温下，碳化硅也可以稳定地操作。因此，与使用硅的情况相比，包括由碳化硅形成的半导体层105的功率半导体器件100
‑
3可以具有高击穿电压，并且可以在高温下提供优异的放热特性和稳定的操作特性。
296.更详细地，半导体层105可以包括漂移区107。漂移区107可以具有第一导电类型，并且可以通过将第一导电类型的杂质注入到半导体层105的一部分中来形成。例如，可以通过将第一导电类型的杂质掺杂在碳化硅的外延层中来形成漂移区107。
297.阱区110可以形成在半导体层105中以与漂移区107接触并且可以具有第二导电类型。例如，可以通过在漂移区107中掺杂与第一导电类型相反的第二导电类型的杂质来形成阱区110。
298.例如，阱区110可以形成为围绕漂移区107的至少一部分。这样，漂移区107可以包括垂直部分107a，该垂直部分107a的至少一部分被阱区110围绕。在功率半导体器件100
‑
3的操作中，垂直部分107a可以提供电荷的垂直移动路径。
299.图24中示出的阱区110为包括彼此隔开的两个区域以及在该两个区域之间插入的垂直部分107a，但是阱区110可以进行各种改变或修改。例如，垂直部分107a可以具有其侧面一次被阱区110围绕的形状。
300.场减小区111可以形成为在半导体层105的给定深度处与阱区110间隔开，并且可以具有第二导电类型。场减小区111可以通过注入第二导电类型的杂质来形成，并且场减小区111的掺杂浓度可以与阱区110的掺杂浓度相同或者可以低于阱区110的掺杂浓度。
301.源极区112可以形成在阱区110中并且可以具有第一导电类型。例如，可以通过在
阱区110中掺杂第一导电类型的杂质来形成源极区112。在源极区112中掺杂的第一导电类型的杂质的浓度可以高于在漂移区107中掺杂的浓度。
302.沟道区110a可以形成在漂移层107和源极区112之间的半导体层105中。例如，沟道区110a可以具有第二导电类型，在功率半导体器件100
‑
3的操作中，可以沿着一个方向在沟道区110a中形成反型沟道。
303.因为沟道区110a具有与源极区112和漂移区107相反的掺杂类型，所以沟道区110a可以与源极区112和漂移区107形成二极管结。因此，沟道区110a在正常情况下可能不允许电荷移动；然而，当向栅极电极层120施加工作电压时，可以在其中形成反型沟道，从而允许电荷移动。
304.在一些实施例中，沟道区110a可以是阱区110的一部分。在这种情况下，沟道区110a可以整体形成为与阱区110连续地连接。沟道区110a的第二导电类型的杂质的掺杂浓度可以与阱区110的其余部分的杂质的掺杂浓度相同或可以不同以调节阈值电压。
305.在一些实施例中，阱区110、沟道区110a和源极区112可以形成为相对于漂移区107的垂直部分107a对称。例如，阱区110、沟道区110a和源极区112可以形成在漂移区107的垂直部分107a的相对端，或者阱区110、沟道区110a和源极区112中的每一个可以包括第一部分和第二部分，其形成为相对于漂移区107的垂直部分107a对称。在阱区110、沟道区110a和源极区112的每一个中，第一部分和第二部分可以彼此分离或可以彼此连接。
306.另外，漏极区102可以形成在漂移区107下方的半导体层105中，并且可以具有第一导电类型。例如，与漂移区107相比，漏极区102可以掺杂有高浓度的杂质。
307.在一些实施例中，可以用具有第一导电类型的碳化硅衬底来实现漏极区102。在这种情况下，漏极区102可以被理解为半导体层105的一部分，或者可以被理解为独立于半导体层105的衬底。
308.可以形成从半导体层105的表面凹入到半导体层105中至给定深度的至少一个沟槽116。沟槽116可以在半导体层105内沿一个方向延伸。一个方向可以指沟槽116的长度方向，而不是沟槽116的深度方向，并且可以指图25的线iii
‑
iii的方向。
309.栅极绝缘层118可以形成在沟槽116的至少内壁上。例如，栅极绝缘层118可以形成在沟槽116的内表面上以及在沟槽116外侧的半导体层105上。栅极绝缘层118的厚度可以是均匀的，或者形成在沟槽116的底表面上的栅极绝缘层118的一部分可以比形成在沟槽116的侧壁上的栅极绝缘层118的一部分厚，使得电场在沟槽116的底部减小。
310.例如，栅极绝缘层118可以包括诸如氧化硅、碳化硅、氮化硅、氧化铪、氧化锆或氧化铝的绝缘材料，或者可以包括其堆叠结构。
311.至少一个栅极电极层120可以形成在栅极绝缘层118上以掩埋沟槽116。例如，栅极电极层120可以包括适当的导电材料，诸如多晶硅、金属、金属氮化物、或金属硅化物，或可包括其堆叠结构。
312.漂移区107可以形成在栅极电极层120的一侧上的半导体层105中。例如，漂移区107的垂直部分107a可以在栅极电极层120的一侧的半导体层105中垂直延伸。可以在漂移区107的垂直部分107a与源极区112之间、栅极电极层120的一侧的半导体层105中形成沟道区110a。因此，该栅极电极层120的一侧的半导体层105可以包括其中源极区112、沟道区110a和漂移区107的垂直部分107a沿一个方向连接的结构。
313.在一些实施例中，漂移区107可以形成在栅极电极层120的相对侧上的半导体层105中。例如，漂移区107可以包括在栅极电极层120的相对侧的半导体层105中垂直延伸的垂直部分107a。沟道区110a可以形成在漂移区107的垂直部分107a与源极区112之间、栅极电极层120的相对侧的半导体层105中。
314.沟道区110a的上述结构可以被称为“横向沟道结构”，因为沟道区110a沿着栅极电极层120的侧壁形成。
315.阱区110可以形成为比栅极电极层120深，从而在栅极电极层120的一端部处围绕栅极电极层120的底表面。另外，阱区110可以形成为比栅极电极层120深，从而在栅极电极层120的相对端部处围绕栅极电极层120的底表面。这样，源极区112周围的栅极电极层120的相对端部可以被阱区110围绕。
316.场减小区111可以形成为在栅极电极层120的底表面下方的半导体层105中与阱区110隔开。更详细地，场减小区111可以形成为在栅极电极层120的底表面下方与栅极绝缘层118接触、并形成为围绕沟槽116的底表面或栅极电极层120。场减小区111可以具有其中外部电源没有直接应用的浮置结构。
317.根据该浮置结构，阱区110可以在其相对端部处围绕栅极电极层120的底表面，并且场减小区111可以在栅极电极层120的中央部围绕该底表面。因此，阱区110的结构和场减小区111的布置可以进一步减轻电场在沟槽116的底表面上的集中，即在栅极电极层120的下部处的集中。
318.这样，覆盖功率半导体器件100
‑
3的栅极绝缘层118的电场余量可以增加，因此，可以提高功率半导体器件100
‑
3的操作可靠性。另外，可以通过减小沟槽116的底表面的电场并减小覆盖栅极绝缘层118的电场来减小漂移区107的垂直部分107a的结电阻。
319.在一些实施例中，栅极绝缘层118和栅极电极层120可以形成在沟槽116中，此外，可以形成为进一步延伸到沟槽116的外部。
320.在一些实施例中，可以在半导体层105中提供一个沟槽116或多个沟槽116。可以在不限制实施例范围的情况下适当地选择沟槽116的数量。
321.例如，多个沟槽116可以沿一个方向平行地形成在半导体层105中。当沟槽116在一个方向上延伸并且在垂直于该一个方向的方向上彼此间隔开时，沟槽116可以平行地布置。
322.在这种情况下，可以在栅极绝缘层118上形成多个栅极电极层120，以填充沟槽116的内部。这样，可以在半导体层105中以沟槽型形成栅极电极层120，并且可以布置成与沟槽116一样在一个方向上平行地延伸。
323.此外，场减小区111可以分别设置为在沟槽116的底表面下方或在栅极电极层120的底表面下方与栅极绝缘层118接触。在这种情况下，场减小区111可以共同指代多个岛区域。
324.另外，阱区110和源极区112中的每一个可以跨栅极电极层120延伸。漂移区107的垂直部分107a可以布置在栅极电极层120之间的半导体层105中。可以在每个栅极电极层120的一侧或相对侧上的源极区112和漂移区107的垂直部分107a之间的半导体层105中形成沟道区110a。
325.层间绝缘层130可以形成在栅极电极层120上。例如，层间绝缘层130可以包括诸如氧化物或氮化物的适当的绝缘材料，或者可以包括其堆叠结构。
326.源极电极层140可以形成在层间绝缘层130上并且可以与源极区112连接。例如，源极电极层140可以由适当的导电材料、金属等形成。
327.在上述的功率半导体器件100
‑
3中，第一导电类型和第二导电类型可以彼此相反，并且第一导电类型和第二导电类型中的每一个可以是n型和p型中的一个。例如，当第一导电类型是n型时，第二导电类型是p型，反之亦然。
328.更详细地，当功率半导体器件100
‑
3是n型mosfet时，漂移区107可以是n
‑
区，源极区112和漏极区102可以是n 区，并且阱区110、场减小区111和沟道区110a可以是p
‑
区。
329.在功率半导体器件100
‑
3的操作中，电流通常可以在垂直方向上从漏极区102沿着漂移区107的垂直部分107a流动，然后可以沿着栅极电极层120的侧表面流过沟道区110a到源极区112。
330.在上述的功率半导体器件100
‑
3中，沟槽116中的栅极电极层120可以以条纹型或线型平行地密集布置，并且沟道区110a可以设置在栅极电极层120的侧表面上。因此，沟道密度可以增加。
331.图28和图29是示出根据本公开的另一实施例的功率半导体器件100a
‑
3的截面图。可以通过修改图24至图27中的功率半导体器件100
‑
3的部分配置来实现功率半导体器件100a
‑
3，因此，附加描述将省略以避免重复。
332.参照图28和29，场减小区111a可以设置在栅极电极层120的底表面下方，即，可以形成为在栅极电极层120的底表面下方与栅极绝缘层118间隔开。另外，场减小区111a可以以岛状结构或浮置结构布置，以被栅极电极层120下方的漂移区107围绕。
333.当提供多个沟槽116时，场减小区111a可以以浮置结构或岛状结构分别设置在沟槽116的底表面下方或栅极电极层120的底表面下方。
334.即使在浮置结构或岛状结构中，场减小区111a也可以设置在沟槽116的底表面下方，从而减轻了沟槽116的底表面的栅极绝缘层118上的电场集中。
335.图30是示出根据本公开的另一实施例的功率半导体器件100b
‑
3的截面图。功率半导体器件100b
‑
3可以通过使用或部分修改图24至图29中的功率半导体器件100
‑
3或100a
‑
3来实现。因此，附加描述将省略以避免重复。
336.参照图30，在功率半导体器件100b
‑
3中，沟道区107b可以形成在漂移区107和源极区112之间的半导体层105中。例如，沟道区107b可以具有第一导电类型。在功率半导体器件100b
‑
3的操作中，可以在沟道区107b中形成累积沟道。
337.例如，沟道区107b可以形成在源极区112和漂移区107的垂直部分107a之间的半导体层105中。沟道区107b可以具有与源极区112和漂移区107相同的掺杂类型。
338.在这种情况下，源极区112、沟道区107b和漂移区107可以正常地电连接。然而，在碳化硅的半导体层105的结构中，由于栅极绝缘层118中形成碳簇而产生的负电荷的影响，在沟道区107b的能带向上弯曲的同时形成势垒。如此，可以形成仅当向栅极电极层120施加工作电压时才允许电荷或电流在沟道区107b中流动的累积沟道。
339.因此，为在沟道区107b中形成累积沟道而施加到栅极电极层120的阈值电压可以大大低于为形成图24至图28中的沟道区110a的反型沟道而施加到栅极电极层120的阈值电压。
340.在一些实施例中，沟道区107b可以是漂移区107的一部分。更详细地，沟道区107b
可以是漂移区107的垂直部分107a的一部分。例如，沟道区107b可以与漂移区107整体形成。在这种情况下，漂移区107可以通过沟道区107b与源极区112连接。即，漂移区107和源极区112可以在沟道区(107b)部分彼此接触。
341.沟道区107b的第一导电类型的杂质的掺杂浓度与漂移区107的其余部分的掺杂浓度可以相同或可以不同以调节阈值电压。
342.作为实施例的修改示例，阱区110可以形成为朝向漂移区107的垂直部分107a突出得比源极区112的一部分更远，并且沟道区107b可以形成在阱区110的突出部分上的半导体层105中。
343.另外，阱区110还可包括在突出部分的端部朝着栅极电极层120延伸的抽头部分。沟道区107b可以以弯曲的形状形成在阱区110的突出部分和抽头部分上。
344.另外，漂移区107的垂直部分107a可以进一步延伸到源极区112的下部与阱区110之间。在这种情况下，沟道区107b可以形成为进一步延伸到源极区112的下部与阱区110之间。
345.以上结构可以允许在栅极电极层120和阱区110之间更限制沟道区107b。
346.功率半导体器件100b
‑
3可以包括图24至图28中的功率半导体器件100
‑
3和100a
‑
3的优点，另外，可以使得阈值电压较低。
347.图31是示出根据本公开的另一实施例的功率半导体器件100c
‑
3的示意性透视图。图32是示出沿图31的线ix
‑
ix截取的功率半导体器件100c
‑
3的平面图。图33是示出了沿图32的线x
‑
x截取的功率半导体器件100c
‑
3的截面图。
348.根据实施例的功率半导体器件100c
‑
3可以通过使用或部分修改图24至图27中的功率半导体器件100
‑
3来实现。因此，附加描述将省略以避免重复。
349.参照图31至图33，在功率半导体器件100c
‑
3中，源极区112可以包括在栅极电极层120的至少一端的外侧的源极接触区112a。例如，作为源极区112的一部分的源极接触区112a可以指的是与源极电极层140连接的部分。
350.阱接触区114可以形成在源极接触区112a中。例如，阱接触区114可以从阱区110延伸以穿透源极区112，并且可以具有第二导电类型。可以在源极接触区112a中形成一个阱接触区114或多个阱接触区114。
351.例如，阱接触区114可以掺杂有浓度比阱区110更高的第二导电类型杂质，以减小与源极电极层140连接时的接触电阻。
352.源极电极层140可以与源极接触区112a和阱接触区114共同连接。
353.源极接触区112a和阱接触区114可以形成在漂移区107的垂直部分107a的一侧的源极区112中。在实施例的修改示例中，当源极区112和阱区110中的每个被划分为多个区域时，源极接触区112a和阱接触区114中的每个可以形成在每个对应的区域中。
354.在一些实施例中，多个沟槽116可以被布置为沿着一个方向彼此成直线地间隔开。这样，栅极电极层120也可以布置成沿着沟槽116在该一个方向上彼此成直线地间隔开。在这种情况下，阱区110、源极区112、源极接触区112a、阱接触区114可以形成在布置为沿该一个方向彼此成直线地间隔开的沟槽116之间的半导体层105中。
355.例如，功率半导体器件100c
‑
3可以通过沿着一个方向布置多个图24至图27中的功率半导体器件100
‑
3的结构、并通过在其间布置阱区110、源极区112、源极接触区112a和阱
接触区114来形成。
356.例如，当功率半导体器件100
‑
3是n型mosfet时，源极接触区112a可以是n 区，并且阱接触区114可以是p 区。
357.根据功率半导体器件100c
‑
3，可以将源极接触区112a和阱接触区114设置在栅极电极层120的外部，而非栅极电极层120之间，从而栅极电极层120可能会排列得更密集。这样，功率半导体器件100a
‑
3的沟道密度可以显著增加。
358.同时，功率半导体器件100c
‑
3的结构可以应用于图28和图29中的功率半导体器件100a
‑
3以及图30中的功率半导体器件100b
‑
3。即，功率半导体器件100a
‑
3或功率半导体器件100b
‑
3可以以多个布置成一直线，并且在其间可以设置阱区110、源极区112、源极接触区112a和阱接触区114。
359.图34是示出根据本公开的另一实施例的功率半导体器件100d
‑
3的截面图。可以通过修改图31至图33中的功率半导体器件100c
‑
3的部分配置来实现功率半导体器件100d
‑
3。因此，附加描述将省略以避免重复。
360.参照图34，功率半导体器件100d
‑
3可以包括在源极区112的源极接触区112a中的至少一个凹槽138，该凹槽138形成为穿透源极区112并且凹入阱区110中。阱接触区114a可以形成为在凹槽138的至少底表面上以与阱区110接触。
361.可以形成源极电极层140a以填充凹槽138，并且可以与阱接触区114a、阱区110和/或源极区112连接。上述结构可以加宽源极电极层140a和阱区110之间的接触面积以及源极电极层140a和源极区112之间的接触面积，使得它们之间的接触电阻减小。
362.在一些实施例中，阱接触区114a可以形成在由凹槽138暴露的阱区110的整个表面上。因此，阱接触区114a可以形成在从凹槽138的底表面和侧壁暴露的阱区110上。阱接触区114a的上述结构可以允许源极电极层140a和阱区110之间的接触电阻进一步减小。
363.同时，场减小区111可以被设置为与栅极绝缘层118接触，但是可以被修改为向下与栅极绝缘层118间隔开。
364.图35至图37是示出根据本公开的实施例的制造功率半导体器件100
‑
3的方法的示意性透视图。
365.参照图35，可以在碳化硅(sic)的半导体层105中形成具有第一导电类型的漂移区107。例如，漂移区107可以形成在具有第一导电类型的漏极区102上。在一些实施例中，可以用第一导电类型的衬底来实现漏极区102，并且可以在衬底上以一个或多个外延层来形成漂移区107。
366.接下来，可以在半导体层105中形成具有第二导电类型的阱区110，以使其与漂移区107接触。例如，可以通过在半导体层105中注入具有第二导电类型的杂质来执行阱区110的形成。阱区110可以基本上形成为从半导体层105的表面至给定深度。
367.例如，阱区110可以形成在半导体层105中，使得漂移区107包括垂直部分107a，该垂直部分107a的至少一部分被阱区110围绕。更详细地，可以通过在漂移区107中掺杂与漂移区107的导电类型相反的导电类型的杂质来形成阱区110。
368.在形成阱区110之前或之后，可以在半导体层105的给定深度处形成具有第二导电类型的场减小区111，以便该场减小区111与阱区110间隔开。例如，可以通过将第二导电类型的杂质注入到半导体层105中来形成场减小区111。
369.然后，可以在阱区110中形成具有第一导电类型的源极区112。例如，可以通过将第一导电类型的杂质注入到阱区110中来形成源极区112。源极区112可以在阱区110中形成为基本上从半导体层105的表面至给定深度。
370.除了源极区112的形成之外，可以在源极区112和漂移区107之间的半导体层105中形成沿一个方向形成有反型沟道的沟道区110a。沟道区110a沟道区110a可以形成在源极区112和漂移区107的垂直部分107a之间。例如，沟道区110a可以为阱区110的一部分，并且可以通过将第二导电类型的杂质注入到半导体层105中而形成。
371.在实施例的修改示例中，可以任意地改变阱区110、源极区112、沟道区110a和场减小区111掺杂杂质的顺序。
372.在以上制造方法中，可以执行杂质注入或杂质掺杂，使得当将杂质注入到半导体层105中时杂质被混合或形成外延层。然而，使用掩模图案的离子注入方法可以用于在选择区域中注入杂质。
373.可选地，可以在离子注入之后执行用于活化或扩散杂质的热处理工艺。
374.参照图36，可以形成至少一个沟槽116，以从半导体层105的表面凹进半导体层105中至给定深度。
375.例如，沟槽116可以在一个方向上跨过漂移区107延伸，并且可以形成得比阱区110浅。
376.另外，该至少一个沟槽116可以包括多个沟槽116，并且例如，沟槽116可以同时在一个方向上平行地形成在半导体层105中。沟道区110a可以进一步受到沟槽116的限制。
377.例如，沟槽116可以通过以下方式形成：通过使用光刻形成光掩模，然后通过使用光掩模作为蚀刻保护层来蚀刻半导体层105。
378.参照图37，可以在沟槽116的底部和内壁上形成栅极绝缘层118。例如，可以通过氧化半导体层105以形成氧化物或者通过在半导体层105上沉积诸如氧化物或氮化物的绝缘材料来形成栅极绝缘层118。
379.接下来，可以在栅极绝缘层118上形成栅极电极层120以掩埋沟槽116。例如，可以通过在栅极绝缘层118上形成导电层并对导电层进行构图来形成栅极电极层120。栅极电极层120可以通过在多晶硅中掺杂杂质而形成，或者可以形成为包括导电金属或金属硅化物。
380.可以通过使用光刻工艺和蚀刻工艺来执行图案化工艺。光刻工艺可以包括通过使用光工艺和显影工艺来形成光致抗蚀剂图案以作为掩模层的工艺，并且蚀刻工艺可以包括通过使用光致抗蚀剂图案选择性地蚀刻下层结构的工艺。
381.这样，阱区110可以被布置为比栅极电极层120更深，从而在栅极电极层120的一端围绕栅极电极层120的底表面，并且沟道区110a可以在漂移区107和源极区112之间、栅极电极层120的一侧或相对侧的半导体层105中形成。并且，场减小区111可以设置为与栅极电极层120的底表面下方的栅极绝缘层118接触。
382.接下来，可以在栅极电极层120上形成层间绝缘层130。
383.接下来，可以在层间绝缘层130上形成源极电极层140。例如，可以通过在层间绝缘层130形成导电层(例如金属层)并对导电层进行构图来形成源极电极层140。
384.同时，图30中的功率半导体器件100b
‑
3可以通过向上述功率半导体器件100
‑
3的制造方法中添加一些工艺或者改变或修改该制造方法来制造。例如，沟道区107b可以与漂
的操作中，该垂直部分107a可以提供电荷的垂直移动路径。
399.在图38中示出的阱区110为包括彼此间隔开的两个区域、以及在该两个区域之间插入的竖直部分107a，但是阱区110可以进行各种改变或修改。例如，垂直部分107a可以具有其侧面一次被阱区110围绕的形状。
400.源极区112可以形成在阱区110中并且可以具有第一导电类型。例如，可以通过在阱区110中掺杂第一导电类型的杂质来形成源极区112。在源极区112中掺杂的第一导电类型的杂质的浓度可以高于在漂移区107中掺杂的浓度。
401.沟道区110a可以形成在漂移区107和源极区112之间的半导体层105中。例如，沟道区110a可以具有第二导电类型，并且在功率半导体器件100
‑
4的操作中，可以沿着一个方向在沟道区110a中形成反型沟道。
402.因为沟道区110a具有与源极区112和漂移区107相反的掺杂类型，所以沟道区110a可以与源极区112和漂移区107形成二极管结。因此，沟道区110a在正常情况下可能不允许电荷移动；然而，当向栅极电极层120施加工作电压时，可以在其中形成反型沟道，从而允许电荷移动。
403.在一些实施例中，沟道区110a可以是阱区110的一部分。在这种情况下，沟道区110a可以整体形成以与阱区110连续地连接。沟道区110a的第二导电类型的杂质的掺杂浓度与阱区110的其余部分的掺杂浓度可以相同或可以与其不同以用于阈值电压的调节。
404.在一些实施例中，阱区110、沟道区110a和源极区112可以相对于漂移区107的垂直部分107a对称形成。例如，阱区110、沟道区110a和源极区112可以形成在漂移区107的垂直部分107a的相对端，或者阱区110、沟道区110a和源极区112中的每一个可以包括形成为相对于漂移区107的垂直部分107a对称的第一部分和第二部分。在阱区110、沟道区110a和源极区112的每一个中，第一部分和第二部分可以彼此分离或可以彼此连接。
405.另外，可以在漂移区107下方的半导体层105中形成漏极区102，并且漏极区102可以具有第一导电类型。例如，与漂移区107相比，漏极区102可以掺杂有高浓度的杂质。
406.在一些实施例中，可以用具有第一导电类型的碳化硅的衬底来实现漏极区102。在这种情况下，漏极区102可以被理解为半导体层105的一部分，或者可以被理解为独立于半导体层105的衬底。
407.可以形成从半导体层105的表面凹入到半导体层105中至给定深度的至少一个沟槽116。沟槽116可以在半导体层105内沿一个方向延伸。一个方向可以指沟槽116的长度方向，而不是沟槽116的深度方向，并且可以指图39的线iii
‑
iii或线iv
‑
iv的方向。
408.栅极绝缘层118可以至少形成在沟槽116的内壁上。例如，栅极绝缘层118可以形成在沟槽116的内表面上、以及沟槽116外侧的半导体层105上。栅极绝缘层118的厚度可以是均匀的，或者形成在沟槽116的底表面上的栅极绝缘层118的一部分可以比形成在沟槽116的侧壁上的栅极绝缘层118的一部分厚，使得电场在沟槽116的底部减小。
409.例如，栅极绝缘层118可以包括诸如氧化硅、碳化硅、氮化硅、氧化铪、氧化锆或氧化铝的绝缘材料，或者可以包括其堆叠结构。
410.至少一个栅极电极层120可以形成在栅极绝缘层118上以便掩埋沟槽116。例如，栅极电极层120可以包括适当的导电材料，诸如多晶硅、金属、金属氮化物、或金属硅化物，或可包括其堆叠结构。
411.漂移区107可以形成在栅极电极层120的一侧上的半导体层105中。例如，漂移区107的垂直部分107a可以在栅极电极层120的一侧的半导体层105中垂直延伸。可以在漂移区107的垂直部分107a与源极区112之间、栅极电极层120的一侧的半导体层105中形成沟道区110a。因此，栅极电极层120的一侧的半导体层105可以包括其中源极区112、沟道区110a和漂移区107的垂直部分107a沿一个方向连接的结构。
412.在一些实施例中，漂移区107可以形成在栅极电极层120的相对侧上的半导体层105中。例如，漂移区107可以包括在栅极电极层120的相对侧的半导体层105中垂直延伸的垂直部分107a。沟道区110a可以形成在漂移区107的垂直部分107a和源极区112之间、栅极电极层120的相对侧的半导体层105中。
413.沟道区110a的上述结构可以被称为“横向沟道结构”，因为沟道区110a沿着栅极电极层120的侧壁形成。
414.阱区110可以形成为比栅极电极层120深，从而在栅极电极层120的一端围绕栅极电极层120的底表面。另外，阱区110可以形成为比栅极电极层120深，从而在栅极电极层120的相对端围绕栅极电极层120的底表面。这样，源极区112周围的栅极电极层120的相对端部可以被阱区110围绕。
415.该阱(110)结构可以进一步减轻在沟槽116的底表面上(即栅极电极层120下部)的电场集中。此外，可以在阱区110下方设置深阱区111，从而更多地减小覆盖栅极绝缘层118的电场以及沟槽116的底表面的电场。这样，覆盖功率半导体器件100
‑
4的栅极绝缘层118的电场的余量可以增加，因此，可以提高功率半导体器件100
‑
4的操作的可靠性。另外，可以通过减小沟槽116的底表面的电场并减小覆盖栅极绝缘层118的电场来减小漂移区107的垂直部分107a的结电阻。
416.在一些实施例中，栅极绝缘层118和栅极电极层120可以形成在沟槽116中，此外，可以形成为进一步延伸到沟槽116的外侧。
417.在一些实施例中，可以在半导体层105中提供一个沟槽116或多个沟槽116。可以在不限制实施例范围的情况下适当地选择沟槽116的数量。
418.例如，多个沟槽116可以沿一个方向平行地形成在半导体层105中。当沟槽116在一个方向上延伸并且在垂直于该一个方向的方向上彼此间隔开时，沟槽116可以平行地布置。
419.在这种情况下，可以在栅极绝缘层118上形成多个栅极电极层120，以填充沟槽116的内部。这样，可以在半导体层105中形成沟槽型的栅极电极层120，并且可以布置成与沟槽116一样在该一个方向上平行地延伸。
420.另外，阱区110和源极区112中的每一个可以跨栅极电极层120延伸。漂移区107的垂直部分107a可以布置在栅极电极层120之间的半导体层105中。可以在每个栅极电极层120的一侧或相对侧上的源极区112和漂移区107的垂直部分107a之间的半导体层105中形成沟道区110a。
421.在一些实施例中，阱区110可以在半导体层105中形成为比栅极电极层120更深，从而与漂移区107的垂直部分107a接触并在栅极电极层120的相对端围绕栅极电极层120的底表面。
422.层间绝缘层130可以形成在栅极电极层120上。例如，层间绝缘层130可以包括诸如氧化物或氮化物的适当的绝缘材料，或者可以包括其堆叠结构。
423.源极电极层140可以形成在层间绝缘层130上并且可以与源极区112连接。例如，源极电极层140可以由适当的导电材料、金属等形成。
424.另外，源极电极层140可以与漂移区107的一部分接触以形成肖特基势垒二极管(schottky barrier diode)sbd。肖特基势垒二极管sbd可以指通过半导体与金属的结而使用肖特基势垒的二极管。
425.除了肖特基势垒二极管sbd之外，寄生体二极管可以形成在功率半导体器件100
‑
4中。例如，可以在阱区110和漂移区107之间形成体二极管。体二极管可以是当不同类型的半导体材料结合在一起时形成的pn二极管。
426.从图48可以理解，与pn二极管相比，肖特基势垒二极管sbd具有低的正向电压vf和快速的开关特性。
427.在功率半导体器件100
‑
4的操作中，肖特基势垒二极管(sbd)可以与体二极管一起减小开关损耗。例如，肖特基势垒二极管sbd和体二极管可以在功率半导体器件100
‑
4的操作中用作续流二极管。
428.在一些实施例中，源极区112可以包括在栅极电极层120的至少一端的外侧的源极接触区112a。例如，源极接触区112a可以指与源极电极层140连接的半导体层105的区域。
429.例如，源极接触区112a可以包括在栅极电极层120的至少一端的外侧的源极区112的一部分、阱区110的一部分以及从阱区110暴露的漂移区107的突出部分107c。
430.阱接触区114可以形成在源极接触区112a中的阱区110的一部分上，并且可以具有第二导电类型。例如，可以在源极接触区112a中形成一个阱接触区114或多个阱接触区114。另外，阱接触区114可以掺杂有浓度比阱区110高的第二导电类型杂质，以减小与源极电极层140连接时的接触电阻。
431.源极电极层140可以与源极接触区112a连接，因此可以与源极区112、阱接触区114和漂移区107的突出部分107c共同连接。
432.在一些实施例中，多个沟槽116可以被布置为沿着一个方向彼此成直线地间隔开。这样，栅极电极层120也可以布置成沿着沟槽116在该一个方向上彼此成直线地间隔开。在这种情况下，阱区110、源极区112、源极接触区112a、肖特基势垒二极管sbd和阱接触区114可以形成在布置成沿该一个方向彼此成直线地间隔开的沟槽116之间的半导体层105中。
433.在上述的功率半导体器件100
‑
4中，第一导电类型和第二导电类型可以彼此相反，并且第一导电类型和第二导电类型中的每一个可以是n型和p型中的一个。例如，当第一导电类型是n型时，第二导电类型是p型，反之亦然。
434.更详细地，当功率半导体器件100
‑
4是n型mosfet时，漂移区107可以是n
‑
区，源极区112和漏极区102可以是n 区，阱区110和沟道区110a可以是p
‑
区，并且阱接触区114可以是p 区。
435.在功率半导体器件100
‑
4的操作中，电流通常可以从漏极区102沿着漂移区107的垂直部分107a在垂直方向上流动，然后可以沿着栅极电极层120的侧表面流过沟道区110a到源极区112。
436.在上述的功率半导体器件100
‑
4中，沟槽116中的栅极电极层120可以以条纹型或线型平行地密集布置，并且沟道区110a可以设置在栅极电极层120的侧表面上。因此，沟道密度可以增加。
437.根据功率半导体器件100
‑
4，可以将源极接触区112a和阱接触区114布置在栅极电极层120的外侧，而非栅极电极层120之间，从而栅极电极层120可以排列得更密集。这样，功率半导体器件100
‑
4的沟道密度可以显著增加。
438.图42和图43是示出根据本公开的另一实施例的功率半导体器件100a
‑
4的截面图。根据实施例的功率半导体器件100a
‑
4可以通过修改图38至图41中的功率半导体器件100
‑
4的部分配置来实现。因此，附加描述将省略以避免重复。
439.参照图42和图43，功率半导体器件100a
‑
4可以包括至少一个凹槽138，该凹槽138通过蚀刻漂移区107的一部分(例如，突出部分107c)、源极区112的一部分、以及阱区110的一部分而形成。例如，可以通过蚀刻图38至图41的功率半导体器件100
‑
4中的源极接触区112a来形成凹槽138。
440.阱接触区114a可以形成在从凹槽138暴露的阱区110的一部分上。例如，阱接触区114a可以形成在阱区110的对应于凹槽138的底表面的一部分上。阱接触区114a可以具有第二导电类型，并且可以比阱接触区114更重地掺杂。
441.可以形成源极电极层140a以填充凹槽138，并且可以共同接触阱接触区114a、漂移区107的突出部分107c以及凹槽138内的源极区112。漂移区107的突出部分107c与源极电极层140的接触可以形成肖特基势垒二极管sbd。
442.以上结构可以加宽源极电极层140a与源极区112和阱接触区114a接触的面积，使得它们之间的接触电阻减小。
443.在一些实施例中，阱接触区114a可以形成在由凹槽138暴露的阱区110的整个表面上。因此，阱接触区114a可以形成在从凹槽138的底表面和侧壁暴露的阱区110上。阱接触区114a的上述结构可以允许源极电极层140a和阱区110之间的接触电阻进一步减小。
444.图44是示出根据本公开的另一实施例的功率半导体器件100b
‑
4的示意性截面图。根据实施例的功率半导体器件100b
‑
4可以通过修改图38至图41中的功率半导体器件100
‑
4的部分配置来实现。因此，附加描述将省略以避免重复。
445.参照图44，取代图38至图41中的功率半导体器件100
‑
4的沟道区110a，功率半导体器件100b
‑
4可以包括形成累积沟道的沟道区107b。
446.在功率半导体器件100b
‑
4中，沟道区107b可以形成在漂移区107和源极区112之间的半导体层105中。例如，沟道区107b可以具有第一导电类型，并且在功率半导体器件100b
‑
4的操作中，可以在沟道区107b中形成累积沟道。
447.例如，沟道区107b可以形成在源极区112和漂移区107的垂直部分107a之间的半导体层105中。沟道区107b可以具有与源极区112和漂移区107相同的掺杂类型。
448.在这种情况下，源极区112、沟道区107b和漂移区107可以正常地电连接。然而，在碳化硅的半导体层105的结构中，由于栅极绝缘层118中形成碳簇而产生的负电荷的影响，在沟道区107b的能带向上弯曲的同时形成势垒。如此，可以形成仅当向栅极电极层120施加工作电压时才允许电荷或电流在沟道区107b中流动的累积沟道。
449.因此，为在沟道区107b中形成累积沟道而施加到栅极电极层120的阈值电压可以大大低于为形成图38至图41中的沟道区110a的反型沟道而施加到栅极电极层120的阈值电压。
450.在一些实施例中，沟道区107b可以是漂移区107的一部分。更详细地，沟道区107b
可以是漂移区107的垂直部分107a的一部分。例如，沟道区107b可以与漂移区107整体形成。在这种情况下，漂移区107可以通过沟道区107b与源极区112连接。即，在沟道区107b部分，漂移区107和源极区112可以彼此接触。
451.沟道区107b的第一导电类型的杂质的掺杂浓度与漂移区107的其余部分的掺杂浓度可以相同或可以与其不同以调节阈值电压。
452.作为实施例的修改示例，阱区110可以形成朝着漂移区107的垂直部分107a突出得比源极区112的一部分更远，并且沟道区107b可以形成在阱区110的突出部分上的半导体层105中。
453.另外，阱区110还可包括在突出部分的端部处朝着栅极电极层120延伸的抽头部分。沟道区107b可以以弯曲的形状形成在阱区110的突出部分和抽头部分上。
454.此外，漂移区107的垂直部分107a可以进一步延伸至源极区112的下部与阱区110之间。在这种情况下，沟道区107b可以形成为进一步延伸至源极区112的下部与阱区110之间。
455.以上结构可以允许在栅极电极层120和阱区110之间更限制沟道区107b。
456.功率半导体器件100b
‑
4可以包括图38至图41中的功率半导体器件100
‑
4的优点，此外，可以使阈值电压较低。
457.图45至图47是示出根据本公开的实施例的制造功率半导体器件100
‑
4的方法的示意性透视图。
458.参照图45，可以在碳化硅(sic)的半导体层105中形成具有第一导电类型的漂移区107。例如，漂移区107可以形成在具有第一导电类型的漏极区102上。在一些实施例中，可以用第一导电类型的衬底来实现漏极区102，并且可以在衬底上以一个或多个外延层来形成漂移区107。
459.接下来，可以在半导体层105中形成具有第二导电类型的阱区110，以使其与漂移区107接触。例如，可以通过在半导体层105上注入第二导电类型的杂质来执行阱区110的形成。
460.例如，阱区110可以形成在半导体层105中，使得漂移区107包括垂直部分107a，该垂直部分107a的至少一部分被阱区110围绕。更详细地，可以通过在漂移区107中掺杂与漂移区107的导电类型相反的导电类型的杂质来形成阱区110。
461.然后，可以在阱区110中形成具有第一导电类型的源极区112。例如，可以通过将第一导电类型的杂质注入到阱区110中来形成源极区112。
462.除了形成源极区112之外，可以在源极区112和漂移区107之间的半导体层105中形成沿一个方向形成有反型沟道的沟道区110a。沟道区110a可以形成在源极区112和漂移区107的垂直部分107a之间。例如，沟道区110a为阱区110的一部分，并且可以通过将第二导电类型的杂质注入到半导体层105中而形成。
463.另外，当形成源极区112时，包括源极区112的一部分的源极接触区112a、阱区110的一部分、以及从阱区110暴漏的漂移区107的突出部分107c可以至少形成在栅极电极层120的一端的外侧。
464.另外，可以在阱区110的一部分上形成具有第二导电类型并且比阱区110掺杂得更高的阱接触区114。例如，可以通过将浓度比阱区110高的第二导电类型杂质注入到阱区110
的一部分中来形成阱接触区114。
465.在上述步骤中，可以执行杂质注入或杂质掺杂，使得当将杂质注入到半导体层105中时杂质被混合或形成外延层。然而，使用掩模图案的离子注入方法可以用于在选择区域中注入杂质。
466.可选地，可以在离子注入之后执行用于活化或扩散杂质的热处理工艺。
467.参照图46，至少一个沟槽116可以形成为从半导体层105的表面凹入半导体层105中至给定深度。
468.例如，沟槽116可以在一个方向上跨过漂移区107延伸，并且可以形成得比阱区110浅。
469.另外，该至少一个沟槽116可以包括多个沟槽116，并且例如，沟槽116可以同时在一个方向上平行地形成在半导体层105中。沟道区110a可以进一步受到沟槽116的限制。
470.例如，可以通过使用光刻形成光掩模并随后通过使用光掩模作为蚀刻保护层来蚀刻半导体层105来形成沟槽116。
471.在一些实施例中，沟槽116可以被布置成沿着一个方向彼此成直线地间隔开。另外，阱区110、沟道区110a和源极区112可以形成在沟槽116之间的半导体层105中。
472.参照图47，可以至少在沟槽116的内壁上形成栅极绝缘层118。例如，可以通过氧化半导体层105以形成氧化物或通过在半导体层105上沉积诸如氧化物或氮化物的绝缘材料的来形成栅极绝缘层118。
473.接下来，可以在栅极绝缘层118上形成栅极电极层120以掩埋沟槽116。例如，可以通过在栅极绝缘层118上形成导电层并对导电层进行构图来形成栅极电极层120。栅极电极层120可以通过在多晶硅中掺杂杂质而形成，或者可以形成为包括导电金属或金属硅化物。
474.可以通过使用光刻工艺和蚀刻工艺来执行图案化工艺。光刻工艺可以包括通过使用光工艺和显影工艺来形成光致抗蚀剂图案作为掩模层的工艺，并且蚀刻工艺可以包括通过使用光致抗蚀剂图案选择性地蚀刻下层结构的工艺。
475.这样，阱区110可以被布置为比栅极电极层120更深，从而在栅极电极层120的一端围绕栅极电极层120的底表面，并且沟道区110a可以在漂移区107和源极区112之间、栅极电极层120的一侧或相对侧的半导体层105中形成。
476.接下来，可以在栅极电极层120上形成层间绝缘层130。
477.接下来，可以在层间绝缘层130上形成源极电极层140。例如，可以通过在层间绝缘层130上形成导电层(例如金属层)并对导电层进行构图来形成源极电极层140。
478.例如，源极电极层140可以与源极区112连接并且可以与漂移区107的一部分接触，因此，可以形成肖特基势垒二极管sbd。在一些实施例中，源极电极层140可以与源极接触区112a连接，从而与源极区112、阱接触区114和漂移区107的突出部分107c共同接触。
479.图42和图43的功率半导体器件100a
‑
4可以通过向上述功率半导体器件100
‑
4的制造方法中添加一些工艺或者改变或修改该制造方法来制造。例如，功率半导体器件100a
‑
4的制造方法还可以包括：通过蚀刻漂移区107的一部分(例如漂移区107的突出部分107a)、源极区112的一部分、阱区110的一部分来形成至少一个凹槽138；在与凹槽138的底表面相对应的阱区110的一部分上形成阱接触区114，以及通过填充凹槽138从而形成与源极区112、漂移区107的突出部分107c和阱接触区114相连接的源极电极层140。
480.同时，图44的功率半导体器件100b
‑
4可以通过向上述功率半导体器件100
‑
4的制造方法中添加一些工艺或者改变或修改该制造方法来制造。例如，沟道区107b可以与漂移区107的一部分形成以便形成累积沟道。
481.根据上述制造方法，可以通过使用应用于常规硅衬底的工艺来经济地制造使用碳化硅的半导体层105的功率半导体器件100
‑
4。
482.图49是示出根据本公开的实施例的功率半导体器件100
‑
5的示意性透视图。图50是示出沿图49的线ii
‑
ii截取的功率半导体器件100
‑
5的平面图。图51是示出沿图50的线iii
‑
iii截取的功率半导体器件100
‑
5的截面图。
483.参照图49至图51，功率半导体器件100
‑
5可以至少包括半导体层105、栅极绝缘层118和栅极电极层120。例如，功率半导体器件100
‑
5可以具有功率mosfet结构。
484.半导体层105可以指一个半导体材料层或多个半导体材料层，例如，可以指一个外延层或多个外延层。另外，半导体层105可以指半导体衬底上的一个或多个外延层。
485.例如，半导体层105可以由碳化硅(sic)形成。更详细地，半导体层105可以包括至少一个碳化硅的外延层。
486.碳化硅(sic)的带隙可以比硅宽，因此即使在高温下也比硅保持稳定性。另外，因为碳化硅的击穿电场高于硅的击穿电场，所以即使在高温下，碳化硅也可以稳定地操作。因此，与使用硅的情况相比，包括由碳化硅形成的半导体层105的功率半导体器件100
‑
5可以具有高击穿电压，并且可以在高温下提供优异的放热特性和稳定的操作特性。
487.更详细地，半导体层105可以包括漂移区107。漂移区107可以具有第一导电类型，并且可以通过将第一导电类型的杂质注入到半导体层105的一部分中来形成。例如，可以通过在碳化硅的外延层中掺杂第一导电类型的杂质来形成漂移区107。
488.阱区110可以形成在半导体层105中以与漂移区107接触并且可以具有第二导电类型。例如，可以通过在漂移区107中掺杂与第一导电类型相反的第二导电类型的杂质来形成阱区110。
489.例如，阱区110可以形成为围绕漂移区107的至少一部分。这样，漂移区107可以包括垂直部分107a，该垂直部分107a的至少一部分被阱区110围绕。在功率半导体器件100
‑
5的操作中，垂直部分107a可以提供电荷的垂直移动路径。
490.阱区110在图49中示出为包括彼此隔开的两个区域以及在该两个区域间插入的垂直部分107a，但是阱区110可以进行各种改变或修改。例如，垂直部分107a可以具有其侧面一次被阱区110围绕的形状。
491.深阱区111可以形成在阱区110下方以与阱区110和漂移区107接触。与阱区110一样，深阱区111可以具有第二导电类型。深阱区111的第二导电类型的杂质的掺杂浓度可以等于或低于阱区110的第二导电类型的杂质的掺杂浓度。
492.例如，深阱区111可以基于一个方向形成为具有比阱区110的宽度窄的宽度。一个方向可以指的是图50的线iii
‑
iii的方向。另外，深阱区111的相对端可以被布置为基于一个方向从阱区110的相对端向内偏移。
493.这样，在阱区110下方，深阱区111可以设置成在与阱区110接触的状态下从阱区110的相对端向内回退。深阱区111的下表面和侧表面可以与漂移区107接触。
494.例如，当深阱区111像阱区110一样在彼此间隔开的两个区域中形成时，两个深阱
区111之间的间隔距离可以大于两个阱区110之间的间隔距离。
495.源极区112可以形成在阱区110中并且可以具有第一导电类型。例如，可以通过在阱区110中掺杂第一导电类型的杂质来形成源极区112。在源极区112中掺杂的第一导电类型的杂质的浓度可以高于在漂移区107中掺杂的浓度。
496.沟道区110a可以形成在漂移区107和源极区112之间的半导体层105中。例如，沟道区110a可以具有第二导电类型，并且在功率半导体器件100
‑
5的操作中，可以沿着一个方向在沟道区110a中形成反型沟道。
497.因为沟道区110a具有与源极区112和漂移区107相反的掺杂类型，所以沟道区110a可以与源极区112和漂移区107形成二极管结。因此，沟道区110a在正常情况下可能不允许电荷移动；然而，当向栅极电极层120施加工作电压时，可以在其中形成反型沟道，从而允许电荷移动。
498.在一些实施例中，沟道区110a可以是阱区110的一部分。在这种情况下，沟道区110a可以整体形成为与阱区110连续地连接。沟道区110a的第二导电类型的杂质的掺杂浓度与阱区110的其余部分的杂质的掺杂浓度可以相同或可以与其不同以调节阈值电压。
499.在一些实施例中，阱区110、深阱区111、沟道区110a和源极区112可以形成为相对于漂移区107的垂直部分107a对称。例如，阱区110、深阱区111、沟道区110a和源极区112可以形成在漂移区107的垂直部分107a的相对端上，或者阱区110、深阱区111、沟道区110a和源极区112中的每一个可以包括形成为相对于漂移区107的垂直部分107a对称的第一部分和第二部分。在阱区110、深阱区111、沟道区110a和源极区112的每一个中，第一部分和第二部分可以彼此分离或者可以彼此连接。
500.另外，漏极区102可以形成在漂移区107下方的半导体层105中，并且可以具有第一导电类型。例如，与漂移区107相比，漏极区102可以掺杂有高浓度的杂质。
501.在一些实施例中，可以用具有第一导电类型的碳化硅衬底来实现漏极区102。在这种情况下，漏极区102可以被理解为半导体层105的一部分，或者可以被理解为独立于半导体层105的衬底。
502.可以形成从半导体层105的表面凹进半导体层105内至给定深度的至少一个沟槽116。沟槽116可以在半导体层105内沿一个方向延伸。一个方向可以指沟槽116的长度方向，而不是沟槽116的深度方向，并且可以指图50的线iii
‑
iii的方向。
503.栅极绝缘层118可以至少形成在沟槽116的内壁上。例如，栅极绝缘层118可以形成在沟槽116的内表面上以及沟槽外侧的半导体层105上。栅极绝缘层118的厚度可以是均匀的，或者形成在沟槽116的底表面上的栅极绝缘层118的一部分可以比形成在沟槽116的侧壁上的栅极绝缘层118的一部分厚，使得电场在沟槽116的底部减小。
504.例如，栅极绝缘层118可以包括诸如氧化硅、碳化硅、氮化硅、氧化ha(hafnium oxide)、氧化锆或氧化铝的绝缘材料，或者可以包括其堆叠结构。
505.至少一个栅极电极层120可以形成在栅极绝缘层118上以掩埋沟槽116。例如，栅极电极层120可以包括适当的导电材料，诸如多晶硅、金属、金属氮化物、或金属硅化物，或可包括其堆叠结构。
506.漂移区107可以形成在栅极电极层120的一侧上的半导体层105中。例如，漂移区107的垂直部分107a可以在栅电极层120的一侧的半导体层105中垂直延伸。可以在漂移区
107的垂直部分107a与源极区112之间、栅极电极层120的一侧的半导体层105中形成沟道区110a。因此，栅极电极层120的一侧的半导体层105中可以包括其中源极区112、沟道区110a和漂移区107的垂直部分107a沿一个方向连接的结构。
507.在一些实施例中，漂移区107可以形成在栅极电极层120的相对侧上的半导体层105中。例如，漂移区107可以包括在栅极电极层120的相对侧的半导体层105中垂直延伸的垂直部分107a。沟道区110a可以形成在漂移区107的垂直部分107a和源极区112之间、栅极电极层120的相对侧的半导体层105中。
508.沟道区110a的上述结构可以被称为“横向沟道结构”，因为沟道区110a沿着栅极电极层120的侧壁形成。
509.阱区110可以形成为比栅极电极层120深，从而在栅极电极层120的一端围绕栅极电极层120的底表面。另外，阱区110可以形成为比栅极电极层120深，从而在栅极电极层120的相对端围绕栅极电极层120的底表面。这样，源极区112周围的栅极电极层120的相对端可以被阱区110围绕。
510.该阱(110)结构可以进一步减轻沟槽116的底表面上(即栅极电极层120下部)的电场集中。此外，可以在阱区110的下方设置深阱区111，从而更多地减小覆盖栅极绝缘层118的电场以及沟槽116的底表面的电场。这样，覆盖功率半导体器件100
‑
5的栅极绝缘层118的电场的余量可以增加，因此，可以提高功率半导体器件100
‑
5的操作的可靠性。另外，可以通过减小沟槽116的底表面的电场并减小覆盖栅极绝缘层118的电场来减小漂移区107的垂直部分107a的结电阻。
511.在一些实施例中，栅极绝缘层118和栅极电极层120可以形成在沟槽116中，此外，可以形成为进一步延伸到沟槽116的外侧。
512.在一些实施例中，可以在半导体层105中提供一个沟槽116或多个沟槽116。可以在不限制实施例的范围的情况下适当地选择沟槽116的数量。
513.例如，多个沟槽116可以沿一个方向平行地形成在半导体层105中。当沟槽116在一个方向上延伸并且在垂直于该一个方向的方向上彼此间隔开时，沟槽116可以平行地布置。
514.在这种情况下，可以在栅极绝缘层118上形成多个栅极电极层120，以填充沟槽116的内部。这样，可以在半导体层105中形成沟槽型的栅极电极层120，并且可以布置成与沟槽116一样在该一个方向上平行地延伸。
515.另外，阱区110和源极区112的每一个可以跨栅极电极层120延伸。漂移区107的垂直部分107a可以布置在栅极电极层120之间的半导体层105中。可以在每个栅极电极层120的一侧或相对侧上的源极区112和漂移区107的垂直部分107a之间的半导体层105中形成沟道区110a。
516.在一些实施例中，阱区110可以在半导体层105中形成为比栅极电极层120更深，从而与漂移区107的垂直部分107a接触并在栅极电极层120的相对端围绕栅极电极层120的底表面。
517.层间绝缘层130可以形成在栅极电极层120上。例如，层间绝缘层130可以包括诸如氧化物或氮化物的适当的绝缘材料，或者可以包括其堆叠结构。
518.源极电极层140可以形成在层间绝缘层130上并且可以与源极区112连接。例如，源极电极层140可以由适当的导电材料、金属等形成。
519.在上述的功率半导体器件100
‑
5中，第一导电类型和第二导电类型可以彼此相反，并且第一导电类型和第二导电类型中的每一个可以是n型和p型中的一个。例如，当第一导电类型是n型时，第二导电类型是p型，反之亦然。
520.更详细地，当功率半导体器件100
‑
5是n型mosfet时，漂移区107可以是n
‑
区，源极区112和漏极区102可以是n 区，并且阱区110、深阱区111和沟道区110a可以是p
‑
区。
521.在功率半导体器件100
‑
5的操作中，电流通常可以从漏极区102沿着漂移区107的垂直部分107a在垂直方向上流动，然后可以沿着栅极电极层120的侧表面流过沟道区110a到源极区112。
522.在上述的功率半导体器件100
‑
5中，沟槽116中的栅极电极层120可以以条纹型或线型平行地密集布置，并且沟道区110a可以设置在栅极电极层120的侧表面上。因此，沟道密度可以增加。
523.图52是示出根据本公开的另一实施例的功率半导体器件100a
‑
5的透视图。
524.根据实施例的功率半导体器件100a
‑
5可以通过使用或部分修改图49至图51中的功率半导体器件100
‑
5来实现。因此，附加描述将省略以避免重复。
525.参照图52，在功率半导体器件100a
‑
5中，沟道区107b可以形成在漂移区107和源极区112之间的半导体层105中。例如，沟道区107b可以具有第一导电类型，在功率半导体器件100a
‑
5的操作中，可以在沟道区107b中形成累积沟道。
526.例如，沟道区107b可以形成在源极区112和漂移区107的垂直部分107a之间的半导体层105中。沟道区107b可以具有与源极区112和漂移区107相同的掺杂类型。
527.在这种情况下，源极区112、沟道区107b和漂移区107可以正常地电连接。然而，在碳化硅的半导体层105的结构中，由于栅极绝缘层118中形成碳簇而产生的负电荷的影响，在沟道区107b的能带向上弯曲的同时形成势垒。如此，可以形成仅当向栅极电极层120施加工作电压时才允许电荷或电流在沟道区107b中流动的累积沟道。
528.因此，为在沟道区107b中形成累积沟道而施加到栅极电极层120的阈值电压可以大大低于为形成图49至图51中的沟道区110a的反型沟道而施加到栅极电极层120的阈值电压。
529.在一些实施例中，沟道区107b可以是漂移区107的一部分。更详细地，沟道区107b可以是漂移区107的垂直部分107a的一部分。例如，沟道区107b可以与漂移区107整体形成。在这种情况下，漂移区107可以通过沟道区107b与源极区112连接。即，在沟道区(107b)部分，漂移区107和源极区112可以彼此接触。
530.沟道区107b的第一导电类型杂质的掺杂浓度可以与漂移区107的其余部分的掺杂浓度相同或可以与其不同以调节阈值电压。
531.作为实施例的修改示例，阱区110可以形成为向漂移区107的垂直部分107a突出得比源极区112的一部分更远，并且沟道区107b可以形成在阱区110的突出部分上的半导体层105中。
532.另外，阱区110还可包括在突出部分的端部处朝着栅极电极层120延伸的抽头部分。沟道区107b可以以弯曲的形状形成在阱区110的突出部分和抽头部分上。
533.另外，漂移区107的垂直部分107a可以进一步延伸到源极区112的下部与阱区110之间。在这种情况下，沟道区107b可以形成为进一步延伸到源极区112的下部与阱区110之
间。
534.以上结构可以允许在栅极电极层120和阱区110之间更限制沟道区107b。
535.功率半导体器件100a
‑
5可以包括图49至图51的功率半导体器件100
‑
5的优点，此外，可以使阈值电压低。
536.图53是示出根据本公开的另一实施例的功率半导体器件100b
‑
5的示意性透视图。图54是示出沿着图53的线vi
‑
vi截取的功率半导体器件100b
‑
5的平面图。图55是示出了沿着图54的线vii
‑
vii截取的功率半导体器件100b
‑
5的截面图。图56是示出沿着图54的线viii
‑
viii截取的功率半导体器件100b
‑
5的截面图。
537.根据实施例的功率半导体器件100b
‑
5可以通过使用或部分修改图49至图51中的功率半导体器件100
‑
5来实现。因此，附加描述将省略以避免重复。
538.参照图53至图56，在功率半导体器件100b
‑
5中，源极区112可以包括在栅极电极层120的至少一端的外侧的源极接触区112a。例如，作为源极区112的一部分的源极接触区112a可以指的是与源极电极层140连接的部分。
539.阱接触区114可以形成在源极接触区112a中。例如，阱接触区114可以从阱区110延伸以穿透源极区112，并且可以具有第二导电类型。可以在源极接触区112a中形成一个阱接触区114或多个阱接触区114。
540.例如，阱接触区114可以掺杂有浓度比阱区110更高的第二导电类型的杂质，以减小与源极电极层140连接时的接触电阻。
541.源极电极层140可以与源极接触区112a和阱接触区114共同连接。
542.在图53至图56中示出了示例，源极接触区112a和阱接触区114形成在漂移区107的垂直部分107a的一侧的源极区112中。然而，当源极区112和阱区110中的每个被划分为多个区域时，源极接触区112a和阱接触区114中的每个可以形成在每个对应的区域中。
543.在一些实施例中，多个沟槽116可以被布置为沿着一个方向彼此成直线地间隔开。这样，栅极电极层120也可以被布置成沿着沟槽116在该一个方向上彼此成直线地间隔开。在这种情况下，阱区110、源极区112、源极接触区112a、阱接触区114可以形成在布置为沿该一个方向彼此成直线地间隔开的沟槽116之间的半导体层105中。
544.例如，可以通过在一个方向上布置多个图49至图51中的功率半导体器件100
‑
5的结构、并通过在其间布置阱区110、源极区112、源极接触区112a和阱接触区114而形成功率半导体器件100b
‑
5。
545.例如，当功率半导体器件100
‑
5是n型mosfet时，源极接触区112a可以是n 区，并且阱接触区114可以是p 区。
546.根据功率半导体器件100b
‑
5，可以将源极接触区112a和阱接触区114设置在栅极电极层120的外侧，而非栅极电极层120之间，因此，栅极电极层120可以排列得更密集。这样，功率半导体器件100b
‑
5的沟道密度可以显著增加。
547.图57和图58是示出根据本公开的其他实施例的功率半导体器件100c
‑
5和100d
‑
5的截面图。
548.参照图57，功率半导体器件100c
‑
5可以包括在源极区112的源极接触区112a中的至少一个凹槽138，该凹槽138形成为穿透源极区112并且凹入阱区110中。阱接触区114a可以形成在凹槽138的至少底表面上，以便与阱区110接触。
549.可以形成源极电极层140a以填充凹槽138，并且可以与阱接触区114a、阱区110和/或源极区112连接。上述结构可以加宽源极电极层140a和阱区110之间的接触面积、以及源极电极层140a和源极区112之间的接触面积，使得它们之间的接触电阻减小。
550.在一些实施例中，阱接触区114a可以形成在由凹槽138暴露的阱区110的整个表面上。因此，阱接触区114a可以形成在从凹槽138的底表面和侧壁暴露的阱区110上。阱接触区114a的上述结构可以允许源极电极层140a和阱区110之间的接触电阻进一步减小。
551.参照图58，取代图53至图56的功率半导体器件100b
‑
5的沟道区110a，功率半导体器件100d
‑
5可以包括形成累积沟道的沟道区107b。包括沟道区107b的功率半导体器件100d
‑
5的结构的以上结构可以参考图52给出的描述。
552.因此，功率半导体器件100d
‑
5可以对应于如下结构：其中图52的功率半导体器件100a
‑
5以多个连接、并且其间设置阱区110、源极区112、源极接触区112a和阱接触区114。
553.图59至图61是示出根据本公开的实施例的制造功率半导体器件100
‑
5的方法的示意性透视图。
554.参照图59，可以在碳化硅(sic)的半导体层105中形成具有第一导电类型的漂移区107。例如，漂移区107可以形成在具有第一导电类型的漏极区102上。在一些实施例中，可以用第一导电类型的衬底来实现漏极区102，并且可以在衬底上以一个或多个外延层来形成漂移区107。
555.接下来，可以在半导体层105中形成具有第二导电类型的阱区110，以使其与漂移区107接触。例如，可以通过在半导体层105中注入第二导电类型的杂质来执行阱区110的形成。
556.例如，阱区110可以形成在半导体层105中，使得漂移区107包括垂直部分107a，该垂直部分107a的至少一部分被阱区110围绕。更详细地，阱区110可以通过在漂移区107中掺杂与漂移区107相反的导电类型的杂质来形成。
557.接下来，在阱区110下方，可以将具有第二导电类型的深阱区111形成为与阱区110和漂移区107接触。深阱区111可以通过注入与阱区110相同的第二导电类型的杂质来形成。阱区110和深阱区111可以以任意顺序形成。
558.然后，可以在阱区110中形成具有第一导电类型的源极区112。例如，可以通过将第一导电类型的杂质注入到阱区110中来形成源极区112。
559.除了形成源极区112之外，可以在源极区112和漂移区107之间的半导体层105中形成沿一个方向形成有反型沟道的沟道区110a。沟道区110a可以形成在源极区112和漂移区107的垂直部分107a之间。例如，沟道区110a可以为阱区110的一部分，并且可以通过将第二导电类型的杂质注入到半导体层105中而形成。
560.在以上制造方法中，可以执行杂质注入或杂质掺杂，使得当将杂质注入到半导体层105中时杂质被混合或形成外延层。然而，使用掩模图案的离子注入方法可以用于在选择区域中注入杂质。
561.可选地，可以在离子注入之后执行用于活化或扩散杂质的热处理工艺。
562.参照图60，至少一个沟槽116可以形成为从半导体层105的表面凹入至半导体层105中至给定深度。
563.例如，沟槽116可以在一个方向上跨过漂移区107延伸，并且可以形成得比阱区110
浅。
564.另外，至少一个沟槽116可以包括多个沟槽116，并且例如，沟槽116可以同时在一个方向上平行地形成在半导体层105中。沟道区110a可以进一步受到沟槽116的限制。
565.例如，可以通过使用光刻形成光掩模，然后通过使用光掩模作为蚀刻保护层来蚀刻半导体层105，来形成沟槽116。
566.参照图61，可以在沟槽116的底部和内壁上形成栅极绝缘层118。例如，可以通过氧化半导体层105以形成氧化物或者通过在半导体层105上沉积诸如氧化物或氮化物的绝缘材料来形成栅极绝缘层118。
567.接下来，可以在栅极绝缘层118上形成栅极电极层120以掩埋沟槽116。例如，可以通过在栅极绝缘层118形成导电层并对导电层进行构图来形成栅极电极层120。栅极电极层120可以通过在多晶硅中掺杂杂质而形成或者可以形成为包括导电金属或金属硅化物。
568.可以通过使用光刻和蚀刻工艺来执行构图工艺。光刻工艺可以包括通过使用光工艺和显影工艺来形成光致抗蚀剂图案作为掩模层的工艺，并且蚀刻工艺可以包括通过使用光致抗蚀剂图案选择性地蚀刻下层结构的工艺。
569.这样，阱区110可以被布置为比栅极电极层120更深，从而在栅极电极层120的一端围绕栅极电极层120的底表面，并且沟道区110a可以在漂移区107和源极区112之间、栅极电极层120的一侧或相对侧的半导体层105中形成。
570.接下来，可以在栅极电极层120上形成层间绝缘层130。
571.接下来，可以在层间绝缘层130上形成源极电极层140。例如，可以通过在层间绝缘层130上形成导电层(例如金属层)并对导电层进行构图来形成源极电极层140。
572.同时，图52中的功率半导体器件100a
‑
5可以通过向上述功率半导体器件100
‑
5的制造方法中增加一些工艺或者改变或修改该制造方法来制造。例如，沟道区107b可以与漂移区107的一部分形成，以便形成累积沟道。
573.图53至图56的功率半导体器件100b
‑
5可以通过向上述功率半导体器件100
‑
5的制造方法中添加一些工艺或者改变或修改该制造方法来制造。
574.例如，当制造功率半导体器件100b
‑
5时，形成源极区112可以包括在栅极电极层120的至少一端的外侧形成与源极电极层140连接的源极接触区112a。在一些实施例中，源极接触区112a可以是源极区112的一部分。
575.另外，在形成沟槽116之前，可以在源极接触区112a中形成阱接触区114。例如，可以通过将浓度比阱区110高的第二导电类型的杂质注入到阱区110的一部分中来形成阱接触区114。
576.当制造功率半导体器件100b
‑
5时，沟槽116可以布置成在一个方向上彼此成直线地间隔开。另外，阱区110、沟道区110a和源极区112可以形成在沟槽116之间的半导体层105中。
577.参照图57的描述，功率半导体器件100c
‑
5的制造方法还可以包括：在源极区112中形成至少一个凹槽138，以穿透源极区112并凹进阱区110中；在凹槽138的底表面上形成阱接触区114，从而阱接触区114与阱区110接触，以及形成源极电极层140以与阱接触区114连接。
578.根据上述制造方法，可以通过使用应用于常规硅衬底的工艺来经济地制造使用碳
化硅的半导体层105的功率半导体器件100
‑
5。
579.图62是示出根据本公开的实施例的功率半导体器件100
‑
6的示意性透视图。图63是示出沿着图62的线ii
‑
ii截取的功率半导体器件100
‑
6的平面图。图64是示出沿图63的线iii
‑
iii截取的功率半导体器件100
‑
6的截面图。
580.参照图62至图64，功率半导体器件100
‑
6可以至少包括半导体层105、栅极绝缘层118和栅极电极层120。例如，功率半导体器件100
‑
6可以具有功率mosfet结构。
581.半导体层105可以指一个半导体材料层或多个半导体材料层，例如，可以指一个外延层或多个外延层。另外，半导体层105可以指半导体衬底上的一个或多个外延层。
582.例如，半导体层105可以由碳化硅(sic)形成。更详细地，半导体层105可以包括至少一个碳化硅的外延层。
583.碳化硅(sic)可以具有比硅宽的带隙，因此与硅相比甚至在高温下也可以保持稳定性。另外，因为碳化硅的击穿电场高于硅的击穿电场，所以即使在高温下，碳化硅也可以稳定地操作。因此，与使用硅的情况相比，包括由碳化硅形成的半导体层105的功率半导体器件100
‑
6可以具有高击穿电压，并且可以在高温下提供优异的放热特性和稳定的操作特性。
584.更详细地，半导体层105可以包括漂移区107。漂移区107可以具有第一导电类型，并且可以通过将第一导电类型的杂质注入到半导体层105的一部分中来形成。例如，可以通过在碳化硅的外延层中掺杂第一导电类型的杂质来形成漂移区107。
585.阱区110可以形成在半导体层105中以与漂移区107接触并且可以具有第二导电类型。例如，可以通过在漂移区107中掺杂与第一导电类型相反的第二导电类型的杂质来形成阱区110。
586.例如，阱区110可以形成为围绕漂移区107的至少一部分。这样，漂移区107可以包括垂直部分107a，垂直部分107a的至少一部分被阱区110围绕。在功率半导体器件100
‑
6的操作中，垂直部分107a可以提供电荷的垂直移动路径。
587.阱区110在图62中示出为包括彼此隔开的两个区域以及在该两个区域之间插入的垂直部分107a，但是阱区110可以进行各种改变或修改。例如，垂直部分107a可以具有其侧面一次被阱区110围绕的形状。
588.源极区112可以形成在阱区110中并且可以具有第一导电类型。例如，可以通过在阱区110中掺杂第一导电类型的杂质来形成源极区112。在源极区112中掺杂的第一导电类型杂质的浓度可以高于在漂移区107中掺杂的浓度。
589.沟道区110a可以形成在漂移区107和源极区112之间的半导体层105中。例如，沟道区110a可以具有第二导电类型，并且在功率半导体器件100
‑
6的操作中，可以沿着一个方向在沟道区110a中形成反型沟道。一个方向可以指的是图63的线iii
‑
iii的方向。
590.因为沟道区110a具有与源极区112和漂移区107相反的掺杂类型，所以沟道区110a可以与源极区112和漂移区107形成二极管结。因此，沟道区110a在正常情况下可能不允许电荷移动；然而，当向栅极电极层120施加工作电压时，可以在其中形成反型沟道，从而允许电荷移动。
591.在一些实施例中，沟道区110a可以是阱区110的一部分。在这种情况下，沟道区110a可以整体形成为与阱区110连续地连接。沟道区110a的第二导电类型的杂质的掺杂浓
度可以与阱区110的其余部分的掺杂浓度相同或可以与其不同，以用于阈值电压的调节。
592.在一些实施例中，阱区110、沟道区110a和源极区112可以形成为相对于漂移区107的垂直部分107a对称。例如，阱区110、沟道区110a和源极区112可以形成在漂移区107的垂直部分107a的相对端，或者阱区110、沟道区110a和源极区112中的每一个可以包括形成为相对于漂移区107的垂直部分107a对称的第一部分和第二部分。在阱区110、沟道区110a和源极区112的每一个中，第一部分和第二部分可以与彼此分离或者可以彼此连接。
593.另外，漏极区102可以形成在漂移区107下方的半导体层105中，并且可以具有第一导电类型。例如，与漂移区107相比，漏极区102可以掺杂有高浓度的杂质。
594.在一些实施例中，可以用具有第一导电类型的碳化硅衬底来实现漏极区102。在这种情况下，漏极区102可以被理解为半导体层105的一部分，或者可以被理解为独立于半导体层105的衬底。
595.可以形成从半导体层105的表面凹入到半导体层105中至给定深度的至少一个沟槽116。沟槽116可以在半导体层105内沿一个方向延伸。一个方向可以指沟槽116的长度方向，而不是沟槽116的深度方向，并且可以指图63的线iii
‑
iii的方向。
596.栅极绝缘层118可以形成在沟槽116的底表面和内壁上。例如，栅极绝缘层118可以包括从沟槽116的底表面形成有第一厚度的第一部分118a以及以第二厚度形成在沟槽116的内壁上的第二部分118b。
597.例如，第一部分118a可以形成为从沟槽116的底表面起具有第一厚度，从而部分地掩埋沟槽116。这样，第二部分118b可以基本上形成在第一部分118a上，并且可以形成在沟槽116的的侧壁上而不掩埋沟槽116。因此，第二部分118b的第二厚度可以小于第一部分118a的第一厚度。例如，第一厚度可以是沟槽116的深度的1/5或以上且沟槽116的深度的1/2或以下，并且第二厚度可以在第一厚度的1/5至1/30的范围内。
598.例如，栅极绝缘层118可以包括诸如氧化硅、碳化硅、氮化硅、氧化铪、氧化锆或氧化铝的绝缘材料，或者可以包括其堆叠结构。
599.如上所述，通过在沟槽116的底部形成栅极绝缘层118的第一部分118a比第二部分118b厚，可以减轻在功率半导体器件100
‑
6的操作中沟槽116的底部上的电场集中。
600.至少一个栅极电极层120可以形成在栅极绝缘层118上以掩埋沟槽116。例如，栅极电极层120可以包括适当的导电材料，诸如多晶硅、金属、金属氮化物、或金属硅化物，或可包括其堆叠结构。
601.漂移区107可以在栅极电极层120的一侧上的半导体层105中形成。例如，漂移区107的垂直部分107a可以在栅极电极层120的一侧的半导体层105中垂直地延伸。沟道区110a可以在漂移区107的垂直部分107a和源极区112之间、栅极电极层120的一侧的半导体层105中形成。因此，栅极电极层120的一侧的半导体层105可以包括其中源极区112、沟道区110a和漂移区107的垂直部分107a沿一个方向连接的结构。
602.在一些实施例中，漂移区107可以形成在栅极电极层120的相对侧上的半导体层105中。例如，漂移区107可以包括在栅极电极层120的相对侧的半导体层105中垂直延伸的垂直部分107a。沟道区110a可以形成在漂移区107的垂直部分107a和源极区112之间、栅极电极层120的相对侧的半导体层105中。
603.沟道区110a的上述结构可以被称为“横向沟道结构”，因为沟道区110a沿着栅极电
极层120的侧壁形成。
604.阱区110可以形成为比栅极电极层120深，从而在栅极电极层120的一端围绕栅极电极层120的底表面。另外，阱区110可以形成为比栅极电极层120深，以在栅极电极层120的相对端围绕栅极电极层120的底表面。这样，源极区112周围的栅极电极层120的相对端部可以被阱区110围绕。
605.该阱(110)结构可以更加减轻沟槽116的底表面上(即栅极电极层120下部)的电场集中。因此，根据功率半导体器件100
‑
6，阱区110可以形成为比栅极电极层120更深，而无需另外形成深阱，因此，可以减轻沟槽116的底表面上的电场集中。传统的垂直沟道结构的问题在于，随着深阱和沟槽之间的距离变短，结电阻和阈值电压增加。然而，在根据实施例的功率半导体器件100
‑
6中，可能不会发生该问题。
606.在一些实施例中，栅极绝缘层118和栅极电极层120可以形成在沟槽116中，此外，可以形成为进一步延伸到沟槽116的外部。
607.在一些实施例中，可以在半导体层105中提供一个沟槽116或多个沟槽116。可以适当地选择沟槽116的数量，而不限制实施例的范围。
608.例如，多个沟槽116可以沿一个方向平行地形成在半导体层105中。当沟槽116在一个方向上延伸并且在垂直于该一个方向的方向上彼此间隔开时，沟槽116可以平行地布置。
609.在这种情况下，可以在栅极绝缘层118上形成多个栅极电极层120，以填充沟槽116的内部。这样，可以在半导体层105中以沟槽型形成栅极电极层120，并且可以布置成与沟槽116一样在该一个方向上平行地延伸。
610.另外，阱区110和源极区112中的每一个可以跨栅极电极层120延伸。漂移区107的垂直部分107a可以布置在栅极电极层120之间的半导体层105中。可以在每个栅极电极层120的一侧或相对侧上的源极区112和漂移区107的垂直部分107a之间的半导体层105中形成沟道区110a。
611.在一些实施例中，阱区110可以在半导体层105中形成为比栅极电极层120更深，从而与漂移区107的垂直部分107a接触，并在栅极电极层120的相对端围绕栅极电极层120的底表面。
612.层间绝缘层130可以形成在栅极电极层120上。例如，层间绝缘层130可以包括诸如氧化物或氮化物的适当的绝缘材料，或者可以包括其堆叠结构。
613.源极电极层140可以形成在层间绝缘层130上并且可以与源极区112连接。例如，源极电极层140可以由适当的导电材料、金属等形成。
614.在上述的功率半导体器件100
‑
6中，第一导电类型和第二导电类型可以彼此相反，并且第一导电类型和第二导电类型中的每一个可以n型和p型中的一个。例如，当第一导电类型是n型时，第二导电类型是p型，反之亦然。
615.更详细地，当功率半导体器件100
‑
6是n型mosfet时，漂移区107可以是n
‑
区，源极区112和漏极区102可以是n 区，并且阱区110和沟道区110a可以是p
‑
区。
616.在功率半导体器件100
‑
6的操作中，电流通常可以在从漏极区102沿着漂移区107的垂直部分107a在垂直方向上流动，然后可以沿着栅极电极层120的侧表面流过沟道区110a到源极区112。
617.在上述的功率半导体器件100
‑
6中，栅极电极层120可以以条纹型或线型平行地密
集布置，并且沟道区110a可以设置在栅极电极层120的侧表面上。这样，沟道密度可以增加。
618.此外，在功率半导体器件100
‑
6中，因为栅极绝缘层118在沟槽116的底部形成得较厚，并且栅极电极层120的底表面被阱区110围绕，所以由于电场集中在沟槽116的边缘上引起的击穿现象可以减轻。因此，可以改善功率半导体器件100
‑
6的高耐压特性。这可能意味着功率半导体器件100
‑
6的操作的可靠性得以提高。
619.图65是示出根据本公开的另一实施例的功率半导体器件100a
‑
6的透视图。
620.根据实施例的功率半导体器件100a
‑
6可以通过使用或部分修改图62至图64中的功率半导体器件100
‑
6来实现。因此，附加描述将省略以避免重复。
621.参照图65，在功率半导体器件100a
‑
6中，沟道区107b可以形成在漂移区107和源极区112之间的半导体层105中。例如，沟道区107b可以具有第一导电类型。在功率半导体器件100a
‑
6的操作中，可以在沟道区107b中形成累积沟道。
622.例如，沟道区107b可以形成在源极区112和漂移区107的垂直部分107a之间的半导体层105中。沟道区107b可以具有与源极区112和漂移区107相同的掺杂类型。
623.在这种情况下，源极区112、沟道区107b和漂移区107可以正常地电连接。然而，在碳化硅的半导体层105的结构中，由于栅极绝缘层118中形成碳簇而产生的负电荷的影响，在沟道区107b的能带向上弯曲的同时形成势垒。如此，可以形成仅当向栅极电极层120施加工作电压时才允许电荷或电流在沟道区107b中流动的累积沟道。
624.因此，为在沟道区107b中形成累积沟道而施加到栅极电极层120的阈值电压可以大大低于为形成图62至图64的沟道区110a的反型沟道而施加到栅极电极层120的阈值电压。
625.在一些实施例中，沟道区107b可以是漂移区107的一部分。更详细地，沟道区107b可以是漂移区107的垂直部分107a的一部分。例如，沟道区107b可以与漂移区107整体形成。在这种情况下，漂移区107可以通过沟道区107b与源极区112连接。即，在沟道区(107b)部分，漂移区107和源极区112可以彼此接触。
626.沟道区107b的第一导电类型的杂质的掺杂浓度可以与漂移区107的其余部分的掺杂浓度相同或可以与其不同，以用于阈值电压的调节。
627.作为实施例的修改示例，阱区110可以形成为朝向漂移区107的垂直部分107a突出得比源极区112的一部分更远，并且沟道区107b可以形成在阱区110的突出部分上的半导体层105中。
628.另外，阱区110还可包括在突出部分的端部处朝着栅极电极层120延伸的抽头部分。沟道区107b可以以弯曲的形状形成在阱区110的突出部分和抽头部分上。
629.另外，漂移区107的垂直部分107a可以进一步延伸到源极区112的下部与阱区110之间。在这种情况下，沟道区107b可以形成为进一步延伸到源极区112的下部与阱区110之间。
630.以上结构可以允许在栅极电极层120和阱区110之间更限制沟道区107b。
631.功率半导体器件100a
‑
6可以包括图62至图64所示的功率半导体器件100
‑
6的优点，并且此外，可以使阈值电压低。
632.图66是示出根据本公开的另一实施例的功率半导体器件100b
‑
6的示意性透视图。图67是示出沿图66的线vi
‑
vi截取的功率半导体器件100b
‑
6的平面图。图68是示出沿图67
的线vii
‑
vii截取的功率半导体器件100b
‑
6的截面图。图69是示出沿图67的线viii
‑
viii截取的功率半导体器件100b
‑
6的截面图。
633.根据实施例的功率半导体器件100b
‑
6可以通过使用或部分修改图62至图64中的功率半导体器件100
‑
6来实现。因此，附加描述将省略以避免重复。
634.参照图66至图69，在功率半导体器件100b
‑
6中，源极区112可以包括在栅极电极层120的至少一端的外侧的源极接触区112a。例如，作为源极区112的一部分的源极接触区112a可以指的是与源极电极层140连接的部分。
635.阱接触区114可以形成在源极接触区112a中。例如，阱接触区114可以从阱区110延伸以穿透源极区112，并且可以具有第二导电类型。可以在源极接触区112a中形成一个阱接触区114或多个阱接触区114。
636.例如，阱接触区114可以掺杂有浓度高于阱区110的第二导电类型的杂质，以减小与源极电极层140连接时的接触电阻。
637.源极电极层140可以与源极接触区112a和阱接触区114共同连接。
638.在图66至图69中示出了一个示例，在漂移区107的垂直部分107a的一侧的源极区112中形成源极接触区112a和阱接触区114。然而，当源极区112和阱区110中的每个被分为多个区域时，源极接触区112a和阱接触区114中的每个可以形成在每个对应的区域中。
639.在一些实施例中，多个沟槽116可以被布置为沿着一个方向彼此成直线地间隔开。这样，栅极电极层120也可以被布置成沿着沟槽116在该一个方向上彼此成直线地间隔开。在这种情况下，阱区110、源极区112、源极接触区112a、阱接触区114可以形成在布置为沿该一个方向彼此成直线地间隔开的沟槽116之间的半导体层105中。
640.例如，功率半导体器件100b
‑
6可以通过沿一个方向布置多个图62至图64中的功率半导体器件100
‑
6的结构、并通过在其间设置阱区110、源极区112、源极接触区112a和阱接触区114来形成。
641.例如，当功率半导体器件100
‑
6是n型mosfet时，源极接触区112a可以是n 区，而阱接触区114可以是p 区。
642.根据功率半导体器件100b
‑
6，可以将源极接触区112a和阱接触区114设置在栅极电极层120的外部，而非栅极电极层120之间，从而栅极电极层120可以排列得更密集。这样，功率半导体器件100b
‑
6的沟道密度可以显著增加。
643.图70和图71是示出根据本公开的其他实施例的功率半导体器件100c
‑
6和100d
‑
6的截面图。
644.参照图70，功率半导体器件100c
‑
6可以包括在源极区112的源极接触区112a中至少一个凹槽138，该凹槽138形成为穿透源极区112并凹入阱区110中。阱接触区114a可以形成在凹槽138的至少底表面上，以便与阱区110接触。
645.可以形成源极电极层140a以填充凹槽138，因此源极电极层140a可以与阱接触区114a、阱区110和/或源极区112连接。上述结构可以加宽源极电极层140a和阱区110之间的接触面积、以及源极电极层140a和源极区112之间的接触面积，使得它们之间的接触电阻减小。
646.在一些实施例中，阱接触区114a可以形成在由凹槽138暴露的阱区110的整个表面上。因此，阱接触区114a可以形成在从凹槽138的底表面和侧壁暴露出来的阱区110上。阱接
触区114a的上述结构可以允许源极电极层140a和阱区110之间的接触电阻进一步减小。
647.参照图71，取代图66至图69的功率半导体器件100b
‑
6的沟道区110a，功率半导体器件100d
‑
6可以包括形成累积沟道的沟道区107b。包括沟道区107b的功率半导体器件100d
‑
6的结构可以参考图65给出的描述。
648.因此，功率半导体器件100d
‑
6可以对应于如下结构：其中图65的功率半导体器件100a
‑
6呈多个连接、并且其间设置阱区110、源极区112、源极接触区112a和阱接触区114。
649.图72至图74是示出根据本公开的实施例的制造功率半导体器件100
‑
6的方法的示意性透视图。
650.参照图72，可以在碳化硅(sic)的半导体层105中形成具有第一导电类型的漂移区107。例如，漂移区107可以形成在具有第一导电类型的漏极区102上。在一些实施例中，可以用第一导电类型的衬底来实现漏极区102，并且可以在衬底上以一个或多个外延层来形成漂移区107。
651.接下来，可以在半导体层105中形成具有第二导电类型的阱区110，以使其与漂移区107接触。例如，可以通过在半导体层105中注入具有第二导电类型的杂质来执行阱区110的形成。
652.例如，阱区110可以形成在半导体层105中，使得漂移区107包括垂直部分107a，该垂直部分107a的至少一部分被阱区110围绕。更详细地，阱区110可以通过在漂移区107中掺杂与漂移区107相反的导电类型的杂质来形成。
653.然后，可以在阱区110中形成具有第一导电类型的源极区112。例如，可以通过将第一导电类型的杂质注入到阱区110中来形成源极区112。
654.除了形成源极区112之外，可以在源极区112和漂移区107之间的半导体层105中形成沿一个方向形成有反型沟道的沟道区110a。沟道区110a可以形成在源极区112和漂移区107的垂直部分107a之间。例如，沟道区110a可以为阱区110的一部分，并且可以通过将第二导电类型的杂质注入到半导体层105中而形成。
655.在以上制造方法中，可以执行杂质注入或杂质掺杂，使得当将杂质注入到半导体层105中时杂质被混合或形成外延层。然而，使用掩模图案的离子注入方法可以用于在选择区域中注入杂质。
656.可选地，可以在离子注入之后执行用于活化或扩散杂质的热处理工艺。
657.参照图73，至少一个沟槽116可以形成为从半导体层105的表面凹入到半导体层105中至给定深度。
658.例如，沟槽116可以在一个方向上跨过漂移区107延伸，并且可以形成得比阱区110浅。
659.另外，该至少一个沟槽116可以包括多个沟槽116，并且沟槽116可以同时例如在一个方向上平行地形成在半导体层105中。沟道区110a可以进一步受到沟槽116的限制。
660.例如，可以通过使用光刻形成光掩模，并随后通过使用光掩模作为蚀刻保护层蚀刻半导体层105来形成沟槽116。
661.参照图74，栅极绝缘层118可以形成在沟槽116的底部和内壁上。例如，栅极绝缘层118的形成可以包括形成具有从沟槽的底表面的第一厚度的第一部分118a，以及在沟槽116的内壁上形成具有第二厚度的第二部分118b。
662.例如，可以通过氧化半导体层105以形成氧化物或者通过在半导体层105上沉积诸如氧化物或氮化物的绝缘材料来形成栅极绝缘层118。在一些实施例中，第一部分118a可以是通过沉积绝缘材料来形成，第二部分118b可以通过氧化半导体层105或沉积绝缘材料来形成。
663.接下来，可以在栅极绝缘层118上形成栅极电极层120以掩埋沟槽116。例如，可以通过在栅极绝缘层118上形成导电层并对导电层进行构图来形成栅极电极层120。栅极电极层120可以通过在多晶硅中掺杂杂质而形成，或者可以形成为包括导电金属或金属硅化物。
664.可以通过使用光刻工艺和蚀刻工艺来执行构图工艺。光刻工艺可以包括通过使用光工艺和显影工艺来形成光致抗蚀剂图案作为掩模层的工艺，并且蚀刻工艺可以包括通过使用光致抗蚀剂图案选择性地蚀刻下层结构的工艺。
665.这样，阱区110可以被布置为比栅极电极层120更深，从而在栅极电极层120的一端围绕栅极电极层120的底表面，并且沟道区110a可以在漂移区107和源极区112之间、栅极电极层120的一侧或相对侧的半导体层105中形成。
666.接下来，可以在栅极电极层120上形成层间绝缘层130。
667.接下来，可以在层间绝缘层130上形成源极电极层140。例如，可以通过在层间绝缘层130上形成导电层(例如金属层)并对导电层进行构图来形成源极电极层140。
668.同时，图65的功率半导体器件100a
‑
6可以通过向上述功率半导体器件100
‑
6的制造方法中添加一些工艺或者改变或修改该该制造方法来制造。例如，沟道区107b可以与漂移区107的一部分形成以便形成累积沟道。
669.图66至图69的功率半导体器件100b
‑
6可以通过向上述功率半导体器件100
‑
6的制造方法中添加一些工艺或者改变或修改该制造方法来制造。
670.例如，当制造功率半导体器件100b
‑
6时，源极区112的形成可以包括在栅极电极层120的至少一端的外侧形成与源极电极层140连接的源极接触区112a。在一些实施例中，源极接触区112a可以是源极区112的一部分。
671.此外，在形成沟槽116之前，可以在源极接触区112a中形成阱接触区114。例如，可以通过将浓度比阱区110高的第二导电类型的杂质注入到阱区110的一部分中来形成阱接触区114。
672.当制造功率半导体器件100b
‑
6时，沟槽116可以布置成在一个方向上彼此成直线地间隔开。另外，阱区110、沟道区110a和源极区112可以形成在沟槽116之间的半导体层105中。
673.参考图70描述的制造功率半导体器件100c
‑
6的方法可以进一步包括：在源极区112中形成至少一个凹槽138，以穿透源极区112并凹进阱区110中；在凹槽138的底表面上形成阱接触区114以与阱区110接触，以及形成源极电极层140以与阱接触区114连接。
674.根据上述制造方法，可以通过使用应用于常规硅衬底的工艺来经济地制造使用碳化硅的半导体层105的功率半导体器件100
‑
6。
675.图75是示出根据本公开的实施例的功率半导体器件100
‑
7的示意性透视图。图76是示出沿着图75的线ii
‑
ii截取的功率半导体器件100
‑
7的平面图。图77是示出了沿图76的线iii
‑
iii截取的功率半导体器件100
‑
7的截面图。图78是示出沿着图76的线iv
‑
iv截取的功率半导体器件100
‑
7的截面图。
676.参照图75至图78，功率半导体器件100
‑
7可以至少包括半导体层105、栅极绝缘层118和栅极电极层120。例如，功率半导体器件100
‑
7可以具有功率mosfet结构。
677.半导体层105可以指一个半导体材料层或多个半导体材料层，例如，可以指一个外延层或多个外延层。另外，半导体层105可以指半导体衬底上的一个或多个外延层。
678.例如，半导体层105可以由碳化硅(sic)形成。更详细地，半导体层105可以包括至少一个碳化硅的外延层。
679.碳化硅(sic)的带隙可以比硅宽，因此即使在高温下也能比硅保持稳定性。另外，因为碳化硅的击穿电场高于硅的击穿电场，所以即使在高温下，碳化硅也可以稳定地操作。因此，与使用硅的情况相比，包括由碳化硅形成的半导体层105的功率半导体器件100
‑
7可以具有高击穿电压，并且可以在高温下提供优异的放热特性和稳定的操作特性。
680.更详细地，半导体层105可以包括漂移区107。漂移区107可以具有第一导电类型，并且可以通过将第一导电类型的杂质注入到半导体层105的一部分中来形成。例如，可以通过将第一导电类型的杂质掺杂在碳化硅的外延层中来形成漂移区107。
681.阱区110可以形成在半导体层105中以与漂移区107的至少一部分接触并且可以具有第二导电类型。例如，可以通过在漂移区107中掺杂与第一导电类型相反的第二导电类型的杂质来形成阱区110。
682.例如，阱区110可以形成为围绕漂移区107的至少一部分。更详细地，阱区110可以包括在栅极电极层120的一侧的半导体层105中垂直延伸的垂直部分107a。例如，漂移区107的垂直部分107a的至少一部分可以包括垂直部分107a，该垂直部分107a可以被阱区110围绕和限制。在功率半导体器件100
‑
7的操作中，垂直部分107a可以提供电荷的垂直运动路径。
683.图75中示出的阱区110为包括彼此隔开的两个区域以及在该两个区域之间插入的垂直部分107a，但是阱区110可以进行各种改变或修改。例如，垂直部分107a可以具有其侧面一次被阱区110围绕的形状。
684.源极区112可以形成在阱区110中并且可以具有第一导电类型。例如，可以通过在阱区110中掺杂第一导电类型的杂质来形成源极区112。在源极区112中掺杂的第一导电类型的杂质的浓度可以高于在漂移区107中掺杂的浓度。
685.沟道区107b可以形成在漂移区107和源极区112之间的半导体层105中。例如，沟道区107b可以具有第一导电类型，并且在功率半导体器件100
‑
7的操作中，可以在沟道区107b中形成累积沟道。
686.例如，沟道区107b可以形成在源极区112和漂移区107的垂直部分107a之间的半导体层105中。沟道区107b可以具有与源极区112和漂移区107相同的掺杂类型。
687.在这种情况下，源极区112、沟道区107b和漂移区107可以正常地电连接。然而，在碳化硅的半导体层105的结构中，由于栅极绝缘层118中形成碳簇而产生的负电荷的影响，在沟道区107b的能带向上弯曲的同时形成势垒。如此，可以形成仅当向栅极电极层120施加工作电压时才允许电荷或电流在沟道区107b中流动的累积沟道。
688.因此，为在沟道区107b中形成累积沟道而施加到栅极电极层120的阈值电压可以大大低于为形成正常反型沟道而施加到栅极电极层120的阈值电压。
689.在一些实施例中，沟道区107b可以是漂移区107的一部分。更详细地，沟道区107b
可以是漂移区107的垂直部分107a的一部分。例如，沟道区107b可以与漂移区107整体形成。
690.在这种情况下，漂移区107可以通过沟道区107b与源极区112连接。即，在沟道区(107b)部分，漂移区107和源极区112可以彼此接触。
691.例如，沟道区107b的第一导电类型的杂质的掺杂浓度可以与漂移区107的其余部分的掺杂浓度相同或可以与其不同，以用于阈值电压的调节。
692.在一些实施例中，阱区110、沟道区107b和源极区112可以形成为相对于漂移区107的垂直部分107a对称。阱区110、沟道区107b和源极区112可以形成在垂直部分107a的相对侧的半导体层105中，或者阱区110、沟道区107b和源极区112中的每一个可以包括形成为相对于垂直部分107a对称的第一部分和第二部分。在阱区110、沟道区107b和源极区112的每一个中，第一部分和第二部分可以彼此分离或者可以彼此连接。
693.另外，漏极区102可以形成在漂移区107下方的半导体层105中，并且可以具有第一导电类型。例如，与漂移区107相比，漏极区102可以掺杂有高浓度的杂质。
694.在一些实施例中，可以用具有第一导电类型的碳化硅衬底来实现漏极区102。在这种情况下，漏极区102可以被理解为半导体层105的一部分，或者可以被理解为独立于半导体层105的衬底。
695.可以形成从半导体层105的表面凹进半导体层105内至给定深度的至少一个沟槽116。沟槽116可以在半导体层105内沿一个方向延伸。一个方向可以指沟槽116的长度方向，而不是沟槽116的深度方向，并且可以指图76的线iii
‑
iii或线iv
‑
iv的方向。
696.栅极绝缘层118可以至少形成在沟槽116的内壁上。例如，栅极绝缘层118可以包括诸如氧化硅、碳化硅、氮化硅、氧化铪、氧化锆、或氧化铝的绝缘材料，或可包括其堆叠结构。栅极绝缘层118的厚度可以是均匀的，或者形成在沟槽116的底表面上的栅极绝缘层118的一部分可以比形成在沟槽116的侧壁上的栅极绝缘层118的一部分厚，使得电场在沟槽116的底部减小。
697.至少一个栅极电极层120可以形成在栅极绝缘层118上以掩埋沟槽116。例如，栅极电极层120可以包括适当的导电材料，诸如多晶硅、金属、金属氮化物、或金属硅化物，或可包括其堆叠结构。
698.漂移区107可以形成在栅极电极层120的一侧上的半导体层105中。例如，漂移区107的垂直部分107a可以在栅极电极层120的一侧的半导体层105中垂直延伸。
699.在一些实施例中，漂移区107可以形成在栅极电极层120的相对侧上的半导体层105中。例如，漂移区107可以包括在栅极电极层120的相对侧的半导体层105中垂直延伸的垂直部分107a。
700.阱区110可以形成为比栅极电极层120深，从而在栅极电极层120的一端围绕栅极电极层120的底表面。另外，阱区110可以形成为比栅极电极层120深，从而在栅极电极层120的相对端处围绕栅极电极层120的底表面。这样，源极区112周围的栅极电极层120的相对端部可以被阱区110围绕。
701.该结构可以减轻电场在沟槽116的底表面上，即在栅极电极层120的下部处的集中。因此，在根据实施例的功率半导体器件100
‑
7中，可以在不另外形成深阱的情况下将阱区110形成为比栅极电极层120更深，因此可以减轻沟槽116的底表面上的电场集中。传统的垂直沟道结构的问题在于，随着深阱和沟槽之间的距离变短，结电阻和阈值电压增加。然
而，在根据实施例的功率半导体器件100
‑
7中可能不会发生该问题。
702.沟道区107b可以在漂移区107的垂直部分107a和源极区112之间、栅极电极层120的一侧的半导体层105中形成。因此，该栅极电极层120的一侧的半导体层105可以包括其中源极区112、沟道区107b和漂移区107的垂直部分107a沿一个方向连接的结构。
703.沟道区107b的上述结构可以被称为“横向沟道结构”，因为沟道区110a沿着栅极电极层120的侧壁形成。
704.另外，可以在漂移区107的垂直部分107a和源极区112之间、栅极电极层120的相对侧的半导体层105中形成沟道区107b。在以上实施例中，沟道区107b可以是漂移区107的垂直部分107a的一部分。
705.在一些实施例中，栅极绝缘层118和栅极电极层120可以形成在沟槽116中，此外，可以形成为进一步延伸到沟槽116的外部。
706.在一些实施例中，可以在半导体层105中提供一个沟槽116或多个沟槽116。可以在不限制实施例的范围的情况下适当地选择沟槽116的数量。
707.例如，多个沟槽116可以沿一个方向平行地形成在半导体层105中。当沟槽116在一个方向上延伸并且在垂直于该一个方向的方向上彼此间隔开时，沟槽116可以平行地布置。
708.在这种情况下，可以在栅极绝缘层118上形成多个栅极电极层120，以填充沟槽116的内部。这样，可以在半导体层105中以沟槽型形成栅极电极层120，并且可以布置成与沟槽116一样在该一个方向上平行地延伸。
709.此外，栅极绝缘层118和栅极电极层120可以进一步延伸到沟槽116的外侧，因此可以跨过沟槽116广泛地形成在半导体层105上。
710.另外，阱区110可以跨栅极电极层120延伸。漂移区107的垂直部分107a可以布置在栅极电极层120之间的半导体层105中。沟道区107b可以形成在每个栅极电极层120的一侧或相对侧上的源极区112和漂移区107的垂直部分107a之间的半导体层105中。
711.在一些实施例中，源极区112可以跨栅极电极层120连接，同时围绕栅极电极层120的端部。
712.在一些实施例中，阱区110可以在半导体层105中形成为比栅极电极层120深，从而与漂移区107的垂直部分107a接触并在栅极电极层120的相对端围绕栅极电极层120的底表面。
713.层间绝缘层130可以形成在栅极电极层120上。例如，层间绝缘层130可以包括诸如氧化物或氮化物的适当的绝缘材料，或者可以包括其堆叠结构。
714.源极电极层140可以形成在层间绝缘层130上并且可以与源极区112连接。例如，源极电极层140可以由适当的导电材料、金属等形成。
715.在上述的功率半导体器件100
‑
7中，第一导电类型和第二导电类型可以彼此相反，并且第一导电类型和第二导电类型中的每一个可以是n型和p型中的一个。例如，当第一导电类型是n型时，第二导电类型是p型，反之亦然。
716.更详细地，当功率半导体器件100
‑
7是n型mosfet时，漂移区107和沟道区107b可以是n
‑
区，源极区112和漏极102可以是n 区。阱区110可以是p
‑
区。
717.在功率半导体器件100
‑
7的操作中，电流通常可以从漏极区102沿着漂移区107的垂直部分107a在垂直方向上流动，然后可以沿着栅极电极层120的侧表面流过沟道区107b
到源极区112。
718.在上述的功率半导体器件100
‑
7中，栅极电极层120可以以条纹状平行密集地布置，并且沟道区110a可以布置在栅极电极层120的侧表面上。这样，沟道密度可能增加。
719.此外，在功率半导体器件100
‑
7中，由于栅极电极层120的底表面被阱区110围绕，所以由于电场集中在沟槽116的边缘上而引起的击穿现象可能会减轻。因此，可以改善功率半导体器件100
‑
7的高耐压特性。这可能意味着功率半导体器件100
‑
7的操作的可靠性得以提高。
720.图79是示出根据本公开的另一实施例的功率半导体器件100a
‑
7的示意性透视图。图80是示出沿着图79的线vi
‑
vi截取的功率半导体器件100a
‑
7的平面图。图81是示出了沿图80的线vii
‑
vii截取的功率半导体器件100a
‑
7的截面图。图82是示出了沿图80的线viii
‑
viii截取的功率半导体器件100a
‑
7的截面图。
721.根据实施例的功率半导体器件100a
‑
7可以通过使用或部分修改图75至图78中的功率半导体器件100
‑
7来实现。因此，附加描述将省略以避免重复。
722.参照图79至图82，源极区112可以包括在栅极电极层120的至少一端的外侧与源极电极层140连接的源极接触区112a。例如，作为源极区112的一部分的源极接触区112a可以指的是与源极电极层140连接的部分。
723.阱接触区114可以形成在源极接触区112a中。例如，阱接触区114可以从阱区110延伸以穿透源极区112，并且可以具有第二导电类型。可以在源极接触区112a中形成一个阱接触区114或多个阱接触区114。
724.例如，阱接触区114可以与源极电极层140连接，并且可以掺杂有浓度高于阱区110的第二导电类型的杂质，以减小与源极电极层140连接时的接触电阻。
725.在图79至图82中示出了示例，源极接触区112a和阱接触区114形成在漂移区107的垂直部分107a的一侧的源极区112中。然而，源极接触区112a和阱接触区114可以形成在漂移区107的每个垂直部分107a的相对侧。或者，当将源极区112和阱区110中的每个划分为多个区域时，源极接触区112a和阱接触区114中的每个可以形成在每个对应的区域中。
726.在一些实施例中，多个沟槽116可以被布置为沿着一个方向彼此成直线地间隔开。这样，栅极电极层120也可以被布置为沿着沟槽116在该一个方向彼此成直线地间隔开。在这种情况下，阱区110和源极区112可以形成在半导体层105中，使得阱区110和源极区112位于布置为沿着该一个方向彼此成直线地隔开的多个沟槽116之间。
727.例如，图75至图77所示的功率半导体器件100
‑
7的结构可以沿一个方向布置多个，并且其间可以形成阱区110、源极区112、源极接触区112a和阱接触区114。
728.例如，当功率半导体器件100
‑
7是n型mosfet时，源极接触区112a可以是n 区，而阱接触区114可以是p 区。
729.在根据实施例的功率半导体器件100a
‑
7中，源极接触区112a和阱接触区114可以布置在栅极电极层120的外侧，而非栅极电极层120之间，因此，栅极电极层120可以更密集地布置。这样，功率半导体器件100a
‑
7的沟道密度可以显著增加。
730.此外，根据功率半导体器件100a
‑
7，由于通过使用形成有累积沟道的沟道区107b降低了阈值电压并且由于电场在沟槽116的边缘上的集中而引起的击穿现象减轻，功率半导体器件100a
‑
7的高耐压特性得以提高。这可能意味着功率半导体器件100a
‑
7的操作的可
靠性得以提高。
731.图83至图86是示出根据本公开的其他实施例的功率半导体器件100b
‑
7，100c
‑
7、100d
‑
7和100e
‑
7的截面图。功率半导体器件100b
‑
7、100c
‑
7、100d
‑
7和100e
‑
7中的每一个可以通过修改图75到图82中的功率半导体器件100
‑
7或100a
‑
7的部分配置来实现，因此，附加描述将省略以避免重复。
732.参照图83，在功率半导体器件100b
‑
7中，阱区110可以朝着漂移区107的垂直部分107a突出得比源极区112的一部分更远。
733.沟道区107b1可以形成在阱区110的突出部分上的半导体层105中。例如，漂移区107的垂直部分107a可以进一步延伸到在阱区110和栅极电极层120之间形成为阱区110的突出的的凹槽部分，可以在垂直部分107a上形成沟道区107b1。上述结构可以使沟道区107b1更受限于栅极电极层120和阱区110之间。
734.参照图84，在功率半导体器件100c
‑
7中，阱区110可以朝着漂移区107的垂直部分107a突出得比源极区112的一部分更远，此外，阱区110可以包括在其端部朝着栅极电极层120延伸的抽头部分。例如，阱区110可以朝着漂移区107的垂直部分107a突出得比源极区112的一部分更远，并且可以包括其端部的抽头部分。
735.沟道区107b2可以形成在阱区110的突出部分上的半导体层105中。例如，沟道区107b2可以以弯曲的形状形成阱区110的突出部分和抽头部分上。上述结构可以使沟道区107b2更受限于栅极电极层120和阱区110之间。
736.参照图85，在功率半导体器件100d
‑
7中，阱区110可以朝着漂移区107的垂直部分107a突出得比源极区112的一部分更远，此外，阱区110可以包括在其端部朝着栅极电极层120延伸的抽头部分。例如，阱区110可以朝着漂移区107的垂直部分107a突出得比源极区112的一部分更远，并且可以包括在其端部的抽头部分。另外，漂移区107的垂直部分107a可以进一步延伸到源极区112的下部与阱区110之间。
737.沟道区107b3可以形成为进一步延伸到源极区112的下部与阱区110之间。例如，沟道区107b3可以呈弯曲形状形成为从阱区110的抽头部分到源极区112的下部。这种结构可以使沟道区107b3和源极区112之间的接触面积变宽。
738.参照图86，功率半导体器件100e
‑
7可以包括源极区112的源极接触区112a中的至少一个凹槽138，该凹槽138形成为穿透源极区112并且凹入至阱区110中。接触区114a可以形成在凹槽138的至少底表面上，以便与阱区110接触。
739.可以形成源极电极层140a以填充凹槽138，因此源极电极层140a可以与阱接触区114a、阱区110和/或源极区112连接。上述结构可以加宽源极电极层140a和阱区110及源极区112之间的接触面积，使得其间的接触电阻减小。
740.在一些实施例中，阱接触区114a可以形成在由凹槽138暴露的阱区110的整个表面上。因此，阱接触区114a可以形成在从凹槽138的底表面和侧壁暴露出来的阱区110上。阱接触区114a的上述结构可以允许源极电极层140a和阱区110之间的接触电阻进一步减小。
741.图87至图89是示出根据本公开的实施例的制造功率半导体器件100a
‑
7的方法的示意性透视图。
742.参照图87，可以在碳化硅(sic)的半导体层105中形成具有第一导电类型的漂移区107。例如，漂移区107可以形成在具有第一导电类型的漏极区102上。在一些实施例中，可以
用第一导电类型的衬底来实现漏极区102，并且可以在衬底上以一个或多个外延层形成漂移区107。
743.接下来，可以在半导体层105中形成具有第二导电类型的阱区110，以使其与漂移区107的至少一部分接触。例如，可以通过在半导体层105中注入具有第二导电类型的杂质来执行阱区110的形成。
744.例如，阱区110可以形成在半导体层105中，使得漂移区107包括垂直部分107a，该垂直部分107a的至少一部分被阱区110围绕。更详细地，可以通过在漂移区107中掺杂与漂移区107相反的导电类型的杂质来形成阱区110。
745.然后，可以在阱区110中形成具有第一导电类型的源极区112。例如，可以通过将第一导电类型的杂质注入到阱区110中来形成源极区112。
746.除了源极区112的形成之外，可以在源极区112和漂移区107之间的半导体层105中形成具有第二导电类型的至少一个沟道区107b，该沟道区107b中沿一个方向形成累积沟道。例如，沟道区107b可以形成在源极区112和漂移区107的垂直部分107a之间。
747.例如，当沟道区107b是漂移区107的一部分时，源极区112可以形成为通过沟道区107b与漂移区107接触。
748.在以上制造方法中，可以执行杂质注入或杂质掺杂，使得当将杂质注入到半导体层105中时杂质被混合或形成外延层。然而，使用掩模图案的离子注入方法可以用于在选择区域中注入杂质。
749.可选地，可以在离子注入之后执行用于活化或扩散杂质的热处理工艺。
750.参照图88，至少一个沟槽116可以形成为从半导体层105的表面凹入到半导体层105中至给定深度。
751.例如，沟槽116可以在一个方向上跨过漂移区107延伸，并且可以形成得比阱区110浅。
752.另外，可以在一个方向上平行地在半导体层105中形成多个沟槽116。
753.例如，可以通过使用光刻形成光掩模，并随后通过使用光掩模作为蚀刻保护层来蚀刻半导体层105来形成沟槽116。
754.参照图89，可以至少在沟槽116的内壁上形成栅极绝缘层118。例如，可以通过氧化半导体层105以形成氧化物或通过在半导体层105上沉积诸如氧化物或氮化物的绝缘材料来形成栅极绝缘层118。
755.接下来，可以在栅极绝缘层118上形成栅极电极层120，以掩埋沟槽116。例如，可以通过在栅极绝缘层118上形成导电层并对导电层进行构图来形成栅极电极层120。栅极电极层120可以通过在多晶硅中掺杂杂质而形成，或者可以形成为包括导电金属或金属硅化物。
756.例如，栅极绝缘层118和栅极电极层120可以形成为进一步突出到沟槽116的外侧。此外，栅极绝缘层118和栅极电极层120可以广泛地形成在覆盖沟槽116的半导体层105上。
757.可以通过使用光刻工艺和蚀刻工艺来执行构图工艺。光刻工艺可以包括通过使用光工艺和显影工艺来形成光致抗蚀剂图案作为掩模层的工艺，并且蚀刻工艺可以包括通过使用光致抗蚀剂图案选择性地蚀刻下层结构的工艺。
758.这样，阱区110可以被布置为比栅极电极层120更深，从而至少在栅极电极层120的一端围绕栅极电极层120的底表面，并且沟道区107b可以在漂移区107和源极区112之间、栅
极电极层120的一侧或相对侧的半导体层105中形成。
759.另外，层间绝缘层130可以形成在栅极电极层120上。
760.接下来，可以在层间绝缘层130上形成源极电极层140。例如，可以通过在层间绝缘层130上形成导电层(例如金属层)并对导电层进行构图来形成源极电极层140。
761.同时，图79至图82所示的功率半导体器件100a
‑
7可以通过向上述功率半导体器件100
‑
7的制造方法中增加一些工艺或者改变或修改该制造方法来制造。
762.例如，当制造功率半导体器件100a
‑
7时，源极区112的形成可以包括在栅极电极层120的至少一端的外侧形成与源极电极层140连接的源极接触区112a。在一些实施例中，源极接触区112a可以不与源极区112区分开。
763.另外，在形成沟槽116之前，可以在源极接触区112a中形成阱接触区114。例如，可以通过将浓度比阱区110高的第二导电类型杂质注入到阱区110的一部分中来形成阱接触区114。
764.当制造功率半导体器件100a
‑
7时，沟槽116可以布置成在一个方向上彼此成直线地间隔开。另外，阱区110、沟道区107b和源极区112可以形成在沟槽116之间的半导体层105中。
765.根据上述制造方法，可以通过使用应用于常规硅衬底的工艺来经济地制造使用碳化硅的半导体层105的功率半导体器件100
‑
7。
766.图90是示出根据本公开的实施例的功率半导体器件100
‑
8的示意性透视图。图91是示出沿着图90的线ii
‑
ii截取的功率半导体器件100
‑
8的平面图。图92是示出沿着图91的线iii
‑
iii截取的功率半导体器件100
‑
8的截面图。
767.参考图90至92，功率半导体器件100
‑
8可以至少包括半导体层105、栅极绝缘层118和栅极电极层120。例如，功率半导体器件100
‑
8可以具有功率mosfet结构。
768.半导体层105可以指一个半导体材料层或多个半导体材料层，例如，可以指一个外延层或多个外延层。另外，半导体层105可以指半导体衬底上的一个或多个外延层。
769.例如，半导体层105可以由碳化硅(sic)形成。更详细地，半导体层105可以包括至少一个碳化硅的外延层。
770.碳化硅(sic)的带隙可以比硅宽，因此即使在高温下也能比硅保持稳定性。另外，因为碳化硅的击穿电场高于硅的击穿电场，所以即使在高温下，碳化硅也可以稳定地操作。因此，与使用硅的情况相比，包括由碳化硅形成的半导体层105的功率半导体器件100
‑
8可以具有高击穿电压，并且可以在高温下提供优异的放热特性和稳定的操作特性。
771.更详细地，半导体层105可以包括漂移区107。漂移区107可以具有第一导电类型，并且可以通过将第一导电类型的杂质注入到半导体层105的一部分中来形成。例如，可以通过将第一导电类型的杂质掺杂在碳化硅的外延层中来形成漂移区107。
772.阱区110可以形成在半导体层105中以与漂移区107接触并且可以具有第二导电类型。例如，可以通过在漂移区107中掺杂与第一导电类型相反的第二导电类型的杂质来形成阱区110。更详细地，可以在漂移区107上设置阱区110。
773.源极区112可以形成在阱区110上或阱区110中，并且可以具有第一导电类型。例如，可以通过在阱区110中掺杂第一导电类型的杂质来形成源极区112。在源极区112中掺杂的第一导电类型杂质的浓度可以高于在漂移区107中掺杂的浓度。
774.另外，漏极区102可以形成在漂移区107下方的半导体层105中，并且可以具有第一导电类型。例如，与漂移区107相比，漏极区102可以掺杂高浓度的杂质。
775.在一些实施例中，可以用具有第一导电类型的碳化硅衬底来实现漏极区102。在这种情况下，漏极区102可以被理解为半导体层105的一部分，或者可以被理解为独立于半导体层105的衬底。
776.可以形成从半导体层105的表面凹入到半导体层105中至给定深度的至少一个沟槽116。沟槽116可以在半导体层105内沿一个方向延伸。一个方向可以指沟槽116的长度方向，而不是沟槽116的深度方向，并且可以指图91的线iii
‑
iii的方向。
777.栅极绝缘层118可以至少形成在沟槽116的内壁上。例如，栅极绝缘层118可以形成在沟槽116的内表面上以及沟槽116外侧的半导体层105上。栅极绝缘层118的厚度可以是均匀的，或者形成在沟槽116的底表面上的栅极绝缘层118的一部分可以比形成在沟槽116的侧壁上的栅极绝缘层118的一部分厚，使得电场在沟槽116的底部减小。
778.例如，栅极绝缘层118可以包括诸如氧化硅、碳化硅、氮化硅、氧化铪、氧化锆或氧化铝的绝缘材料，或者可以包括其堆叠结构。
779.至少一个栅极电极层120可以形成在栅极绝缘层118上以掩埋沟槽116。例如，栅极电极层120可以包括适当的导电材料，诸如多晶硅、金属、金属氮化物、或金属硅化物，或可包括其堆叠结构。
780.在一些实施例中，可以在栅极电极层120下方的半导体层105中形成漂移区107。在漂移区107上的半导体层105中，阱区110可以形成为比栅极电极层120深，以至少围绕栅极电极层120的相对侧壁和底边缘。
781.结电阻减小区108可以形成在半导体层105中，以便在栅极电极层120的底表面下方与漂移区107连接。结电阻减小区108可以具有第一导电类型并且可以通过将第一导电类型的杂质注入到半导体层105中来形成。
782.在一些实施例中，阱区110可以形成为围绕栅极电极层120的侧壁和底表面，并且结电阻减小区108可以形成在栅极电极层120的底表面和漂移区107之间以穿透阱区110。在这种情况下，可以通过在阱区110中掺杂第一导电类型的杂质来形成结电阻减小区108。
783.该阱(110)结构可以更加减轻沟槽116的底表面上(即栅极电极层120的下端边缘)处的电场集中。上述结构可以增加覆盖功率半导体器件100
‑
8的栅极绝缘层118的电场余量，因此，可以提高功率半导体器件100
‑
8的操作的可靠性。
784.沟道区110a可以形成在结电阻减小区108和源极区112之间的半导体层105中。例如，沟道区110a可以沿着栅极电极层120的侧壁形成在结电阻减小区108和源极区112之间的半导体层105中。例如，沟道区110a可以具有第二导电类型，并且在功率半导体器件100
‑
8的操作中，可以沿着一个方向在沟道区110a中形成反型沟道。
785.因为沟道区110a具有与源极区112和漂移区107相反的掺杂类型，所以沟道区110a可以与源极区112和漂移区107形成二极管结。因此，沟道区110a在正常情况下可能不允许电荷移动；然而，当向栅极电极层120施加工作电压时，可以在其中形成反型沟道，从而允许电荷移动。
786.在一些实施例中，沟道区110a可以是阱区110的一部分。在这种情况下，沟道区110a可以整体形成为与阱区110连续地连接。沟道区110a的第二导电类型的杂质的掺杂浓
度可以与阱区110的其余部分的掺杂浓度相同或与其不同，以用于调节阈值电压。
787.结电阻减小区108的第一导电类型的杂质的掺杂浓度可以等于或高于漂移区107的掺杂浓度。在一些实施例中，结电阻减小区108的第一导电类型的杂质的掺杂浓度可以高于漂移区107的掺杂浓度，使得结电阻减小。在这种情况下，因为电阻小于漂移区107的电阻的结电阻减小区108与沟道区110a接合在一起，所以结电阻可以减小。
788.另外，结电阻减小区108的第一导电类型的杂质的掺杂浓度可以等于或低于源极区112和漏极区102的第一导电类型的杂质的掺杂浓度。
789.在一些实施例中，栅极绝缘层118和栅极电极层120可以形成在沟槽116中，此外，可以形成为进一步延伸到沟槽116的外侧。
790.在一些实施例中，可以在半导体层105中提供一个沟槽116或多个沟槽116。在不限制实施例的范围的情况下可以适当地选择沟槽116的数量。
791.例如，多个沟槽116可以沿一个方向平行地形成在半导体层105中。当沟槽116在一个方向上延伸并且在垂直于该一个方向的方向上彼此间隔开时，沟槽116可以平行地布置。
792.在这种情况下，可以在栅极绝缘层118上形成多个栅极电极层120，以填充沟槽116的内部。这样，可以在半导体层105中形成沟槽型的栅极电极层120，并且栅极电极层120可以布置成与沟槽116一样在该一个方向上平行地延伸。
793.层间绝缘层130可以形成在栅极电极层120上。例如，层间绝缘层130可以包括诸如氧化物或氮化物的适当的绝缘材料，或者可以包括其堆叠结构。
794.源极电极层140可以形成在层间绝缘层130上并且可以与源极区112连接。例如，源极电极层140可以由适当的导电材料(金属等)形成。
795.在上述的功率半导体器件100
‑
8中，第一导电类型和第二导电类型可以彼此相反，并且第一导电类型和第二导电类型中的每一个可以是n型和p型中的一个。例如，当第一导电类型是n型时，第二导电类型是p型，反之亦然。
796.更详细地，当功率半导体器件100
‑
8是n型mosfet时，漂移区107可以是n
‑
区，结电阻减小区108可以是n
‑
区，源极区112和漏极区102可以是n 区，阱区110和沟道区110a可以是p
‑
区。
797.在功率半导体器件100
‑
8的操作中，电流通常可以在垂直方向上从漏极区102流向漂移区107和结电阻减小区108，然后可以沿着其上形成沟道区的栅极电极层120的侧壁流至源极区112。
798.在上述的功率半导体器件100
‑
8中，沟槽116中的栅极电极层120可以以条纹型或线型平行地密集地布置，并且沟道区可以设置在栅极电极层120的侧面上。这样，沟道密度可以增加。
799.图93是示出根据本公开的另一实施例的功率半导体器件100a
‑
8的透视图。根据实施例的功率半导体器件100a
‑
8可以通过使用或部分修改图90至图92中的功率半导体器件100
‑
8来实现。因此，附加描述将省略以避免重复。
800.参照图93，在功率半导体器件100a
‑
8中，源极区112可以沿着栅极电极层120的延伸方向连续地形成。例如，源极区112可以广泛地形成为围绕栅极电极层120的上部区域。如上所述，当广泛地形成源极区112时，从漏极区102到源极区112的电荷移动路径可以加宽。
801.图94是示出根据本公开的另一实施例的功率半导体器件100b
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8的示意性透视图。
图95是示出沿图94的线vi
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vi截取的功率半导体器件100b
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8的平面图。图96是示出沿着图95的线vii
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vii截取的功率半导体器件100b
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8的截面图。图97是示出沿着图95的线viii
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viii截取的功率半导体器件100b
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8的截面图。
802.根据实施例的功率半导体器件100b
‑
8可以通过使用或部分修改图90至图92的功率半导体器件100
‑
8来实现。因此，附加描述将省略以避免重复。
803.参照图94至图97，在功率半导体器件100b
‑
8中，源极区112可以包括在栅极电极层120的至少一端的外侧的源极接触区112a。例如，作为源极区112的一部分的源极接触区112a可以指的是与源极电极层140连接的部分。
804.阱接触区114可以形成在源极接触区112a中。例如，阱接触区114可以从阱区110延伸以穿透源极区112，并且可以具有第二导电类型。可以在源极接触区112a中形成一个阱接触区114或多个阱接触区114。
805.例如，阱接触区114可以掺杂有浓度比阱区110更高的第二导电类型的杂质，以减小与源极电极层140连接时的接触电阻。
806.源极电极层140可以与源极接触区112a和阱接触区114共同连接。
807.在一些实施例中，多个沟槽116可以被布置为沿着一个方向彼此成直线地间隔开。这样，栅极电极层120也可以被布置为沿着沟槽116在该一个方向上彼此成直线地间隔开。在这种情况下，阱区110、源极区112、源极接触区112a、阱接触区114可以形成在布置为沿该一个方向彼此成直线地间隔开的沟槽116之间的半导体层105中。
808.例如，功率半导体器件100b
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8可以通过沿着一个方向布置多个图90至图92中的功率半导体器件100
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8的结构并通过在其间布置阱区110、源极区112、源极接触区112a和阱接触区114来形成。
809.例如，当功率半导体器件100
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8是n型mosfet时，源极接触区112a可以是n 区，并且阱接触区114可以是p 区。
810.根据功率半导体器件100b
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8，可以将源极接触区112a和阱接触区114设置在栅极电极层120的外部，而非栅极电极层120之间，从而栅极电极层120可以排列得更密集。这样，功率半导体器件100b
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8的沟道密度可以显著增加。
811.图98是示出根据本公开的另一实施例的功率半导体器件100c
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8的截面图。可以通过修改图94至图97中的功率半导体器件100b
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8的部分配置来实现功率半导体器件100c
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8。因此，附加描述将省略以避免重复因为它们可以互相参照。
812.参照图98，功率半导体器件100c
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8可以包括源极区112的源极接触区112a中的至少一个凹槽138，该凹槽138形成为穿透源极区112并且凹入阱区110中。阱接触区114a可以形成在凹槽138的至少底表面上以与阱区110接触。
813.可以形成源极电极层140a以填充凹槽138，并且源极电极层140a可以与阱接触区114a、阱区110和/或源极区112连接。上述结构可以加宽源极电极层140a和阱区110之间的接触面积以及源极电极层140a和源极区112之间的接触面积，使得它们之间的接触电阻减小。
814.在一些实施例中，阱接触区114a可以形成在由凹槽138暴露的阱区110的整个表面上。因此，阱接触区114a可以形成在从凹槽138的底表面和侧壁上暴露的阱区110上。阱接触区114a的上述结构可以允许源极电极层140a和阱区110之间的接触电阻进一步减小。
815.图99是示出根据本公开的另一实施例的功率半导体器件100d
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8的截面图。可以通过修改图94至图97中的功率半导体器件100b
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8的部分配置来实现功率半导体器件100d
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8。因此，附加描述将省略以避免重复因为它们可以互相参照。
816.参照图99，在功率半导体器件100d
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8中，源极区112可以形成为沿着栅极电极层120的延伸方向连续。例如，源极区112可以沿着栅极电极层120的上部延伸，并且此外，可以在成直线布置的栅极电极层120之间更远地延伸。
817.源极区112可以被广泛地形成为围绕栅极电极层120的上部区域。如上所述，当源极区112被广泛地形成时，可以加宽从漏极区102到源极区112的电荷移动路径。
818.如上所述，根据本公开的实施例，功率半导体器件及其制造方法可以减轻电场的集中并且可以增加沟道密度，从而提高集成程度。
819.当然，这些效果是示例性的，并且本发明的范围不受这些效果的限制。
820.上文中，尽管已经参考示例性实施例和附图描述了本公开，但是本公开不限于此，在不背离本公开的精神和范围的情况下，本公开所属领域的技术人员可以对本公开进行各种修改和改变。