半导体结构及其形成方法与流程

1.本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。


背景技术：

2.在现有的半导体领域中，鳍式场效应晶体管(finfet)是一种新兴的多栅器件，与平面式的金属-氧化物半导体场效应晶体管(mosfet)相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流，现已广泛应用于半导体各种器件中。但随着半导体工艺的进一步发展，晶体管尺度缩小到几纳米以下，finfet本身的尺寸已经缩小至极限后，无论是鳍片距离、短沟道效应、还是漏电和材料极限也使得晶体管制造变得岌岌可危，甚至物理结构都无法完成。
3.环绕式栅极(gate-all-around，gaa)技术成为行业内研究和发展的一个新方向。这项技术的特点是实现了栅极对沟道的四面包裹，源极和漏极不再和基底接触，而是利用线状(棍状)或者平板状、片状等多个源极和漏极横向垂直于栅极分布后，实现mosfet的基本结构和功能。这样设计在很大程度上解决了栅极间距尺寸减小后带来的各种问题，包括电容效应等，再加上沟道被栅极四面包裹，因此沟道电流也比finfet的三面包裹更为顺畅。在应用了gaa技术后，业内估计基本上可以解决3nm乃至以下尺寸的半导体制造问题。
4.然而gaa技术作为行业内发展的一个重要方向，目前仍然有待改善。


技术实现要素：

5.本发明提供一种半导体结构及其形成方法，以改善半导体结构性能。
6.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底；位于所述衬底上的掺杂层，所述掺杂层包括相邻的第一区和第二区；位于所述第一区上的沟道柱；位于所述第二区表面的接触层。
7.可选的，还包括：位于所述接触层部分表面的第一导电插塞。
8.可选的，还包括：位于所述沟道柱侧壁和所述第一区表面的栅介质层。
9.可选的，所述栅介质层的材料包括高k介质材料。
10.可选的，还包括：位于所述掺杂层和接触层表面的隔离层，所述隔离层位于沟道柱侧壁的部分栅介质层表面，且所述隔离层表面低于所述沟道柱的顶部表面。
11.可选的，还包括：位于所述栅介质层和所述沟道柱侧壁、所述第一区表面之间的栅氧层。
12.可选的，所述栅氧层的材料包括氧化硅。
13.可选的，还包括：位于所述隔离层和所述栅介质层之间的覆盖层。
14.可选的，所述覆盖层的材料包括氧化物。
15.可选的，还包括：位于所述沟道柱侧壁的栅介质层表面的栅极层，所述栅极层包围所述沟道柱，且所述栅极层还位于所述第一区上的所述隔离层表面。
16.可选的，包括：所述栅极层与所述栅介质层之间还具有功函数层。
17.可选的，所述栅极层的材料包括金属。
18.可选的，还包括：位于所述隔离层表面的层间介质层，所述层间介质层还位于所述栅极层表面。
19.可选的，所述第一导电插塞还位于所述层间介质层和所述隔离层内。
20.可选的，所述掺杂层和所述沟道柱内掺杂有n型离子或p型离子。
21.可选的，所述接触层的材料包括金属硅化物。
22.可选的，还包括：位于所述沟道柱顶部表面的硬掩膜层。
23.可选的，所述硬掩膜层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料中的一种或多种。
24.相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成掺杂层，所述掺杂层包括相邻的第一区和第二区；在所述第一区上形成沟道柱；在所述第二区表面形成接触层。
25.可选的，还包括：在所述接触层的部分表面形成第一导电插塞。
26.可选的，形成所述接触层之前，还包括：在所述沟道柱侧壁和所述第一区表面形成栅介质层、以及位于所述栅介质层侧壁表面的牺牲侧墙。
27.可选的，所述接触层的形成方法包括：以所述牺牲侧墙为掩膜，采用自对准硅化工艺在所述第二区表面形成所述接触层；形成所述接触层后去除所述牺牲侧墙。
28.可选的，所述牺牲侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料中的一种或多种。
29.可选的，所述栅介质层的材料包括高k介质材料。
30.可选的，在形成所述第一导电插塞前，在所述掺杂层和所述接触层表面形成隔离层，所述隔离层位于所述沟道柱侧壁的部分栅介质层表面，且所述隔离层表面低于所述沟道柱的顶部表面。
31.可选的，所述栅介质层和所述牺牲侧墙的形成方法包括：在所述掺杂层表面和所述沟道柱侧壁和顶部表面形成栅极介质材料层；在所述栅极介质材料层表面形成牺牲侧墙材料层；回刻蚀所述牺牲侧墙材料层和所述栅极介质材料层，直到露出所述沟道柱顶部表面和所述第二区表面，形成所述牺牲侧墙和所述栅介质层。
32.可选的，还包括：在形成所述栅介质材料层前，在所述掺杂层表面和所述沟道柱侧壁和顶部表面形成栅氧材料层；在回刻蚀所述栅极介质材料层之后，刻蚀所述栅氧材料层以形成栅氧层。
33.可选的，所述栅氧层的材料包括氧化硅。
34.可选的，还包括：在所述隔离层和所述栅介质层之间还形成覆盖层。
35.可选的，所述覆盖层的形成方法包括：在形成所述牺牲侧墙材料层前，在所述栅介质材料层上形成覆盖材料层；在回刻蚀所述牺牲侧墙材料层后，刻蚀所述覆盖材料层形成初始覆盖层；在形成所述隔离层后，去除所述隔离层暴露出的初始覆盖层，形成所述覆盖层。
36.可选的，还包括：所述初始覆盖层的材料包括氧化物。
37.可选的，在所述覆盖层形成后，所述第一导电插塞形成前，还包括：在所述隔离层暴露出的所述沟道柱侧壁的栅介质层表面形成栅极层，所述栅极层包围所述沟道柱。
38.可选的，还包括：在所述栅极层与所述栅介质层之间还形成功函数层。
39.可选的，所述功函数层的材料包括金属化合物。
40.可选的，在所述栅极层形成后，所述第一导电插塞形成前，还包括：在所隔离层表面形成层间介质层，所述层间介质层还位于所述栅极层表面。
41.可选的，所述第一导电插塞的形成方法包括：在所述层间介质层和所述隔离层内形成通孔，所述通孔底部暴露出所述接触层表面；在所述通孔内填充导电材料，形成所述第一导电插塞。
42.可选的，在所述掺杂层和所述沟道柱内掺入n型或p型离子。
43.可选的，所述接触层的材料包括金属硅化物。
44.可选的，还包括：在所述沟道柱顶部表面形成硬掩膜层。
45.可选的，所述硬掩膜层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料中的一种或多种。
46.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
47.本发明技术方案提供的半导体结构中，位于所述衬底上的掺杂层，所述掺杂层包括多个相邻的第一区和第二区，位于所述第一区上的沟道柱；位于所述第二区表面的接触层，所述接触层覆盖所述第二区表面，使第二区表面的电阻降低，使所述掺杂层通过位于所述接触层上的第一导电插塞与外界电路连接时，有效降低所述掺杂层与第一导电插塞之间的接触电阻；另一方面，所述接触层与所述沟道柱分别位于所述第一区上和所述第二区表面，所述接触层与所述沟道柱位于不同的区，可以使所述掺杂层和所述沟道柱与外界电路连接时，位于所述第二区表面的第一导电插塞和位于所述沟道柱表面的第二导电插塞两者之间的距离较远，有效降低所述第一导电插塞与所述第二导电插塞之间的寄生电容。
48.本发明技术方案中的半导体结构形成方法中，在所述衬底上形成掺杂层，所述掺杂层包括多个相邻的第一区和第二区，在所述第一区上形成沟道柱，在所述第二区表面形成接触层，所述接触层覆盖所述第二区表面，使第二区表面的电阻降低，使所述掺杂层通过位于所述接触层上的第一导电插塞与外界电路连接时，有效降低所述掺杂层与第一导电插塞之间的接触电阻；另一方面，所述接触层与所述沟道柱分别位于所述第一区和所述第二区表面，所述接触层与所述沟道柱位于不同的区，可以使所述掺杂层和所述沟道柱与外界电路连接时，位于所述第二区表面的第一导电插塞和位于所述沟道柱表面的第二导电插塞两者之间的距离较远，有效降低所述第一导电插塞与所述第二导电插塞之间的寄生电容。
附图说明
49.图1至图3是一种半导体结构的剖面结构示意图；
50.图4至图12是本发明实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
具体实施方式
51.如背景技术所述，采用现有的gaa技术形成的半导体结构，性能亟需提升。现结合一种半导体结构进行说明分析。
52.需要说明的是，本发明的实施中所记载的“表面”用于定义结构之间的相互位置，
并不限定结构之间直接接触。
53.图1至图3是一种半导体结构的剖面结构示意图。
54.请参考图1，提供衬底100，所述衬底包括基底101和位于所述基底101表面的掺杂层102；在所述掺杂层102上形成鳍部103；在所述掺杂层102表面形成隔离结构104，所述隔离结构104还位于所述鳍部103的部分侧壁，且所述隔离结构104的顶部表面低于所述鳍部103的顶部表面。
55.请参考图2，覆盖部分所述鳍部103侧壁形成栅介质层105，所述栅介质层105还位于所述隔离结构104上，所述栅介质层105的顶部低于所述鳍部103的顶部表面；在所述栅介质层表面形成栅极层106。
56.请参考图3，在所述隔离结构104表面形成层间介质层107，所述层间介质层107还位于所述栅极层106和所述鳍部103侧壁；在所述层间介质层107内形成接触孔(未标出)，所述接触孔底部暴露出所述掺杂层102表面；在所述接触孔底部形成接触层108；在所述接触孔内填充导电材料形成导电插塞109。
57.上述方法形成的gaa器件，所述接触层108仅覆盖所述掺杂层102的部分表面，所述接触层108的接触面较小，无法有效地降低所述掺杂层102与所述第一插塞109之间的接触电阻。
58.为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，在所述衬底上形成掺杂层，所述掺杂层包括多个相邻的第一区和第二区，在所述第一区上形成沟道柱，在所述第二区表面形成接触层，所述接触层覆盖所述第二区表面，使第二区表面的电阻降低，使所述掺杂层通过位于所述接触层上的第一导电插塞与外界电路连接时，有效降低所述掺杂层与第一导电插塞之间的接触电阻；另一方面，所述接触层与所述沟道柱分别位于所述第一区和所述第二区表面，所述接触层与所述沟道柱位于不同的区，可以使所述掺杂层和所述沟道柱与外界电路连接时，位于所述第二区表面的第一导电插塞和位于所述沟道柱表面的第二导电插塞两者之间的距离较远，有效降低所述第一导电插塞与所述第二导电插塞之间的寄生电容。
59.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例，做详细的说明。
60.图4至图12是本发明实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
61.请参考图4，提供衬底201；在所述衬底201上形成掺杂层202，所述掺杂层202包括多个相邻的第一区ⅰ和第二区ⅱ；在所述第一区ⅰ上形成沟道柱203。
62.所述衬底201的材料包括硅。
63.所述掺杂层202的材料包括硅、锗硅、碳化硅等材料，所述掺杂层202用于后续形成源(漏)极。本实施例中，所述掺杂层202的材料为硅。
64.所述掺杂层202的形成方法包括：在所述衬底201上形成掺杂材料层；在所述掺杂材料层内掺入n型离子或p型离子形成掺杂层202。本实施例中，所述掺杂层202内的掺杂离子为n型，在掺杂材料层内掺入n型离子或p型离子的工艺为离子注入工艺或原位掺杂工艺。
65.所述沟道柱203的材料包括硅、锗硅或碳化硅，所述沟道柱203用于后续形成沟道区和漏(源)极。本实施例中，所述沟道柱203的材料为硅。
66.所述沟道203的形成方法包括：在所述掺杂层表面形成初始沟道材料层；在所述初始沟道材料层内掺入n型或p型离子形成初始沟道区；在所述初始沟道材料层顶部表面形成图形化的硬掩膜层204；以所述硬掩膜层204为掩膜刻蚀所述初始沟道材料层，形成所述沟道柱203。本实施例中，所述初始沟道材料层内的掺杂离子为p型。
67.本实施例中，所述硬掩膜层204的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料中的一种或多种。所述硬掩膜层204用于保护所述沟道柱203，防止后续工艺过程时，使所述沟道柱203受到损伤。
68.本实施例中，后续在所述沟道柱203侧壁和所述第一区ⅰ表面形成栅介质层、以及位于所述栅介质层侧壁表面的牺牲侧墙，所述栅介质层和所述牺牲侧墙的形成方法如图5至图6所示。
69.请参考图5，在所述掺杂层202表面和所述沟道柱203侧壁和顶部表面形成栅极介质材料层205；在所述栅极介质材料层205表面形成牺牲侧墙材料层206。
70.所述栅极介质材料层205用于后续形成栅介质层。所述栅介质材料层205的材料包括高k介质材料。本实施例中，所述栅介质材料层205的材料为氧化铪。
71.本实施例中，还包括：在形成所述栅介质材料层205前，在所述掺杂层202表面和所述沟道柱203侧壁和顶部表面形成栅氧材料层207。
72.所述栅氧材料层207用于后续形成栅氧层，所述栅氧材料层207的材料为氧化硅。另一实施例中，所述栅氧材料层207的材料为氮氧化硅。
73.本实施例中，还包括：在形成所述牺牲侧墙材料层206前，在所述栅介质材料层205上形成覆盖材料层208。
74.所述覆盖材料层208的材料包括氧化物。本实施例中，所述覆盖材料层208的材料为氧化硅。所述覆盖材料层208用于后续形成初始覆盖层，所述初始覆盖层用于后续形成覆盖层。
75.所述牺牲侧墙材料层206的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料中的一种或多种。所述牺牲侧墙材料层206用于形成牺牲侧墙，后续以所述牺牲侧墙为掩膜，采用自对准硅化工艺在所述第二区ⅱ表面形成所述接触层。
76.请参考图6，回刻蚀所述牺牲侧墙材料层206(如图5所示)和所述栅极介质材料层205(如图5所示)，直到露出所述沟道柱203顶部表面和所述第二区ⅱ表面，形成所述牺牲侧墙209和所述栅介质层210。
77.在回刻蚀所述栅极介质材料层205之后，刻蚀所述栅氧材料层207(如图5所示)以形成栅氧层211。本实施例中，所述栅氧层207的材料为氧化硅。另一实施例中，所述栅氧层的材料为氮氧化硅。所述栅氧层211用于改善栅介质层210与沟道柱203的界面态。
78.在回刻蚀所述牺牲侧墙材料层206后，刻蚀所述覆盖材料层208(如图5所示)形成初始覆盖层212。本实施例中，所述初始覆盖层的材料为氧化硅。所述初始覆盖层212用于形成覆盖层，并且在后续去除所述牺牲侧墙209时，用于保护所述栅介质层210，使所述栅介质层210不受损伤。
79.所述牺牲侧墙209的厚度范围为3纳米至15纳米。所述牺牲侧墙用于定位后续形成的接触层。后续在所述接触层上形成第一导电插塞；在所述沟道柱上形成第二导电插塞。所述牺牲侧墙209的厚度决定了所述第一导电插塞与所述第二导电插塞的距离，从而可以通
过调节所述牺牲侧墙的厚度，来降低所述第一导电插塞和所述第二导电插塞之间的寄生电容。
80.请参考图7，在形成所述牺牲侧墙209和所述栅介质层210之后，在所述第二区ⅱ表面形成接触层213；形成所述接触层213后去除所述牺牲侧墙209(图中未标出)。
81.所述接触层213的形成方法包括：以所述牺牲侧墙209为掩膜，在所述第二区ⅱ表面形成金属膜，形成所述金属膜后，对所述金属膜和所述第二区进行两次快速热退火处理，通过自对准硅化工艺在所述第二区ⅱ表面形成金属硅化物，形成所述接触层213。
82.所述接触层213的厚度范围为4纳米至20纳米。
83.所述接触层213的材料包括金属硅化物，如硅化钨、硅化钴、硅化钛、硅化钴、硅铂化镍等。本实施例中，所述接触层213的材料为硅化钨。所述接触层213覆盖所述第二区ⅱ表面，使第二区ⅱ表面的电阻降低，使所述掺杂层202通过位于所述接触层上的第一导电插塞与外界电路连接时，有效降低所述掺杂层202与第一导电插塞之间的接触电阻；另一方面，所述接触层213与所述沟道柱203分别位于所述第一区ι上和所述第二区ⅱ表面，所述接触层213与所述沟道柱203位于不同的区，可以使所述掺杂层202和所述沟道柱203与外界电路连接时，位于所述第二区ⅱ表面的第一导电插塞和位于所述沟道柱203表面的第二导电插塞两者之间的距离较远，有效降低所述第一导电插塞与所述第二导电插塞之间的寄生电容。
84.请参考图8，在所述掺杂层202和所述接触层213表面形成隔离层214，所述隔离层214位于所述沟道柱203侧壁的部分栅介质层210表面，且所述隔离层214表面低于所述沟道柱203的顶部表面。
85.本实施例中，还包括：在形成所述隔离层214后，去除所述隔离层214暴露出的初始覆盖层212，形成所述覆盖层215。所述覆盖层215用于所述隔离层214和所述栅介质层210之间的粘结层。
86.所述隔离层214的形成方法包括：在所述掺杂层202和所述接触层213表面沉积氧化硅材料层；平坦化所述氧化硅材料层；回刻蚀所述氧化硅材料层，直到暴露出部分所述沟道柱203侧壁的部分栅介质层210表面和所述沟道柱203的顶部表面，形成所述隔离层214。本实施例中，回刻蚀所述氧化硅材料层，直到暴露出部分所述沟道柱203侧壁的部分初始覆盖层212表面和所述沟道柱203的顶部表面。
87.沉积氧化硅材料层的工艺包括化学气相沉积工艺。本实施例中，沉积氧化硅材料层的工艺为流体化学气相沉积工艺。流体化学气相沉积法形成的所述隔离层214不容易产生空隙等缺陷。
88.所述隔离层214的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料中的一种或多种。所述隔离层214用于隔离所述接触层213与后续形成的栅极层，并用于在导电插塞之间、以及导电插塞与栅极层之间进行电绝缘。
89.后续，在所述隔离层214暴露出的所述沟道柱侧壁的栅介质层210表面形成栅极层，所述栅极层包围所述沟道柱203，所述栅极层的形成方法如图9至图10所示。
90.请参考图9，在所述隔离层214表面形成栅极材料层215，所述栅极材料层215还位于所述沟道柱203的顶部表面、所述沟道柱203侧壁的栅介质层210表面。
91.所述栅极材料层215还位于所述硬掩膜层204表面。
92.所述栅极材料层215的材料包括金属；所述金属包括铜、铝或者钨。本实施例中，所述栅极材料层215的材料为铝。
93.所述栅极材料层215的形成工艺包括原子层淀积工艺，物理气相沉积工艺，或电镀工艺等。本实施例中，所述栅极材料层215采用原子层淀积工艺形成。
94.本实施例中，在形成栅极材料层215前，在所述隔离层214表面形成功函数材料层216，所述功函数材料层216还位于所述硬掩膜层204表面、所述沟道柱203侧壁的栅介质层210表面。
95.请参考图10，回刻蚀所述栅极材料层215，直到露出所述隔离层214表面、所述沟道柱203的顶部表面，形成所述栅极层217。
96.在本实施例中，还包括：去除所述沟道柱203的顶部的硬掩膜层204。
97.本实施例中，还包括：回刻蚀所述栅极材料层215后，刻蚀所述栅极介质层210和所述栅氧层211直到露出所述沟道柱的部分侧壁表面，所述栅极介质层210和所述栅氧层211被部分保留。另一实施例中，只回刻蚀所述栅极材料层，所述沟道柱203侧壁的所述栅极介质层和所述栅氧层被全部保留。
98.在本实施例中，还包括：刻蚀所述功函数材料层216，形成所述功函数层218。本实施例中，所述功函数材料层216的材料为taaln。另一实施例中，所述功函数材料层216的材料为tan。所述功函数材料层216用于后续形成功函数层，所述功函数层用于调节后续形成的半导体器件的阈值电压。
99.又一实施例中，所述功函数层在所述栅极层形成前形成，且在所述栅极材料层形成前形成，所述功函数层和所述栅极层的形成方法包括：在所述隔离层表面形成功函数材料层，所述功函数材料层还位于所述硬掩膜层表面、所述沟道柱侧壁的栅介质层表面；回刻所述功函数材料层直到露出所述隔离层表面、所述沟道柱的顶部表面和部分所述沟道柱的部分侧壁，形成所述功函数层；覆盖所述功函数层形成栅极材料层；回刻所述栅极材料层直到露出所述隔离层表面、所述沟道柱的顶部表面和所述沟道柱的部分侧壁，形成所述栅极层。
100.本实施例中，所述隔离层214上的部分所述栅极材料层215和部分所述功函数材料层216被保留，在所述沟道柱203一侧形成“l型”栅极层，以便于后续在所述隔离层214上的栅极层217上形成第三导电插塞。
101.请参考图11，在暴露出的沟道柱203内掺入n型或p型离子，形成掺杂区219；在所述隔离层214表面形成层间介质层220，所述层间介质层220还位于所述栅极层217表面和暴露出的沟道柱203表面。
102.本实施例中，在暴露出的沟道柱203内掺入n型离子，形成掺杂区219。所述掺杂区219用于形成源(漏)极。
103.所述层间介质层220用于后续器件制造工艺中隔离金属互连线与器件，降低金属与衬底之间的寄生电容，改善金属横跨不同的区域而形成寄生的场效应晶体管。
104.所述层间介质层220的材料包括氧化硅。
105.所述层间介质层220的形成方法包括：采用化学气相沉积工艺在所述隔离层214表面、所述沟道柱203侧壁和表面、所述栅极层217表面形成介质材料层；采用化学机械研磨工艺平坦化所述介质材料层。
106.请参考图12，在所述接触层213的部分表面形成第一导电插塞221。
107.所述第一导电插塞221的形成方法包括：在所述层间介质层220和所述隔离层214内形成通孔(图中未标出)，所述通孔底部暴露出所述接触层213表面；在所述通孔内填充导电材料，形成所述第一导电插塞221。
108.在本实施例中，还包括：在所述沟道柱203部分表面形成第二导电插塞222，所述第二导电插塞222还位于所述层间介质层220内；在所述栅极层217上形成第三导电插塞223，所述第三导电插塞223还位于所述层间介质层220内。本实施例中，所述第三导电插塞223位于所述隔离层214上的栅极层217上，且与所述第一导电插塞221位于所述沟道柱203的不同侧，以减少第三导电插塞223和第一导电插塞221之间的寄生电容。
109.相应的，本发明技术方案还提供一种上述形成方法所形成的半导体结构的实施例，请继续参考图12，包括：衬底201；位于所述衬底201上的掺杂层202，所述掺杂层202包括多个相邻的第一区ⅰ和第二区ⅱ；位于所述第一区ⅰ上的沟道柱203；位于所述第二区ⅱ表面的接触层213。
110.所述接触层213覆盖所述第二区ⅱ表面，使第二区ⅱ表面的电阻降低，使所述掺杂层202通过位于所述接触层213上的第一导电插塞与外界电路连接时，有效降低所述掺杂层202与第一导电插塞之间的接触电阻；另一方面，所述接触层213与所述沟道柱203分别位于所述第一区ι上和所述第二区ⅱ表面，所述接触层213与所述沟道柱203位于不同的区，可以使所述掺杂层202和所述沟道柱203与外界电路连接时，位于所述第二区ⅱ表面的第一导电插塞和位于所述沟道柱203表面的第二导电插塞两者之间的距离较远，有效降低所述第一导电插塞与所述第二导电插塞之间的寄生电容。
111.所述半导体结构还包括：位于所述接触层213部分表面的第一导电插塞221。
112.所述半导体结构还包括：位于所述沟道柱203侧壁和所述第一区ⅰ表面的栅介质层210。
113.所述栅介质层210的材料包括高k介质材料。
114.所述半导体结构，还包括：位于所述掺杂层202和接触层213表面的隔离层214，所述隔离层214位于沟道柱203侧壁的部分栅介质层210表面，且所述隔离层214表面低于所述沟道柱203的顶部表面。
115.所述半导体结构，还包括：位于所述栅介质层210和所述沟道柱203侧壁、所述第一区ⅰ表面之间的栅氧层211。
116.所述栅氧层211的材料包括氧化硅。
117.所述半导体结构还包括：位于所述隔离层214和所述栅介质层210之间的覆盖层215。
118.所述覆盖层215的材料包括氧化物。
119.所述半导体结构还包括：位于所述沟道柱203侧壁的栅介质层210表面的栅极层217，所述栅极层217包围所述沟道柱203，且所述栅极层217还位于所述第一区ⅰ上的所述隔离层214表面。
120.所述半导体结构包括：所述栅极层217与所述栅介质层210之间还具有功函数层218。
121.所述栅极层217的材料包括金属。
122.所述半导体结构还包括：位于所述隔离层214表面的层间介质层220，所述层间介质层220还位于所述栅极层217表面。
123.所述第一导电插塞221还位于所述层间介质层220和所述隔离层214内。
124.所述掺杂层202和所述沟道柱203内掺杂有n型离子或p型离子。
125.所述接触层213的材料包括金属硅化物，如硅化钨、硅化钴、硅化钛、硅化钴、硅铂化镍等。本实施例中，所述接触层213的材料为硅化钨。所述接触层213用于降低所述掺杂层202与第一导电插塞221之间的接触电阻。
126.所述半导体结构还包括：位于所述沟道柱203顶部表面的硬掩膜层204(如图9所示)。
127.所述硬掩膜层204的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料中的一种或多种。
128.位于所述栅极层217露出的所述沟道柱203内的掺杂区219。
129.位于所述隔离层214表面形成层间介质层220，所述层间介质层220还位于所述栅极层217表面和暴露出的沟道柱203表面。
130.位于所述沟道柱203部分表面的第二导电插塞222，所述第二导电插塞222还位于所述层间介质层220内；位于所述栅极层217上的第三导电插塞223，所述第三导电插塞223还位于所述层间介质层220内。所述第三导电插塞223位于所述隔离层214上的栅极层217上，且与所述第一导电插塞221位于所述沟道柱203的不同侧，可减少第三导电插塞223和第一导电插塞221之间的寄生电容。
131.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。