半导体结构及其制作方法与流程

1.本发明实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。


背景技术：

2.存储器是一种常见的半导体结构。存储器是用来存储程序和各种数据信息的记忆部件，通常包括电容结构、位线以及字线，电容结构用来存储代表存储信息的电荷，位线或字线用于控制电容结构的存储状态。其中，位线或字线需通过导电连接线引出来，与控制电路连接。
3.然而在形成导电连接线的工艺步骤中，相邻导电连接线的间隔中残留的导电材料会造成相邻导电连接线之间产生信号干扰。


技术实现要素：

4.本发明实施例提供一种半导体结构及其制作方法，有利于降低相邻导电连接线之间的信号干扰。
5.为解决上述问题，本发明实施例提供一种半导体结构的制作方法，包括：提供基底，所述基底包括外围区，且所述外围区包括导线引出区，所述基底上具有多个分立的位线结构，相邻所述位线结构之间形成有介质层，且所述外围区具有贯穿所述介质层的第一接触孔；形成填充层，所述填充层填充于所述第一接触孔内，且所述填充层顶部低于所述介质层顶部，剩余所述第一接触孔为第一通孔；对所述导线引出区进行刻蚀，形成至少两个第二通孔；形成第一导电层，所述第一导电层填充满所述第一通孔以及所述第二通孔；去除位于所述第一通孔侧壁的至少部分所述第一导电层；形成第二导电层，所述第二导电层为连续膜层，所述第二导电层位于所述介质层正上方，且还位于剩余的所述第一导电层表面；图形化所述第二导电层，形成与所述导线引出区的所述第一导电层电连接的导电连接线。
6.另外，所述位线结构包括依次堆叠形成的位线导电层以及盖层，所述对所述导线引出区进行刻蚀的工艺步骤包括：刻蚀所述导线引出区的所述盖层，暴露出所述导线引出区的所述位线导电层，形成至少两个所述第二通孔。
7.另外，所述基底中具有多个分立的字线，所述对所述导线引出区进行刻蚀的工艺步骤包括：刻蚀所述导线引出区，直至暴露出所述字线，形成至少两个所述第二通孔。
8.另外，形成所述第一导电层包括：在所述第一通孔和所述第二通孔中依次堆叠形成扩散阻挡层以及金属层，所述扩散阻挡层至少位于所述第一通孔侧壁，所述金属层填充满所述第一通孔以及所述第二通孔；所述去除位于所述第一通孔侧壁的至少部分所述第一导电层，包括：去除位于所述第一通孔侧壁的至少部分所述扩散阻挡层。
9.另外，所述扩散阻挡层的厚度为5-15nm，且所述扩散阻挡层的厚度小于所述金属层的厚度。
10.另外，形成所述第一导电层的工艺步骤包括：形成填充满所述第一通孔以及所述第二通孔的导电膜，所述导电膜还位于所述介质层正上方；对所述导电膜进行平坦化处理，
去除高于所述介质层顶部的所述导电膜，形成所述第一导电层。
11.另外，在垂直于所述基底表面方向上，去除所述第一导电层的长度大于或等于50nm。
12.另外，所述填充层的材料为绝缘材料；所述第一接触孔为伪电容接触孔。
13.另外，所述基底还包括阵列区，且所述阵列区具有贯穿所述介质层的第二接触孔；形成第三导电层，所述第三导电层填充于所述第二接触孔内，且所述第三导电层顶部低于所述介质层顶部，剩余所述第二接触孔为第三通孔；在形成所述第一导电层的工艺步骤中，所述第一导电层还填充满所述第三通孔；在形成所述第二导电层的工艺步骤中，所述第二导电层还位于所述阵列区；图形化所述第二导电层的工艺步骤中，还图形化位于所述阵列区的所述第二导电层，以形成多个分立的电容接触层，所述电容接触层与位于所述第三通孔内的所述第一导电层电连接。
14.相应地，本发明实施例还提供一种半导体结构包括：基底，所述基底包括外围区，且所述外围区包括导线引出区，所述基底上具有多个分立的位线结构；相邻所述位线结构之间具有介质层，且所述外围区具有贯穿所述介质层的第一接触孔；所述导线引出区具有第二通孔；所述第一接触孔中具有填充层，且所述填充层顶部低于所述介质层顶部，剩余所述第一接触孔为第一通孔；第一导电层，所述第一导电层位于所述第一通孔和所述第二通孔中，且所述第一导电层与所述第一通孔侧壁具有间隙；导电连接线，所述导电连接线位于所述介质层正上方，且与所述导线引出区的所述第一导电层相接触，且所述导电连接线与位于所述第一通孔内的所述第一导电层电绝缘。
15.另外，所述位线结构包括位于所述基底上的位线导电层和位于所述位线导电层上且远离所述基底一侧的盖层，所述第二通孔暴露出所述位线导电层。
16.另外，所述基底中包括：多个分立的字线，所述第二通孔暴露出所述字线。
17.另外，所述第一导电层包括：扩散阻挡层，所述扩散阻挡层至少位于所述第一通孔和所述第二通孔的底部；金属层，所述金属层至少位于所述第二通孔的所述扩散阻挡层上。
18.另外，所述金属层还位于所述第一通孔的所述扩散阻挡层上，且所述金属层与所述第一通孔的侧壁具有间隙。
19.与现有技术相比，本发明实施例提供的技术方案具有以下优点：
20.上述技术方案中，在形成填充满第一通孔以及第二通孔的第一导电层之后，去除位于第一通孔侧壁的至少部分第一导电层，在后续图形化第二导电层形成导电连接线时，相邻导电连接线的间隔处会暴露出部分第一通孔，由于第一通孔侧壁的至少部分第一导电层已被去除，则相邻导电连接线不会通过该第一通孔的侧壁的第一导电层实现电连接，从而有利于降低相邻导电连接线之间的信号干扰。
附图说明
21.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
22.图1-图8为本发明第一实施例提供的半导体结构的制作方法各步骤对应的结构示意图；
23.图9为本发明第一实施例提供的半导体结构第一通孔侧壁的第一导电层未去除的结构示意图；
24.图10-图11为本发明第二实施例提供的半导体结构的制作方法对应的结构示意图。
具体实施方式
25.由背景技术可知，现有技术半导体结构中相邻导电连接线间存在信号干扰。
26.具体而言，制作半导体结构的过程中，形成填充满第一通孔和第二通孔的导电层，并对导电层进行图形化形成导电连接线期间，相邻导电连接线间隔处的第一通孔侧壁的导电层没有被完全刻蚀掉，相邻导电连接线通过第一通孔中留存的导电层实现电连接，从而产生信号干扰。
27.为解决上述问题，本发明实施例提供一种半导体结构的制作方法，在第一通孔和第二通孔中形成第一导电层，并去除位于第一通孔侧壁的至少部分第一导电层，则当后续形成的相邻导电连接线间隔处具有第一通孔时，第一导电层与第一通孔的侧壁具有间隙，从而相邻导电连接线不会通过第一通孔侧壁的第一导电层实现电连接，有利于降低相邻导电连接线之间的信号干扰。
28.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。
29.图1-图7为本发明第一实施例提供的半导体结构的制作方法各步骤对应的结构示意图。以下将结合附图对第一实施例提供的半导体结构的制作方法进行详细说明。
30.参考图1至图3，图1为俯视结构示意图，图2为图1沿aa1方向的局部剖面结构示意图，图3为图1沿bb1方向的局部剖面结构示意图，提供基底100，基底100包括外围区i，且外围区i包括导线引出区ii，基底100上具有多个分立的位线结构，相邻位线结构之间形成有介质层102，且外围区i具有贯穿介质层102的第一接触孔。
31.本实施例中，以导线引出区ii为位线引出区作为示例，也就是说，后续形成与导线引出区ii的位线导电层电连接的导电连接线。此外，图1中示意出了2个导电引出区ii，有关导线引出区ii的数据可以根据实际情况设定。
32.本实施例中，基底100为硅衬底，具体地，基底100中具有隔离结构110和有源区120，隔离结构110的材料为氧化物。在其他实施例中，基底也可以为锗衬底、锗化硅衬底、碳化硅衬底或者绝缘体上的硅衬底等。
33.本实施例中，位线结构包括依次堆叠形成的位线导电层111以及盖层121，且位线导电层111和基底100之间还包括位线扩散阻挡层131和位线接触层141。此外，位线侧壁具有一次堆叠形成的第一侧壁保护层151和第二侧壁保护层161，第一侧壁保护层151顶部与第二侧壁保护层161顶部齐平，且均低于介质层102顶部。位线导电层111的材料为钨，盖层121的材料为氮化硅，位线扩散阻挡层131的材料为氮化钛，位线接触层141的材料为多晶硅，第一侧壁保护层151和第二侧壁保护层161的材料为氧化物或氮化物，在其它实施例中，也可以在位线侧壁设置单层保护层或三层保护层。
34.此外，介质层102的材料与盖层121的材料可以相同，且介质层102的延伸方向与位线的延伸方向的夹角为60-90
°
，在其他实施例中，介质层的材料与盖层的材料也可以不相同。
35.本实施例中，基底100还包括阵列区iii，且阵列区iii具有贯穿介质层102的第二接触孔。第二接触孔为电容接触孔，即用于与基底100内的有源区120电连接的电容接触孔，该电容接触孔为后续形成的电容与基底100电连接提供工艺基础。可以理解的是，第二接触孔与第一接触孔可以为同一工艺步骤中形成的。继续参考图1至图3，形成填充层103，填充层103填充于第一接触孔内，且填充层103顶部低于介质层102顶部，剩余第一接触孔为第一通孔104。
36.本实施例中，在垂直于基底100表面方向上，第一通孔104的高度为50-150nm，进一步可以为90-110nm。
37.本实施例中，填充层103的材料为绝缘材料，具体地，绝缘材料包括氧化物，因而第一接触孔为伪电容接触孔，使得后续在第一通孔104中形成的第一导电层与第一接触孔底部的有源区120电隔离。
38.需要说明的是，在其他实施例中，填充层的材料也可以为导电材料。
39.还包括步骤：形成第三导电层108，第三导电层108填充于第二接触孔内，且第三导电层108顶部低于介质层102顶部，剩余第二接触孔为第三通孔。该第三导电层108为电容接触结构。继续参考图1，对导线引出区ii进行刻蚀，形成至少两个第二通孔105。具体地，每一导线引出区ii对应形成第一通孔105。本实施例中对导线引出区ii进行刻蚀的工艺步骤包括：刻蚀导线引出区ii的盖层121，暴露出导线引出区ii的为位线导电层111，形成至少两个第二通孔105。
40.本实施例中，通过后续向第二通孔105中填充导电材料实现位线导电层111与控制电路的电连接，通过位线控制电容结构的存储状态。第二通孔105间隔排布，且相邻第二通孔105之间通过介质层102和盖层121实现隔离。
41.参考图4，形成第一导电层106，第一导电层106填充满第一通孔104(参考图2)以及第二通孔105(参考图3)。
42.本实施例中，形成第一导电层106包括：在第一通孔104和第二通孔105中依次堆叠形成扩散阻挡层116以及金属层126，扩散阻挡层116至少位于第一通孔104侧壁，金属层126填充满第一通孔104以及第二通孔105。
43.具体地，形成第一导电层106的工艺步骤包括：形成填充满第一通孔104以及第二通孔105的导电膜，导电膜还位于介质层102以及盖层121正上方；对导电膜进行平坦化处理，去除高于介质层102顶部以及盖层121顶部的导电膜，形成第一导电层106。
44.本实施例中，由于扩散阻挡层116顶部、金属层126顶部、盖层121顶部以及介质层102顶部齐平，因而在后续去除位于第一通孔104侧壁的至少部分扩散阻挡层116时，无需掩膜版就可实现只刻蚀扩散阻挡层116，避免了对准精度带来的刻蚀位置偏差的问题，保证第一通孔104侧壁的扩散阻挡层116能够被刻蚀彻底。具体地，由于刻蚀工艺对扩散阻挡层116与金属层126、盖层121以及介质层102均具有刻蚀选择性，因而能采用无掩膜版的刻蚀工艺，实现只对位于第一通孔104侧壁的扩散阻挡层116进行刻蚀。
45.在其他实施例中，形成第一导电层还可以包括：在形成扩散阻挡层以及金属层之
前，还形成电接触层，且电接触层位于第一通孔底部以及第二通孔底部。具体地，电接触层的材料与扩散阻挡层的材料相同。
46.本实施例中，扩散阻挡层116还位于第一通孔104的底部，一方面，扩散阻挡层116起黏附层的作用，具体地，在金属层126与填充层103之间设置扩散阻挡层116能使金属层126的沉积质量更好；另一方面，扩散阻挡层116有利于避免金属层126与填充层103之间的离子扩散现象。
47.此外，扩散阻挡层116的厚度为5-15nm，且扩散阻挡层116的厚度小于金属层126的厚度。需要说明的是，扩散阻挡层116的厚度指的是，平行于基底100表面方向的厚度。
48.本实施例中，扩散阻挡层116的厚度为5-15nm，相应的后续去除扩散阻挡层116形成的间隙的宽度为5-15nm，该间隙宽度较小，有利于进一步地保证后续形成的导电连接线不会落入该间隙内，进一步的避免导线连接线与第一通孔104侧壁剩余的扩散阻挡层116之间电连接，从而进一步的改善导电连接线间的信号干扰的问题。
49.具体地，由于后续去除第一通孔104侧壁的扩散阻挡层116后，金属层126与第一通孔104之间具有间隙；在介质层102顶部形成第二导电层时，第二导电层为一连续膜层，在间隙处沉积第二导电层时，由于第二导电层的重力影响，第二导电层会有部分下坠至间隙中；当扩散阻挡层116的厚度越大，下坠至间隙中的第二导电层可能越深，则后续形成的导电连接线更容易与第一通孔104侧壁剩余的扩散阻挡层116之间实现电连接，因而扩散阻挡层116的厚度不宜过大。进一步地，本实施例中，扩散阻挡层116的厚度范围可以为8-12nm。
50.本实施例中，还包括：在形成第一导电层的工艺步骤中，第一导弹层还填充满第三通孔。
51.本实施例中，利用同一工艺流程形成外围区i、导线引出区ii以及阵列区iii的第一导电层，简化了制作半导体结构的工艺流程。
52.参考图5，去除位于第一通孔104侧壁的至少部分第一导电层106。
53.本实施例中，去除位于第一通孔104侧壁的部分第一导电层106，可以认为，第一通孔包括相连通的底部区域和顶部区域，底部区域靠近基底100，去除位于顶部区域的第一导电层，保留位于底部区域的第一导电层。
54.具体地，本实施例中，去除位于第一通孔104侧壁的至少部分扩散阻挡层116，即去除顶部区域的扩散阻挡层116。由于扩散阻挡层116、金属层126以及介质层102的材料均不相同，即同一刻蚀工艺对扩散阻挡层116、金属层126以及介质层102具有高刻蚀选择性，为此，无需形成掩膜即可去除位于第一通孔104侧壁的扩散阻挡层116，既减少了工艺步骤，节约了工艺成本，又能避免对准精度造成的刻蚀误差问题。
55.此外，在垂直于基底100表面方向上，去除第一导电层106的长度大于或等于50nm，以进一步地保证后续形成的相邻导电连接线不会通过第一通孔104侧壁的扩散阻挡层116实现电连接，从而有利于降低相邻导电连接线之间的信号干扰。
56.在其他实施例中，也可去除位于第一通孔侧壁的所有扩散阻挡层。
57.本实施例中，在去除位于第一通孔104侧壁的至少部分第一导电层106之前，还包括：形成第一掩膜层，第一掩膜层覆盖导线引出区ii。由于导线引出区ii的第二通孔105中也形成有第一导电层106，当采用第一掩膜层将第二通孔105遮盖住，第二通孔105中的第一导电层106不会被去除，则第一导电层106与位线导电层111的电连接面积更大，保证第二通
孔的第一导电层106与位线导电层111具有较小的接触电阻，使得后续在第一导电层106上形成的导电连接线与位线导电层111之间的导电效果更好。
58.进一步地，本实施例中，在去除位于第一通孔104侧壁的至少部分第一导电层106之前，还包括：形成第二掩膜层，第二掩膜层覆盖阵列区iii的第一导电层106。由于第三通孔中也形成有第一导电层106，当采用第二掩膜层将第三通孔遮盖住，第三通孔中的第一导电层106就不会被去除，则第一导电层106与第三通孔底部的有源区120的电连接面积更大，使得后续在第一导电层106上形成的电容接触层与有源区120之间的导线效果更好。
59.此外，第一掩膜层和第二掩膜层可以为同一掩膜层，因而在去除位于第一通孔104侧壁的至少部分第一导电层106的工艺步骤中，能同时保留住位于第一掩膜层和第二掩膜层下方的第一导电层106，且减少了掩膜层的数量，从降低制作半导体结构的成本。
60.本实施例中，去除扩散阻挡层116的刻蚀工艺可采用等离子体刻蚀，刻蚀气体采用六氟化硫。在其他实施例中，刻蚀工艺也可采用湿法刻蚀。
61.参考图6，形成第二导电层107，第二导电层107为连续膜层，第二导电层107位于介质层102以及盖层121正上方，且还位于剩余的第一导电层106表面。
62.第二导电层107用于后续形成导电连接线。
63.本实施例中，在形成第二导电层107的工艺步骤中，第二导电层107还位于阵列区iii，位于阵列区iii的第二导电层107用于为形成电容接触层(lp，landing pad)提供工艺基础。
64.本实施例中，利用同一工艺流程形成外围区i、导线引出区ii以及阵列区iii的第二导电层107，进一步简化了制作半导体结构的工艺流程。
65.参考图7及图8，图7为俯视结构示意图，图8为剖面结构示意图，图形化第二导电层107，形成与导线引出区ii的第一导电层106电连接的导电连接线117。
66.本实施例中，图形化第二导电层107形成的导电连接线117呈波浪形，即相邻导电连接线117相对的侧壁为波浪形形貌。
67.相邻导电连接线117的间隔处会存在第一通孔104，且相邻的导电连接线117的部分区域均位于该第一通孔104的上方，由于上述形成第一导电层106，去除了位于第一通孔104侧壁的至少部分扩散阻挡层116，有利于避免相邻导电连接线117通过第一通孔104侧壁的扩散阻挡层116实现电连接，降低相邻导电连接线117之间的信号干扰。
68.本实施例中，图形化第二导电层107形成导电连接线117的工艺步骤包括：去除相邻导电连接线117间隔处的第一通孔104上方的第二导电层107，且还去除第一通孔104中的金属层126，进一步保证相邻导电连接线117不会通过第一通孔104侧壁的扩散阻挡层116以及金属层126实现电连接。
69.在其他实施例中，也可只去除相邻导电连接线间隔处的第一通孔上方的第二导电层。
70.此外，在图形化第二导电层107的工艺步骤中，还图形化位于阵列区iii的第二导电层107，以形成多个分立的电容接触层，电容接触层与位于第三通孔内的第一导电层106电连接，以便于后续在电容接触层上形成多个分立的电容柱，用于存储代表存储信息的电荷。
71.具体地，在图形化第二导电层107时，位于外围区i的导电连接线117和位于阵列区
iii的电容接触层是一体成型的，进一步简化了制作半导体结构的工艺流程。
72.综上所述，本实施例提供的半导体结构的制作方法中，在第一通孔104和第二通孔105中形成第一导电层106，并去除位于第一通孔104侧壁的至少部分第一导电层106时，由于后续形成的相邻导电连接线117间隔处具有第一通孔104，其中的第一导电层106与第一通孔104的侧壁具有间隙，从而相邻导电连接线117不会如图9所示，通过第一通孔104侧壁的第一导电层106实现电连接，有利于降低相邻导电连接线117之间的信号干扰。
73.另外，本实施例在外围区i和阵列区iii同时形成第一导电层106和第二导电层107，并同时图形化第二导电层106，以在外围区i形成导电连接线117和在阵列区iii形成电容接触层，简化了制备半导体结构的工艺流程。
74.本发明第二实施例还提供一种半导体结构的制作方法，该实施例与前述实施例大致相同，主要区别包括导线引出区的位置与对导线引出区进行刻蚀的工艺步骤不同。以下将结合附图对本发明第二实施例提供的半导体结构的制作方法进行详细说明，需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的详细描述，在此不再赘述。
75.参考图10及图11，图10为本发明第二实施例垂直于字线方向的半导体结构的剖面结构示意图，图11为本发明第二实施例垂直于位线方向的第一通孔的剖面结构示意图，提供基底200，基底200包括外围区，且外围区包括导线引出区，基底200上具有多个分立的位线结构，相邻位线结构之间形成有介质层202，且外围区具有贯穿介质层202的第一接触孔。
76.本实施例中，以导线引出区为字线引出区作为示例，也就是说，后续形成与导线引出区的字线电连接的导电连接线。
77.形成填充层203，填充层203填充于第一接触孔内，且填充层203顶部低于介质层202顶部，剩余第一接触孔为第一通孔；对导线引出区进行刻蚀，形成至少两个第二通孔205。
78.本实施例中，对导线引出区进行刻蚀的工艺步骤包括：刻蚀导线引出区，直至暴露出字线210，形成至少两个第二通孔205。
79.后续的工艺步骤包括：形成第一导电层206，第一导电层206填充满第一通孔以及第二通孔205；去除位于第一通孔侧壁的至少部分第一导电层206；形成第二导电层，第二导电层为连续膜层，第二导电层位于介质层202以及盖层正上方，且还位于剩余的第一导电层206表面；图形化第二导电层，形成与导线引出区的第一导电层206电连接的导电连接线217。
80.本实施例中，导电连接线217与字线210电连接。
81.有关形成第一导电层206、第二导电层以及导电连接线217的具体工艺步骤与前述实施例相同或相应的部分，可参考前述实施例的详细描述，在此不再赘述。
82.本实施例提供的半导体结构的制作方法中，在形成与字线210连接的导电连接线217的工艺步骤中，去除了位于第一通孔侧壁的第一导电层206，从而防止了相邻导电连接线217通过第一通孔的第一导电层206发生不必要的电连接，进而避免相邻的字线210发生信号干扰问题，提高形成的半导体结构的电学性能。
83.相应地，本发明实施例还提供一种半导体结构，可采用上述实施例提供的半导体结构的制作方法制成。
84.继续参考图8，半导体结构包括：基底100，基底100包括外围区，且外围区包括导线
引出区，基底100上具有多个分立的位线结构；相邻位线结构之间具有介质层102，且外围区具有贯穿介质层102的第一接触孔；导线引出区具有第二通孔；第一接触孔中具有填充层103，且填充层103顶部低于介质层102顶部，剩余第一接触孔为第一通孔；第一导电层106，第一导电层106位于第一通孔和所述第二通孔中，且第一导电层106与第一通孔侧壁具有间隙；导电连接线117，导电连接线117位于介质层102以及盖层121正上方，且与导线引出区的第一导电层106相接触，且导电连接线117与位于第一通孔内的第一导电层106电绝缘。
85.本实施例中，位线结构包括位于基底100上的位线导电层111和位于位线导电层111上且远离基底100一侧的盖层121。导线引出区为位线引出区，相应的，第二通孔105暴露出位线导电层111，以实现导电连接线117与位线导电层111之间的电连接。
86.在其他实施例中，导线引出区也可以为字线引出区，相应的，第二通孔暴露出字线，以实现导电连接线与字线之间的电连接。
87.第一导电层106包括：扩散阻挡层116，扩散阻挡层116至少位于第一通孔和第二通孔的底部；金属层126，金属层126至少位于第二通孔105的扩散阻挡层116上。
88.在其他实施例中，第一导电层还可以包括：电接触层，电接触层位于扩散阻挡层和第一通孔之间或者扩散阻挡层和第二通孔之间，且至少部分电接触层与第一通孔和第二通孔的侧壁相接触。
89.本实施例中，扩散阻挡层116还位于第一通孔远离介质层102顶部的侧壁和第二通孔的全部侧壁上，也就是说，扩散阻挡层116还覆盖第一通孔的部分侧壁，且位于第一通孔侧壁的扩散阻挡层116的高度小于或等于50nm，厚度为5-15nm。
90.在其他实施例中，扩散阻挡层也可以暴露出第一通孔的整个侧壁。
91.本实施例中，位于第一通孔侧壁的扩散阻挡层116的高度小于或等于50nm，厚度为5-15nm。相应的，间隙的尺寸较小，导电连接线不容易进入该间隙内，从而防止导电连接线与位于第一通孔侧壁的扩散阻挡层116之间的电连接。
92.在其他实施例中，扩散阻挡层可位于第二通孔的整个侧壁以及底部，只位于第一通孔的底部；金属层也可位于第一通孔中的扩散阻挡层上，且金属层与第一通孔的侧壁具有间隙，有利于避免相邻导电连接线通过金属层实现电连接。
93.本实施例中，基底100还具有阵列区，且阵列区具有贯穿介质层102的第二接触孔；第二接触孔中具有第三导电层，且第三导电层顶部低于介质层102顶部，剩余第二接触孔为第三通孔；第三通孔中具有第一导电层106；位于第一导电层106上方的多个分立的电容接触层。
94.本实施例提供的半导体结构，由于第一通孔侧壁与第一导电层106之间具有间隙，该间隙的设置，使得相邻导电连接线117之间不会出现短路，防止相邻导电连接线117之间信号干扰，从而改善半导体结构的电学性能。
95.本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。