阵列基板及其制备方法、显示面板与流程

1.本发明涉及显示技术领域，尤其涉及一种阵列基板及其制备方法、显示面板。


背景技术：

2.近年来，tft(thin film transistor，薄膜晶体管)在lcd(liquid crystal display，液晶显示器)和oled(organic light emitting diode，有机发光二极管)显示装置中的应用受到广泛关注。用于tft的有源层半导体材料经历了由硅基到氧化物的转变，tft的性能也在不断地提高。
3.在传统工艺制程中，tft的有源层的沟道的宽长比(w/l)受到工艺线宽及布线的限制，不能灵活调节，即限制了宽长比(w/l)对tft特性的调节。故，有必要改善这一缺陷。


技术实现要素：

4.本发明实施例提供一种阵列基板，用于解决现有技术的阵列基板的tft的有源层的沟道的宽长比受到工艺线宽及布线的限制，不能灵活调节的技术问题。
5.本发明实施例提供一种阵列基板，包括衬底层以及位于所述衬底层之上的至少一薄膜晶体管；其中，所述薄膜晶体管包括电极层、栅极绝缘层以及有源层；所述电极层包括层叠设置的第一金属层、第二金属层以及第三金属层，所述第二金属层分别与所述第一金属层和所述第三金属层绝缘设置；所述栅极绝缘层设置于所述电极层的侧壁上；所述有源层设置于所述栅极绝缘层背离所述电极层的表面上，所述有源层的第一端与所述第一金属层电性连接，所述有源层的第二端与所述第三金属层电性连接；其中，在所述第一金属层至所述第三金属层的方向上，所述第二金属层包括至少两个层叠设置的金属子层，相邻两个所述金属子层绝缘设置。
6.在本发明实施例提供的阵列基板中，所述有源层包括第一掺杂部、第二掺杂部以及沟道部，所述沟道部位于所述第一掺杂部和所述第二掺杂部之间；其中，所述第一掺杂部与所述第一金属层电性连接；所述第二掺杂部与所述第三金属层电性连接。
7.在本发明实施例提供的阵列基板中，所述第一掺杂部位于所述第一金属层面向所述第二金属层的一侧表面；所述第二掺杂部位于所述第三金属层远离所述第二金属层的一侧表面。
8.在本发明实施例提供的阵列基板中，所述有源层的材料为金属氧化物或非晶硅。
9.在本发明实施例提供的阵列基板中，所述薄膜晶体管还包括第一绝缘层、第二绝缘层以及第三绝缘层；所述第一绝缘层位于所述第二金属层与所述第一金属层之间；所述第二绝缘层位于所述第二金属层与所述第三金属层之间；所述第三绝缘层位于相邻的两个所述金属子层之间。
10.在本发明实施例提供的阵列基板中，在所述第一金属层至所述第三金属层的方向上，所述第一绝缘层和/或所述第二绝缘层的厚度大于所述第三绝缘层的厚度。
11.在本发明实施例提供的阵列基板中，在所述第一金属层至所述第三金属层的方向
上，所述第三绝缘层的厚度与所述第一绝缘层的厚度之比为第一比值，所述第三绝缘层的厚度与所述第二绝缘层的厚度之比为第二比值，所述第一比值和/或所述第二比值大于或等于五分之一且小于或等于二分之一。
12.在本发明实施例提供的阵列基板中，所述薄膜晶体管包括至少两个所述第三绝缘层，在所述第一金属层至所述第三金属层的方向上，至少两个所述第三绝缘层的厚度相等。
13.在本发明实施例提供的阵列基板中，在所述有源层至所述栅极绝缘层的方向上，所述栅极绝缘层至所述第一金属层的夹角大于或等于60度且小于或等于90度。
14.在本发明实施例提供的阵列基板中，所述电极层包括第一凹槽，所述第一凹槽从所述第三金属层延伸至所述第一金属层背离所述衬底层的表面，所述栅极绝缘层位于所述第一凹槽的内壁上。
15.在本发明实施例提供的阵列基板中，在所述薄膜晶体管的俯视图方向上，所述第一凹槽的形状为圆形或多边形。
16.在本发明实施例提供的阵列基板中，所述阵列基板包括至少两个所述薄膜晶体管，其中，所述电极层还包括第二凹槽和至少两个分割槽；所述第二凹槽贯穿所述有源层和所述第一金属层，所述第二凹槽与所述第一凹槽相连通，所述第二凹槽在所述衬底层上的正投影落在所述第一凹槽在所述衬底层上的正投影的范围内，所述第二凹槽与所述第一凹槽组合为通槽；所述分割槽贯穿所述电极层、所述栅极绝缘层以及所述有源层，至少两个所述分割槽与所述通槽相连通，至少两个所述分割槽围绕所述通槽设置，任一所述分割槽位于相邻的两个所述薄膜晶体管之间。
17.在本发明实施例提供的阵列基板中，在所述薄膜晶体管的俯视图方向上，至少两个所述薄膜晶体管的面积不相等。
18.在本发明实施例提供的阵列基板中，在所述薄膜晶体管的俯视图方向上，所述第二凹槽的形状为圆形或多边形。
19.在本发明实施例提供的阵列基板中，在所述薄膜晶体管的俯视图方向上，任一所述分割槽的形状为矩形或梯形。
20.本发明实施例提供一种阵列基板的制备方法，包括：在衬底层上依次形成构成电极层的第一金属层、第二金属层以及第三金属层，其中，所述第二金属层分别与所述第一金属层和所述第三金属层绝缘设置，在所述第一金属层至所述第三金属层的方向上，所述第二金属层包括至少两个层叠设置的金属子层，相邻两个所述金属子层绝缘设置；在所述电极层的侧壁上形成栅极绝缘层；在所述栅极绝缘层背离所述电极层的表面上形成有源层，所述有源层的第一端与所述第一金属层电性连接，所述有源层的第二端与所述第三金属层电性连接。
21.在本发明实施例提供的阵列基板的制备方法中，所述在所述电极层的侧壁上形成栅极绝缘层的步骤，包括：在所述电极层上形成第一凹槽，所述第一凹槽从所述第三金属层延伸至所述第一金属层背离所述衬底层的表面；在所述第一凹槽的内壁上形成栅极绝缘层。
22.在本发明实施例提供的阵列基板的制备方法中，所述阵列基板的制备方法还包括：在所述电极层上形成第二凹槽，所述第二凹槽贯穿所述有源层和所述第一金属层，所述第二凹槽与所述第一凹槽相连通，所述第二凹槽在所述衬底层上的正投影落在所述第一凹
槽在所述衬底层上的正投影的范围内，所述第二凹槽与所述第一凹槽组合为通槽；在所述电极层上形成至少两个分割槽，所述分割槽贯穿所述电极层、所述栅极绝缘层以及所述有源层，至少两个所述分割槽与所述通槽相连通，至少两个所述分割槽围绕所述通槽设置，相邻的两个所述分割槽之间为一个薄膜晶体管。
23.本发明实施例还提供一种显示面板，包括上述的阵列基板。
24.有益效果：本发明实施例提供的一种阵列基板，包括衬底层以及位于衬底层之上的至少一薄膜晶体管；薄膜晶体管包括电极层、栅极绝缘层以及有源层；电极层包括层叠设置的第一金属层、第二金属层以及第三金属层，第二金属层分别与第一金属层和第三金属层绝缘设置；栅极绝缘层设置于电极层的侧壁上；有源层设置于栅极绝缘层背离电极层的表面上，有源层的第一端与第一金属层电性连接，有源层的第二端与第三金属层电性连接；其中，在第一金属层至第三金属层的方向上，第二金属层包括至少两个层叠设置的金属子层，相邻两个金属子层绝缘设置；本发明通过将构成电极层的第一金属层、第二金属层以及第三金属层层叠设置，并且将有源层的沟道设置在电极层的侧壁上，将第二金属层分为多个层叠设置的金属子层，可以通过对金属子层的厚度及数量进行调控，从而可以调控有源层的沟道的宽长比，达到灵活调节薄膜晶体管特性的目的。
附图说明
25.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍。
26.图1是本发明实施例提供的阵列基板的基本结构示意图。
27.图2是本发明实施例提供的薄膜晶体管的俯视图。
28.图3是本发明实施例提供的另一阵列基板沿图2中a-a’方向的剖面图。
29.图4是本发明实施例提供的另一薄膜晶体管的俯视图。
30.图5是本发明实施例提供的又一阵列基板沿图4中b-b’方向的剖面图。
31.图6是本发明实施例提供的又一薄膜晶体管的俯视图。
32.图7是本发明实施例提供的阵列基板的制备方法流程图。
33.图8a～图8g是本发明实施例提供的阵列基板的制备工艺流程中各组件的基本结构示意图。
34.图9a～图9c是本发明实施例提供的另一阵列基板的制备工艺流程中各组件的基本结构示意图。
具体实施方式
35.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。在附图中，为了清晰及便于理解和描述，附图中绘示的组件的尺寸和厚度并未按照比例。
36.如图1所示，为本发明实施例提供的阵列基板的基本结构示意图，所述阵列基板包括衬底层1以及位于所述衬底层1之上的至少一薄膜晶体管3；其中，所述薄膜晶体管3包括电极层30、栅极绝缘层31以及有源层32；所述电极层30包括层叠设置的第一金属层301、第二金属层302以及第三金属层303，所述第二金属层302分别与所述第一金属层301和所述第
三金属层303绝缘设置；所述栅极绝缘层31设置于所述电极层30的侧壁上；所述有源层32设置于所述栅极绝缘层31背离所述电极层30的表面上，所述有源层32的第一端与所述第一金属层301电性连接，所述有源层32的第二端与所述第三金属层303电性连接；其中，在所述第一金属层301至所述第三金属层303的方向上，所述第二金属层302包括至少两个层叠设置的金属子层3021，相邻两个所述金属子层3021绝缘设置。
37.需要说明的是，所述栅极绝缘层31设置于所述电极层30的侧壁上，这里的侧壁指的是与所述电极层30所在的平面呈一定夹角的一个平面。结合图1来理解，所述电极层30所在的平面为水平面，即所述栅极绝缘层31所在的平面与水平面呈一定夹角。
38.可以理解的是，本发明实施例提供了一种垂直沟道的薄膜晶体管3结构。其中，第二金属层302对应栅极层，第一金属层301和第三金属层303与源极层和漏极层相对应。当第一金属层301对应源极层时，第三金属层303则对应漏极层；当第一金属层301对应漏极层时，第三金属层303则对应源极层。本发明的栅极绝缘层31和有源层32分别形成在电极层30的侧壁上，有源层32包括第一掺杂部321、第二掺杂部322以及沟道部323，沟道部323位于第一掺杂部321和第二掺杂部322之间。其中，第一掺杂部321与第一金属层301电性连接；第二掺杂部322与第三金属层303电性连接。从图1中可以看出，沟道部323与电极层30大致垂直，沟道部323的长度可通过调节金属子层3021的厚度h和数量来调节，图1中仅以第二金属层302包括3个金属子层3021为例进行绘示。
39.需要说明的是，薄膜晶体管3的特性之一为漏电流i
ds
，漏电流i
ds
指的是：在栅极(即第二金属层302)电压为0时，在一定的源漏极(即第一金属层301和第三金属层303)电压下源漏极之间的电流。当薄膜晶体管3工作在线性区时，漏电流i
ds
＝μci(w/l)[(v
gs-v
th
)v
ds-v
ds2
/2]，其中，μ为迁移率，ci为栅极绝缘层31单位面积电容，w为沟道部323的宽度，l为沟道部323的长度，v
gs
为栅源电压，v
ds
为漏源电压，v
th
为阈值电压。从上述公式可以得出(w/l)越大，i
ds
会越大。假设沟道部323的宽度w保持不变的情况下，本发明实施例可通过调节金属子层3021的厚度h和数量，从而调节沟道部323的长度l，即可以调控有源层32的沟道部323的宽长比(w/l)，达到灵活调节薄膜晶体管3特性的目的。
[0040]
需要说明的是，沟道部323的长度l是根据第二金属层302的厚度(即所有金属子层3021的厚度h累加之和)来决定的。具体的，因为单层金属的厚度太厚容易剥落，所以单层金属的厚度一般不会超过8000埃，这样就限制了对沟道部323的长度l的调控。本发明实施例通过将第二金属层302分为多个层叠设置的金属子层3021，多个金属子层3021的厚度h可以累积，在不使得金属子层3021剥落的前提下，通过调节金属子层3021的数量来灵活调节金属子层3021的厚度h累加之和。即本发明可以通过对金属子层3021的厚度h和数量的调节，可以灵活调节有源层32的沟道部323的宽长比(w/l)。
[0041]
在一种实施例中，所述沟道部323的宽长比(w/l)的值在2左右。其中，根据薄膜晶体管3的作用不同，(w/l)的值不同，例如驱动薄膜晶体管和开关薄膜晶体管的(w/l)的值就不同。
[0042]
在一种实施例中，所述第一掺杂部321位于所述第一金属层301面向所述第二金属层302的一侧表面；所述第二掺杂部322位于所述第三金属层303远离所述第二金属层302的一侧表面。即所述第一掺杂部321与所述第一金属层301未被所述第二金属层302和所述第三金属层303覆盖的部分电性连接。可以理解的是，在工艺制程中，通常采用离子植入机对
半导体层进行掺杂，从而形成第一掺杂部321和第二掺杂部322，未进行掺杂的部分即为沟道部323，由于离子植入方向是朝向薄膜晶体管3至衬底层1的方向，即位于第一金属层301面向第二金属层302的一侧以及第三金属层303远离第二金属层302的一侧会被掺杂。需要说明的是，本实施例以第一金属层301靠近衬底层1设置来进行说明，在其他实施例中，也可以是第三金属层303靠近衬底层1设置，当第三金属层303靠近衬底层1设置时，所述第一掺杂部321位于所述第三金属层303面向所述第二金属层302的一侧表面；所述第二掺杂部322位于所述第一金属层301远离所述第二金属层302的一侧表面。
[0043]
在一种实施例中，当第一金属层301靠近衬底层1设置时，第一金属层301为源极层，第三金属层303为漏极层；当第三金属层303靠近衬底层1设置时，第三金属层303为源极层，第一金属层301为漏极层。可以理解的是，薄膜晶体管3需要通过过孔将漏极层向薄膜晶体管3的外部进行连线，本实施例通过将漏极层设置在远离衬底层1的一侧更加方便连线。
[0044]
在一种实施例中，所述有源层32的材料为金属氧化物或非晶硅。可以理解的是，低温多晶硅需要将非晶硅进行晶化，此过程需要一个平整的表面。本发明提供的有源层32一部分位于第一金属层301和第三金属层303上，另一部分位于电极层30的侧壁上，并不是一个平整的表面。因此，本发明实施例提供的有源层32不适于采用低温多晶硅制备。
[0045]
在一种实施例中，所述薄膜晶体管3还包括第一绝缘层304、第二绝缘层305以及第三绝缘层306；所述第一绝缘层304位于所述第二金属层302与所述第一金属层301之间；所述第二绝缘层305位于所述第二金属层302与所述第三金属层303之间；所述第三绝缘层306位于相邻的两个所述金属子层3021之间。可以理解的是，本实施例通过在相邻的两个金属子层3021之间设置第三绝缘层306，第三绝缘层306的电阻与多个金属子层3021的电阻串联，相当于增大了第一金属层301和第三金属层303之间的等效电阻，从而可以减小第一金属层301和第三金属层303之间的漏电流。即本发明通过将第二金属层302设置为金属子层3021和第三绝缘层306的交叠结构，相邻金属子层3021之间采用第三绝缘层306隔开，可以有效减小薄膜晶体管3的漏电流。
[0046]
在一种实施例中，所述第一绝缘层304、所述第二绝缘层305以及所述第三绝缘层306的材料为二氧化硅或氮化硅。
[0047]
在一种实施例中，在所述第一金属层301至所述第三金属层303的方向上，所述第一绝缘层304和/或所述第二绝缘层305的厚度大于所述第三绝缘层306的厚度。可以理解的是，第一绝缘层304位于第一金属层301和第二金属层302之间，第二绝缘层305位于第二金属层302和第三金属层303之间，即第一绝缘层304和第二绝缘层305主要作为间隔层，起到隔绝的作用。在第一金属层301至第三金属层303的方向上，本实施例通过将第三绝缘层306的厚度设置为小于第一绝缘层304和/或第二绝缘层305的厚度，可以起到减小多个金属子层3021之间的应力的作用，防止应力过大导致金属子层3021与第三绝缘层306剥离。
[0048]
在一种实施例中，在第一金属层301至第三金属层303的方向上，第一绝缘层304、第二绝缘层305以及第三绝缘层306的厚度均大于或等于500埃且小于或等于4000埃，以防止因第一绝缘层304、第二绝缘层305以及第三绝缘层306的厚度太厚使得有源层32的沟道部323无法导通。
[0049]
在一种实施例中，在所述第一金属层301至所述第三金属层303的方向上，所述第三绝缘层306的厚度与所述第一绝缘层304的厚度之比为第一比值，所述第三绝缘层306的
厚度与所述第二绝缘层305的厚度之比为第二比值，所述第一比值和/或所述第二比值大于或等于五分之一且小于或等于二分之一。
[0050]
在一种实施例中，所述薄膜晶体管3包括至少两个所述第三绝缘层306，在所述第一金属层301至所述第三金属层303的方向上，至少两个所述第三绝缘层306的厚度相等。
[0051]
在一种实施例中，所述阵列基板还包括第四绝缘层2，所述第四绝缘层2位于衬底层1和薄膜晶体管3之间。所述第四绝缘层2的材料为二氧化硅或氮化硅。在第一金属层301至第三金属层303的方向上，所述第四绝缘层2的厚度大于或等于4000埃且小于或等于8000埃。所述第四绝缘层2可以起到阻挡作用，以防止衬底层1中的碱性离子扩散到薄膜晶体管3中，还可以隔绝空气中的水氧。
[0052]
在一种实施例中，所述阵列基板还包括钝化层4，所述钝化层4位于所述第四绝缘层2上，所述钝化层4覆盖至少一个所述薄膜晶体管3。
[0053]
在一种实施例中，在所述有源层32至所述栅极绝缘层31的方向上，所述栅极绝缘层31至所述第一金属层301的夹角c大于或等于60度且小于或等于90度。可以理解的是，由于有源层32位于栅极绝缘层31背离电极层30的表面上，即有源层32的沟道部323所在的平面与栅极绝缘层31所在的平面相互平行。因此，有源层32的沟道部323相对于第一金属层301的倾斜角度与所述夹角c相等。当有源层32的沟道部323相对于第一金属层301的倾斜角度在60度至90度之间时，在进行离子植入制程时，沟道部323的掺杂量会很少甚至无掺杂，避免掺杂离子对沟道部323的电流效率产生影响。
[0054]
在一种实施例中，当倾斜角度为90度时，有源层32可以通过原子沉积的方法形成。可以理解的是，当倾斜角度为90度时，栅极绝缘层31与衬底层1垂直，采用普通的物理沉积方法沉积有源层32，无法覆盖栅极绝缘层31。而原子沉积是一种化学沉积方法，是通过将气相前驱体脉冲交替地通入反应器并在沉积基体上化学吸附并反应而形成沉积膜的一种方法。因此，即使栅极绝缘层31与衬底层1垂直，也不影响气相前驱体与沉积基体化学吸附并发生表面反应，形成的有源层32能覆盖栅极绝缘层31。
[0055]
接下来，请参阅图2和图3，分别为本发明实施例提供的薄膜晶体管的俯视图和本发明实施例提供的另一阵列基板沿图2中a-a’方向的剖面图，与图1实施例提供的阵列基板不同的是，本实施例中的所述电极层30包括第一凹槽307，所述第一凹槽307从所述第三金属层303延伸至所述第一金属层301背离所述衬底层1的表面，所述栅极绝缘层31位于所述第一凹槽307的内壁上。可以理解的是，本实施例通过在电极层30上刻蚀出第一凹槽307，以暴露出靠近衬底层1设置的第一金属层301，通过将栅极绝缘层31设置在第一凹槽307的内壁上，再将有源层32设置在栅极绝缘层31背离电极层30的表面，有源层32的第一端位于第一凹槽307的底部，与暴露出的第一金属层301电性连接，有源层32的第二端位于第三金属层303远离第二金属层302的一侧表面，与第三金属层303电性连接，第一端与第二端之间的沟道位于栅极绝缘层31的斜面上，与电极层30大致垂直，即形成了垂直沟道的薄膜晶体管3结构。
[0056]
在一种实施例中，在所述薄膜晶体管3的俯视图方向上，所述第一凹槽307的形状为圆形或多边形。具体的，请参阅图2，本实施例以第一凹槽307的俯视图为正方形为例进行绘示。可以理解的是，图2和图3中仅以衬底层1上设置有一个薄膜晶体管3为例进行说明，图2和图3中的薄膜晶体管3的沟道部323的宽度对应于所述第一凹槽307的内壁的周长w(如图
2)。需要说明的是，衬底层1上可以设置多个如图2和图3所述的薄膜晶体管3。
[0057]
接下来，以衬底层1上设置有至少两个薄膜晶体管3为例进行说明，请参阅图4和图5，为本发明实施例提供的另一薄膜晶体管的俯视图和本发明实施例提供的又一阵列基板沿图4中b-b’方向的剖面图，所述阵列基板包括衬底层1以及位于所述衬底层1之上的至少一薄膜晶体管3；其中，所述薄膜晶体管3包括电极层30、栅极绝缘层31以及有源层32；所述电极层30包括层叠设置的第一金属层301、第二金属层302以及第三金属层303，所述第二金属层302分别与所述第一金属层301和所述第三金属层303绝缘设置；所述栅极绝缘层31设置于所述电极层30的侧壁上；所述有源层32设置于所述栅极绝缘层31背离所述电极层30的表面上，所述有源层32的第一端与所述第一金属层301电性连接，所述有源层32的第二端与所述第三金属层303电性连接；其中，在所述第一金属层301至所述第三金属层303的方向上，所述第二金属层302包括至少两个层叠设置的金属子层3021，相邻两个所述金属子层3021绝缘设置。
[0058]
在本实施例中，所述电极层30包括第一凹槽307，所述第一凹槽307从所述第三金属层303延伸至所述第一金属层301背离所述衬底层1的表面，所述栅极绝缘层31位于所述第一凹槽307的内壁上。
[0059]
在一种实施例中，在所述薄膜晶体管3的俯视图方向上，所述第一凹槽307的形状为圆形或多边形。具体的，请参阅图4，本实施例以第一凹槽307的俯视图为正方形为例进行绘示。
[0060]
在一种实施例中，所述阵列基板包括至少两个所述薄膜晶体管3，其中，所述电极层30还包括第二凹槽308和至少两个分割槽309；所述第二凹槽308贯穿所述有源层32和所述第一金属层301，所述第二凹槽308与所述第一凹槽307相连通，所述第二凹槽308在所述衬底层1上的正投影落在所述第一凹槽307在所述衬底层1上的正投影的范围内，所述第二凹槽308与所述第一凹槽307组合为通槽；所述分割槽309贯穿所述电极层30、所述栅极绝缘层31以及所述有源层32，至少两个所述分割槽309与所述通槽相连通，至少两个所述分割槽309围绕所述通槽设置，任一所述分割槽309位于相邻的两个所述薄膜晶体管3之间。
[0061]
可以理解的是，本实施例与图2和图3的实施例不同的是，本实施例还设置有第二凹槽308和至少两个分割槽309(图4中仅绘示出两个分割槽309为例进行说明)，其中，第二凹槽308在第一凹槽307的基础上，继续向下蚀刻，贯穿了有源层32和第一金属层301，第二凹槽308与第一凹槽307组合为通槽，所述通槽贯穿了整个薄膜晶体管3，本实施例再通过设置至少两个分割槽309，至少两个分割槽309与所述通槽相连通，至少两个分割槽309也贯穿了整个薄膜晶体管3，即所述第一凹槽307、所述第二凹槽308以及至少两个所述分割槽309共同作用可将1个薄膜晶体管分割成至少2个薄膜晶体管。
[0062]
在一种实施例中，在所述薄膜晶体管3的俯视图方向上，至少两个所述薄膜晶体管3的面积不相等，此实施例未进行图示。可以理解的是，图4中以电极层30包括两个分割槽309为例进行绘示，在图4中，两个分割槽309关于所述通槽对称分布，使得分割后的2个薄膜晶体管在俯视图上的面积相等。但是在其他实施例中，当分割槽309不对称分布时，可分割出面积不相等的薄膜晶体管，面积不相等的薄膜晶体管具有不同的沟道宽度w，此时薄膜晶体管的沟道长度l已固定不变，可通过调整分割槽309的位置从而形成不同的宽长比(w/l)，以满足驱动电路中不同薄膜晶体管的需求。
[0063]
在一种实施例中，在所述薄膜晶体管3的俯视图方向上，所述第二凹槽308的形状为圆形或多边形。具体的，请参阅图4，本实施例以第二凹槽308的俯视图为正方形为例进行绘示。
[0064]
在一种实施例中，在所述薄膜晶体管3的俯视图方向上，任一所述分割槽309的形状为矩形或梯形。具体的，请参阅图4，本实施例以分割槽309的俯视图为矩形为例进行绘示。
[0065]
需要说明的是，图4和图5中仅以衬底层1上设置有两个薄膜晶体管3为例进行说明，图4和图5中两个薄膜晶体管3的沟道部323的宽度w以及两个分割槽309的宽度之和，对应于所述第一凹槽307的内壁的周长。需要说明的是，衬底层1上可以设置多组如图4和图5所述的两个薄膜晶体管3。
[0066]
接下来，请参阅图6，为本发明实施例提供的又一薄膜晶体管的俯视图，所述电极层30(如图5)还包括第二凹槽308和四个分割槽309；所述第二凹槽308贯穿所述有源层32(如图5)和所述第一金属层301(如图5)，所述第二凹槽308与所述第一凹槽307相连通，所述第二凹槽308在所述衬底层1(如图5)上的正投影落在所述第一凹槽307在所述衬底层1上的正投影的范围内，所述第二凹槽308与所述第一凹槽307组合为通槽；所述分割槽309贯穿所述电极层30、所述栅极绝缘层31(如图5)以及所述有源层32，四个所述分割槽309与所述通槽相连通，四个所述分割槽309围绕所述通槽设置，任一所述分割槽309位于相邻的两个所述薄膜晶体管之间。
[0067]
可以理解的是，本实施例与图4和图5的实施例不同的是，电极层30包括四个分割槽309。其中，四个分割槽309均与所述通槽相连通，四个分割槽309均贯穿了整个薄膜晶体管，即所述第一凹槽307、所述第二凹槽308以及四个所述分割槽309共同作用可将1个薄膜晶体管分割成4个薄膜晶体管。
[0068]
在一种实施例中，在所述薄膜晶体管的俯视图方向上，任一所述分割槽309的形状为矩形或梯形。具体的，请参阅图6，本实施例以分割槽309的俯视图为梯形为例进行绘示。
[0069]
需要说明的是，图6中仅以衬底层1(如图5)上设置有4个薄膜晶体管为例进行说明，图6中四个薄膜晶体管的沟道部323的宽度w以及四个分割槽309的宽度之和，对应于所述第一凹槽307的内壁的周长。需要说明的是，衬底层1上可以设置多组如图6所述的4个薄膜晶体管。
[0070]
需要说明的是，采用本发明实施例提供的阵列基板的结构，1个薄膜晶体管不仅可以分割成2个或4个，还可以分割成3个、5个等。本发明实施例提供的薄膜晶体管不单独对应子像素，可以按一定的驱动连接方式连接形成驱动电路。
[0071]
接下来，请参阅图7，为本发明实施例提供的阵列基板的制备方法流程图，所述制备方法包括：
[0072]
s10、在衬底层上依次形成构成电极层的第一金属层、第二金属层以及第三金属层，其中，所述第二金属层分别与所述第一金属层和所述第三金属层绝缘设置，在所述第一金属层至所述第三金属层的方向上，所述第二金属层包括至少两个层叠设置的金属子层，相邻两个所述金属子层绝缘设置；
[0073]
s20、在所述电极层的侧壁上形成栅极绝缘层；
[0074]
s30、在所述栅极绝缘层背离所述电极层的表面上形成有源层，所述有源层的第一
端与所述第一金属层电性连接，所述有源层的第二端与所述第三金属层电性连接。
[0075]
可以理解的是，本发明通过将构成电极层的第一金属层、第二金属层以及第三金属层依次层叠形成，并且将栅极绝缘层和有源层形成在电极层的侧壁上，形成垂直沟道的薄膜晶体管结构；将第二金属层分为多个层叠设置的金属子层，可以通过对金属子层的厚度及数量进行调控，从而可以调控有源层的沟道的宽长比，达到灵活调节薄膜晶体管特性的目的。
[0076]
需要说明的是，第二金属层对应栅极层，第一金属层和第三金属层与源极层和漏极层相对应。当第一金属层对应源极层时，第三金属层则对应漏极层；当第一金属层对应漏极层时，第三金属层则对应源极层。本发明的栅极绝缘层和有源层分别形成在电极层的侧壁上，有源层包括第一掺杂部、第二掺杂部以及沟道部，沟道部位于第一掺杂部和第二掺杂部之间。其中，第一掺杂部与第一金属层电性连接；第二掺杂部与第三金属层电性连接。
[0077]
需要说明的是，单层金属的厚度太厚容易剥落，所以单层金属的厚度一般不会超过8000埃。本发明实施例通过将第二金属层分为多个层叠设置的金属子层，多个金属子层的厚度可以累积，在不使得金属子层剥落的前提下，通过调节金属子层的数量来灵活调节金属子层的厚度累加之和。即本发明可以通过对金属子层的厚度和数量的调节，可以灵活调节有源层的沟道部的宽长比(w/l)。
[0078]
需要说明的是，本实施例以第一金属层靠近衬底层设置来进行说明，在其他实施例中，也可以是第三金属层靠近衬底层设置。当第一金属层靠近衬底层设置时，第一金属层为源极层，第三金属层为漏极层；当第三金属层靠近衬底层设置时，第三金属层为源极层，第一金属层为漏极层。可以理解的是，薄膜晶体管需要通过过孔将漏极层向薄膜晶体管的外部进行连线，本实施例通过将漏极层设置在远离衬底层的一侧更加方便连线。
[0079]
在一种实施例中，所述有源层的材料为金属氧化物或非晶硅。可以理解的是，低温多晶硅需要将非晶硅进行晶化，此过程需要一个平整的表面。本发明提供的有源层一部分位于第一金属层和第三金属层上，另一部分位于电极层的侧壁上，并不是一个平整的表面。因此，本发明实施例提供的有源层不适于采用低温多晶硅制备。
[0080]
在一种实施例中，所述薄膜晶体管还包括第一绝缘层、第二绝缘层以及第三绝缘层；所述第一绝缘层位于所述第二金属层与所述第一金属层之间；所述第二绝缘层位于所述第二金属层与所述第三金属层之间；所述第三绝缘层位于相邻的两个所述金属子层之间。可以理解的是，本实施例通过在相邻的两个金属子层之间设置第三绝缘层，第三绝缘层的电阻与多个金属子层的电阻串联，相当于增大了第一金属层和第三金属层之间的等效电阻，从而可以减小第一金属层和第三金属层之间的漏电流。即本发明通过将第二金属层设置为金属子层和第三绝缘层的交叠结构，相邻金属子层之间采用第三绝缘层隔开，可以有效减小薄膜晶体管的漏电流。
[0081]
在一种实施例中，所述第一绝缘层、所述第二绝缘层以及所述第三绝缘层的材料为二氧化硅或氮化硅。
[0082]
在一种实施例中，在所述第一金属层至所述第三金属层的方向上，所述第一绝缘层和/或所述第二绝缘层的厚度大于所述第三绝缘层的厚度。可以理解的是，第一绝缘层位于第一金属层和第二金属层之间，第二绝缘层位于第二金属层和第三金属层之间，即第一绝缘层和第二绝缘层主要作为间隔层，起到隔绝的作用。在第一金属层至第三金属层的方
向上，本实施例通过将第三绝缘层的厚度设置为小于第一绝缘层和/或第二绝缘层的厚度，可以起到减小多个金属子层之间的应力的作用，防止应力过大导致金属子层与第三绝缘层剥离。
[0083]
在一种实施例中，在第一金属层至第三金属层的方向上，第一绝缘层、第二绝缘层以及第三绝缘层的厚度均大于或等于500埃且小于或等于4000埃，以防止因第一绝缘层、第二绝缘层以及第三绝缘层的厚度太厚使得有源层的沟道部无法导通。
[0084]
在一种实施例中，所述阵列基板还包括第四绝缘层，所述第四绝缘层位于衬底层和薄膜晶体管之间。所述第四绝缘层的材料为二氧化硅或氮化硅。在第一金属层至第三金属层的方向上，所述第四绝缘层的厚度大于或等于4000埃且小于或等于8000埃。所述第四绝缘层可以起到阻挡作用，以防止衬底层中的碱性离子扩散到薄膜晶体管中，还可以隔绝空气中的水氧。
[0085]
在一种实施例中，所述阵列基板还包括钝化层，所述钝化层位于所述第四绝缘层上，所述钝化层覆盖至少一个所述薄膜晶体管。
[0086]
在一种实施例中，在所述有源层至所述栅极绝缘层的方向上，所述栅极绝缘层至所述第一金属层的夹角大于或等于60度且小于或等于90度。可以理解的是，由于有源层位于栅极绝缘层背离电极层的表面上，即有源层的沟道部所在的平面与栅极绝缘层所在的平面相互平行。因此，有源层的沟道部相对于第一金属层的倾斜角度与所述夹角相等。当有源层的沟道部相对于第一金属层的倾斜角度在60度至90度之间时，在进行离子植入制程时，沟道部的掺杂量会很少甚至无掺杂，避免掺杂离子对沟道部的电流效率产生影响。
[0087]
在一种实施例中，当倾斜角度为90度时，有源层可以通过原子沉积的方法形成。可以理解的是，当倾斜角度为90度时，栅极绝缘层与衬底层垂直，采用普通的物理沉积方法沉积有源层，无法覆盖栅极绝缘层。而原子沉积是一种化学沉积方法，是通过将气相前驱体脉冲交替地通入反应器并在沉积基体上化学吸附并反应而形成沉积膜的一种方法。因此，即使栅极绝缘层与衬底层垂直，也不影响气相前驱体与沉积基体化学吸附并发生表面反应，形成的有源层能覆盖栅极绝缘层。
[0088]
在一种实施例中，所述在所述电极层的侧壁上形成栅极绝缘层的步骤，包括：在所述电极层上形成第一凹槽，所述第一凹槽从所述第三金属层延伸至所述第一金属层背离所述衬底层的表面；在所述第一凹槽的内壁上形成栅极绝缘层。
[0089]
在一种实施例中，所述阵列基板的制备方法还包括：在所述电极层上形成第二凹槽，所述第二凹槽贯穿所述有源层和所述第一金属层，所述第二凹槽与所述第一凹槽相连通，所述第二凹槽在所述衬底层上的正投影落在所述第一凹槽在所述衬底层上的正投影的范围内，所述第二凹槽与所述第一凹槽组合为通槽；在所述电极层上形成至少两个分割槽，所述分割槽贯穿所述电极层、所述栅极绝缘层以及所述有源层，至少两个所述分割槽与所述通槽相连通，至少两个所述分割槽围绕所述通槽设置，相邻的两个所述分割槽之间为一个薄膜晶体管。
[0090]
接下来，请参阅图8a～图8g，为本发明实施例提供的阵列基板的制备工艺流程中各组件的基本结构示意图，首先如图8a所示，在衬底层1上依次沉积第四绝缘层2、第一金属层301、第一绝缘层304、第二金属层302、第二绝缘层305以及第三金属层303，其中，所述第二金属层302包括至少两个沿所述第一金属层301至所述第三金属层303的方向层叠设置且
相互绝缘的金属子层3021(图8a以第二金属层302包括3个金属子层3021为例进行绘示)，相邻的两个金属子层3021之间通过第三绝缘层306间隔开。其中，第一金属层301、第二金属层302以及第三金属层303构成电极层30。
[0091]
接下来，如图8b所示，在所述电极层30上形成第一凹槽307，所述第一凹槽307从所述第三金属层303延伸至所述第一金属层301背离所述衬底层1的表面。
[0092]
接下来，如图8c所示，在所述电极层30上沉积一层绝缘层300。
[0093]
接下来，如图8d所示，图案化所述绝缘层300，形成栅极绝缘层31，所述栅极绝缘层31位于所述第一凹槽307的内壁上。
[0094]
接下来，如图8e所示，在所述电极层30上沉积一层半导体层400。
[0095]
接下来，如图8f所示，图案化所述半导体层400，形成有源层32。对所述有源层32进行离子掺杂，形成第一掺杂部321、第二掺杂部322以及沟道部323，即制备完成一个薄膜晶体管3。沟道部323位于第一掺杂部321和第二掺杂部322之间。其中，第一掺杂部321与第一金属层301电性连接；第二掺杂部322与第三金属层303电性连接。其中，在所述有源层32至所述栅极绝缘层31的方向上，所述栅极绝缘层31至所述第一金属层301的夹角c大于或等于60度且小于或等于90度。可以理解的是，由于有源层32位于栅极绝缘层31背离电极层30的表面上，即有源层32的沟道部323所在的平面与栅极绝缘层31所在的平面相互平行。因此，有源层32的沟道部323相对于第一金属层301的倾斜角度与所述夹角c相等。当有源层32的沟道部323相对于第一金属层301的倾斜角度在60度至90度之间时，在进行离子植入制程时，沟道部323的掺杂量会很少甚至无掺杂，避免掺杂离子对沟道部323的电流效率产生影响。
[0096]
最后，如图8g所示，在所述第四绝缘层2之上形成钝化层4，所述钝化层4覆盖所述薄膜晶体管层3。
[0097]
需要说明的是，本实施例提供的阵列基板的制备工艺流程，仅以衬底层1上设置有一个薄膜晶体管3为例进行说明。
[0098]
在一种实施例中，在图案化所述半导体层400形成有源层32之后，在对所述有源层32进行离子掺杂之前，还包括步骤：在对应于所述第一凹槽307的内壁的所述有源层32远离所述栅极绝缘层31的一侧表面形成掺杂保护层(未图示)。可以理解的是，本实施例通过在对应于沟道部323的区域先形成掺杂保护层，再进行离子掺杂，如此便不会将掺杂离子注入沟道部323，采用本实施例的制备方法可不用再限制栅极绝缘层31与第一金属层301之间的夹角c的大小。
[0099]
接下来，请参阅图9a～图9c，为本发明实施例提供的另一阵列基板的制备工艺流程中各组件的基本结构示意图，首先，在进行如图9a的步骤之前，需先进行图8a至图8f的步骤，即本实施例是在图8f的基础上继续实施的。
[0100]
如图9a所示，在所述电极层30上形成第二凹槽308，所述第二凹槽308贯穿所述有源层32和所述第一金属层301，所述第二凹槽308与所述第一凹槽307相连通，所述第二凹槽308在所述衬底层1上的正投影落在所述第一凹槽307在所述衬底层1上的正投影的范围内，所述第二凹槽308与所述第一凹槽307组合为通槽。
[0101]
接下来，如图9b所示，在所述电极层30上形成四个分割槽309，所述分割槽309贯穿所述电极层30、所述栅极绝缘层31以及所述有源层32，四个所述分割槽309与所述通槽相连
通，四个所述分割槽309围绕所述通槽设置，相邻的两个所述分割槽309之间为一个薄膜晶体管。
[0102]
最后，如图9c所示，在所述第四绝缘层2之上形成钝化层4，所述钝化层4覆盖所述薄膜晶体管3。
[0103]
需要说明的是，本实施例提供的阵列基板的制备工艺流程，仅以1个薄膜晶体管分割成4个薄膜晶体管为例进行说明，还可以分割成2个、3个、5个等。
[0104]
本发明实施例还提供一种显示面板，包括上述的阵列基板。本发明实施例提供的显示面板可以为液晶显示面板或有机发光二极管显示面板。
[0105]
本发明实施例还提供一种显示终端，包括上述的显示面板。本发明实施例提供的显示终端可以为：手机、平板电脑、笔记本电脑、电视机、数码相机、导航仪等具有显示功能的产品或部件。
[0106]
综上所述，本发明实施例提供的一种阵列基板，包括衬底层以及位于衬底层之上的至少一薄膜晶体管；薄膜晶体管包括电极层、栅极绝缘层以及有源层；电极层包括层叠设置的第一金属层、第二金属层以及第三金属层，第二金属层分别与第一金属层和第三金属层绝缘设置；栅极绝缘层设置于电极层的侧壁上；有源层设置于栅极绝缘层背离电极层的表面上，有源层的第一端与第一金属层电性连接，有源层的第二端与第三金属层电性连接；其中，在第一金属层至第三金属层的方向上，第二金属层包括至少两个层叠设置的金属子层，相邻两个金属子层绝缘设置；本发明通过将构成电极层的第一金属层、第二金属层以及第三金属层层叠设置，并且将有源层的沟道设置在电极层的侧壁上，将第二金属层分为多个层叠设置的金属子层，可以通过对金属子层的厚度及数量进行调控，从而可以调控有源层的沟道的宽长比，达到灵活调节薄膜晶体管特性的目的，解决了现有技术的阵列基板的tft的有源层的沟道的宽长比受到工艺线宽及布线的限制，不能灵活调节的技术问题。
[0107]
以上对本发明实施例所提供的一种阵列基板及其制备方法、显示面板进行了详细介绍。应理解，本文所述的示例性实施方式应仅被认为是描述性的，用于帮助理解本发明的方法及其核心思想，而并不用于限制本发明。