绝缘栅双极型晶体管及其制造方法与流程

1.本发明涉及半导体技术领域，特别涉及一种绝缘栅双极型晶体管及其制造方法。


背景技术：

2.igbt（绝缘栅双极型晶体管）是由mosfet(输入级)和pnp晶体管(输出级)复合而成的一种器件，既有mosfet器件易于驱动、输入阻抗低和开关速度快的特点，又有双极型器件通态电流密度大、导通压降低、损耗小、稳定性好的优点。
3.沟槽型igbt采用少子存储层能够降低其饱和压降和关断时间，有利于器件性能提升。目前，通常采用外延或高能离子注入的方法形成少子存储层，但是，这两种方法的工艺稳定性差，对阈值电压影响大，且对设备能力要求高，需要多层外延或高能离子注入机，成本很高。
4.因此，如何对少子存储层的形成方法进行改进，以减小对阈值电压的影响以及降低成本是目前亟需解决的问题。


技术实现要素：

5.本发明的目的在于提供一种绝缘栅双极型晶体管及其制造方法，能够减小对阈值电压的影响且降低成本。
6.为实现上述目的，本发明提供了一种绝缘栅双极型晶体管的制造方法，包括：提供一衬底，形成沟槽于所述衬底中；形成掺杂层于所述沟槽底部；执行退火工艺，使得所述掺杂层中的掺杂离子扩散进入所述衬底中，以形成包围所述沟槽底部的少子存储层；去除所述掺杂层；形成栅极结构于所述沟槽中；以及，形成体区于所述沟槽两侧的衬底顶部，所述体区与所述少子存储层之间间隔所述衬底。
7.可选地，形成所述掺杂层于所述沟槽底部的步骤包括：于所述沟槽中填满掺杂材料层；以及，刻蚀去除部分所述掺杂材料层，保留位于所述沟槽底部的掺杂材料层作为所述掺杂层。
8.可选地，所述掺杂层的材质为含有掺杂离子的多晶硅。
9.可选地，所述掺杂离子的浓度为1e16 cm-3
~1e18 cm-3
。
10.可选地，所述沟槽的深度为3μm~6μm。
11.可选地，所述衬底与所述少子存储层具有第一导电类型，所述体区具有第二导电类型。
12.可选地，所述栅极结构包括：覆盖于所述沟槽的侧壁和底壁上的栅极介质层以及
填充于所述沟槽中的栅极层，所述沟槽的底壁上的栅极介质层的厚度大于或等于所述沟槽的侧壁上的栅极介质层的厚度；或者，所述栅极结构包括：形成于所述沟槽中的屏蔽栅极层、形成于所述沟槽中且位于所述屏蔽栅极层上方的栅极层，所述屏蔽栅极层、所述栅极层和所述衬底之间夹有栅极介质层。
13.可选地，所述绝缘栅双极型晶体管的制造方法还包括：形成发射区于所述体区的顶部，且所述发射区位于所述栅极结构的两侧；形成绝缘介质层覆盖于所述衬底和所述栅极结构上；形成第一通孔和第二通孔于所述绝缘介质层中，所述第一通孔暴露出所述发射区，所述第二通孔暴露出所述栅极结构；填充金属材料于所述第一通孔和所述第二通孔中，以将所述发射区和所述栅极结构引出。
14.本发明还提供了一种绝缘栅双极型晶体管，包括：衬底；栅极结构，形成于所述衬底中；少子存储层，形成于所述衬底中，且所述少子存储层包围所述栅极结构的底部；体区，形成于所述栅极结构两侧的衬底顶部，所述体区与所述少子存储层之间间隔所述衬底。
15.可选地，所述衬底与所述少子存储层具有第一导电类型，所述体区具有第二导电类型。
16.与现有技术相比，本发明的技术方案具有以下有益效果：1、本发明的绝缘栅双极型晶体管的制造方法，通过形成沟槽于所述衬底中，形成掺杂层于所述沟槽底部，并执行退火工艺，使得所述掺杂层中的掺杂离子扩散进入所述衬底中，以形成包围所述沟槽底部的少子存储层；且在去除所述掺杂层和形成栅极结构于所述沟槽中之后，形成体区于所述沟槽两侧的衬底顶部，所述体区与所述少子存储层之间间隔所述衬底，使得具有第一导电类型的所述少子存储层与具有第二导电类型的所述体区的区域不会发生重叠，避免所述少子存储层对所述体区的离子浓度产生影响，进而减小了靠近沟道区的少子浓度，从而减小了对阈值电压的影响；并且，该制造方法采用常规的沉积工艺形成掺杂层和退火工艺形成少子存储层，与常规的绝缘栅双极型晶体管的制造工艺兼容，无需采用外延和高能离子注入工艺，使得工艺更加简单，对设备能力要求低，进而使得成本降低。
17.2、本发明的绝缘栅双极型晶体管，由于少子存储层包围栅极结构的底部，且体区形成于所述栅极结构两侧的衬底顶部，所述体区与所述少子存储层之间间隔所述衬底，使得具有第一导电类型的所述少子存储层与具有第二导电类型的所述体区的区域不会发生重叠，避免所述少子存储层对所述体区的离子浓度产生影响，进而减小了靠近沟道区的少子浓度，从而减小了对阈值电压的影响。
附图说明
18.图1是本发明一实施例的绝缘栅双极型晶体管的制造方法的流程图；图2~图10是图1所示的绝缘栅双极型晶体管的制造方法中的器件示意图。
19.其中，附图1~图10的附图标记说明如下：11-衬底；111-硬掩膜层；12-沟槽；13-掺杂层；131-掺杂材料层；14-少子存储层；15-栅极结构；151-栅极介质层；152-栅极层；16-体区；17-发射区；18-绝缘介质层；181-第一通孔；19-发射极。
具体实施方式
20.为使本发明的目的、优点和特征更加清楚，以下对本发明提出的绝缘栅双极型晶体管及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
21.本发明一实施例提供一种绝缘栅双极型晶体管的制造方法，参阅图1，图1是本发明一实施例的绝缘栅双极型晶体管的制造方法的流程图，所述绝缘栅双极型晶体管的制造方法包括：步骤s1，提供一衬底，形成沟槽于所述衬底中；步骤s2，形成掺杂层于所述沟槽底部；步骤s3，执行退火工艺，使得所述掺杂层中的掺杂离子扩散进入所述衬底中，以形成包围所述沟槽底部的少子存储层；步骤s4，去除所述掺杂层；步骤s5，形成栅极结构于所述沟槽中；步骤s6，形成体区于所述沟槽两侧的衬底顶部，所述体区与所述少子存储层之间间隔所述衬底。
22.下面参阅图2~图10更为详细的介绍本实施例提供的绝缘栅双极型晶体管的制造方法，图2~图10是图1所示的绝缘栅双极型晶体管的制造方法中的器件示意图，图2~图10也是绝缘栅双极型晶体管的纵向剖面示意图。
23.按照步骤s1，参阅图2，提供一衬底11，形成沟槽12于所述衬底11中。
24.所述衬底11的材质可以为本领域技术人员所熟知的任意合适的材料，例如单晶硅、锗化硅、碳化硅等。可以采用区熔或直拉的方法，或者区熔和直拉相结合的方法形成所述衬底11。
25.形成所述沟槽12于所述衬底11中的步骤包括：首先，依次形成硬掩膜层111和图案化的光刻胶层（未图示）覆盖于所述衬底11上；然后，以所述图案化的光刻胶层为掩模，依次刻蚀所述硬掩膜层111和部分厚度的所述衬底11，以在所述衬底11中形成沟槽12；然后，去除所述图案化的光刻胶层。
26.所述硬掩膜层111的材质可以为氧化硅、氮化硅和氮氧化硅等绝缘介质中的至少一种。
27.所述沟槽12的深度可以为3μm~6μm，需要说明的是，所述沟槽12的深度不仅限于此范围，可以根据所需制作的绝缘栅双极型晶体管的性能形成所需深度的沟槽12。
28.按照步骤s2，参阅图3和图4，形成掺杂层13于所述沟槽12底部。
29.形成所述掺杂层13于所述沟槽12底部的步骤包括：首先，如图3所示，采用沉积工艺，于所述沟槽12中填满掺杂材料层131，所述掺杂材料层131还覆盖于所述硬掩膜层111上；然后，如图4所示，刻蚀去除覆盖于所述硬掩膜层111上的掺杂材料层131以及位于所述
沟槽12中的部分掺杂材料层131，保留位于所述沟槽12底部的掺杂材料层131作为所述掺杂层13。
30.优选的，所述衬底11的导电类型为n型，所述掺杂层13的材质为含有n型掺杂离子的多晶硅，所述掺杂离子的浓度可以为1e16cm-3
~1e18cm-3
。需要说明的是，所述掺杂离子的浓度不仅限于上述的范围，可以根据后续形成的少子存储层的浓度需求选择合适的所述掺杂离子的浓度。
31.并且，在其他实施例中，所述掺杂层13的材质可以为含有掺杂离子的固态源。优选的，所述衬底11的导电类型为n型，所述固态源可以为磷、砷或锑的氧化物。
32.按照步骤s3，参阅图5，执行退火工艺，使得所述掺杂层13中的掺杂离子扩散进入所述衬底11中，以形成包围所述沟槽12底部的少子存储层14，即所述少子存储层14形成于所述沟槽12底部外围的衬底11中。
33.执行退火工艺时的温度范围可以为1000℃~1150℃。
34.由于所述少子存储层14通过所述掺杂层13中的掺杂离子的热扩散形成，所述少子存储层14中的离子浓度从靠近所述沟槽12至远离所述沟槽12的方向逐渐降低。
35.按照步骤s4，参阅图5，去除所述掺杂层13。
36.可以在退火工艺之后，采用干法刻蚀工艺依次去除所述掺杂层13和所述硬掩膜层111。
37.按照步骤s5，形成栅极结构15于所述沟槽12中。
38.所述栅极结构可以是常规的具有薄的栅极介质层的结构，也可以是具有较厚的底部氧化物（tbo）的结构，或者可以是具有上下结构的sgt(split gate trench，屏蔽栅极沟槽)的结构。需要说明的是，所述栅极结构的结构不仅限于上述的范围，可以根据制造的器件的类型选择合适的结构。
39.即所述栅极结构可以包括覆盖于所述沟槽的侧壁和底壁上的栅极介质层以及填充于所述沟槽中的栅极层，所述沟槽的底壁上的栅极介质层的厚度大于或等于所述沟槽的侧壁上的栅极介质层的厚度；或者，所述栅极结构包括形成于所述沟槽中的屏蔽栅极层、形成于所述沟槽中且位于所述屏蔽栅极层上方的栅极层，所述屏蔽栅极层、所述栅极层和所述衬底之间夹有栅极介质层。
40.以所述沟槽的底壁上的栅极介质层的厚度等于所述沟槽的侧壁上的栅极介质层的厚度为例，参阅图6，形成所述栅极结构15于所述沟槽12中的步骤包括：首先，采用热氧化工艺形成栅极介质层151覆盖于所述沟槽12的侧壁和底壁上；然后，填充栅极层152于所述沟槽12中，所述栅极层152中含有掺杂离子。其中，所述栅极层152的材质可以为多晶硅，所述栅极层152中的掺杂离子浓度可以为1e19cm-3
~1e21cm-3
；若所述掺杂层13的材质为含有掺杂离子的多晶硅，则形成所述栅极层152的工艺与形成所述掺杂层13的工艺可以兼容，只需调整掺杂离子的浓度即可。
41.按照步骤s6，参阅图7，形成体区16于所述沟槽12两侧的衬底11顶部，所述体区16与所述少子存储层14之间间隔所述衬底11。所述沟槽12侧壁表面的所述体区16为沟道区。
42.形成所述体区16于所述沟槽12两侧的衬底11顶部的步骤包括：首先，对所述沟槽12两侧的衬底11顶部进行离子注入；然后，对注入的离子进行热推进，使得注入的离子热扩散到一定的深度，以形成体区16，所述体区16与所述少子存储层14未接触。
43.另外，所述绝缘栅双极型晶体管的制造方法还包括：首先，如图8所示，形成发射区17于所述体区16的顶部，且所述发射区17位于所述栅极结构15的两侧；然后，如图9所示，形成绝缘介质层18覆盖于所述衬底11和所述栅极结构15上；然后，如图9所示，形成第一通孔181和第二通孔（未图示）于所述绝缘介质层18中，所述第一通孔181暴露出所述发射区17，所述第二通孔暴露出所述栅极结构15中的栅极层152；然后，如图10所示，填充金属材料于所述第一通孔181和所述第二通孔中，填充于所述第一通孔181中的金属材料作为发射极19，以将所述发射区17引出，填充于所述第二通孔中的金属材料作为栅电极（未图示），以将所述栅极结构15中的栅极层152引出。
44.所述衬底11、所述少子存储层14和所述发射区17具有第一导电类型，所述体区16具有第二导电类型；当所述第一导电类型为n型时，所述第二导电类型为p型；当所述第一导电类型为p型时，所述第二导电类型为n型。其中，所述少子存储层14与所述体区16的导电类型不同，由于所述体区16与所述少子存储层14之间间隔所述衬底11，使得能够避免所述少子存储层14对所述体区16的离子浓度产生影响。
45.在采用外延的方法形成少子存储层时，先采用外延工艺形成具有第一导电类型的外延层作为少子存储层于衬底上，然后在少子存储层的顶部离子注入形成具有第二导电类型的体区；在采用高能离子注入的方法形成少子存储层时，先向衬底中注入具有第一导电类型的离子形成少子存储层，具有第一导电类型的离子的浓度会从衬底的表面向内部逐渐增大，然后向少子存储层顶部注入具有第二导电类型的离子形成体区。那么，外延和高能离子注入的方法形成的具有第一导电类型的少子存储层均与具有第二导电类型的体区的区域重叠，重叠区域的少子存储层中的离子会影响体区中的离子浓度，导致靠近沟道区的少子浓度增大，进而对阈值电压的影响增大；并且，这两种方法对设备能力要求高，需要多层外延或高能离子注入机，导致成本很高。
46.而本发明的绝缘栅双极型晶体管的制造方法，通过形成沟槽于所述衬底中，形成掺杂层于所述沟槽底部，并执行退火工艺，使得所述掺杂层中的掺杂离子扩散进入所述衬底中，以形成包围所述沟槽底部的少子存储层；且在去除所述掺杂层和形成栅极结构于所述沟槽中之后，形成体区于所述沟槽两侧的衬底顶部，所述体区与所述少子存储层之间间隔所述衬底，使得具有第一导电类型的所述少子存储层与具有第二导电类型的所述体区的区域不会发生重叠，避免所述少子存储层对所述体区的离子浓度产生影响，进而减小了靠近沟道区的少子浓度，从而减小了对阈值电压的影响；并且，该制造方法采用常规的沉积工艺形成掺杂层和退火工艺形成少子存储层，与常规的绝缘栅双极型晶体管的制造工艺兼容，无需采用外延和高能离子注入工艺，使得工艺更加简单，对设备能力要求低，进而使得成本降低。
47.本发明一实施例提供一种绝缘栅双极型晶体管，包括：衬底；栅极结构，形成于所述衬底中；少子存储层，形成于所述衬底中，且所述少子存储层包围所述栅极结构的底部；体区，形成于所述栅极结构两侧的衬底顶部，所述体区与所述少子存储层之间间隔所述衬底。
48.下面参阅图10更为详细的介绍本实施例的绝缘栅双极型晶体管，图10是绝缘栅双极型晶体管的纵向剖面示意图。
49.所述衬底11的材质可以为本领域技术人员所熟知的任意合适的材料，例如单晶
硅、锗化硅、碳化硅等。
50.所述栅极结构15形成于所述衬底11中。
51.所述栅极结构15的深度可以为3μm~6μm，需要说明的是，所述栅极结构15的深度不仅限于此范围，可以根据所需制作的绝缘栅双极型晶体管的性能形成所需深度的所述栅极结构15。
52.所述栅极结构可以是常规的具有薄的栅极介质层的结构，也可以是具有较厚的底部氧化物（tbo）的结构，或者可以是具有上下结构的sgt(split gate trench，屏蔽栅极沟槽)的结构。需要说明的是，所述栅极结构的结构不仅限于上述的范围，可以根据制造的器件的类型选择合适的结构。
53.即所述栅极结构可以包括覆盖于所述衬底中的沟槽的侧壁和底壁上的栅极介质层以及填充于所述沟槽中的栅极层，所述沟槽的底壁上的栅极介质层的厚度大于或等于所述沟槽的侧壁上的栅极介质层的厚度；或者，所述栅极结构包括形成于所述沟槽中的屏蔽栅极层、形成于所述沟槽中且位于所述屏蔽栅极层上方的栅极层，所述屏蔽栅极层、所述栅极层和所述衬底之间夹有栅极介质层。
54.图10中所示的所述栅极结构15包括覆盖于所述衬底11中的沟槽（即图2中的沟槽12）的侧壁和底壁上的栅极介质层151以及填充于所述沟槽中的栅极层152，所述沟槽的底壁上的栅极介质层151的厚度等于所述沟槽的侧壁上的栅极介质层151的厚度。其中，所述栅极层152的材质可以为含有掺杂离子的多晶硅，所述栅极层152中的掺杂离子浓度可以为1e19cm-3
~1e21cm-3
。
55.所述少子存储层14形成于所述衬底11中，且所述少子存储层14包围所述栅极结构15的底部。
56.所述少子存储层14中的离子浓度从靠近所述栅极结构15至远离所述栅极结构15的方向逐渐降低。
57.所述体区16形成于所述栅极结构15两侧的衬底11顶部，所述体区16与所述少子存储层14之间间隔所述衬底11。所述栅极结构15侧壁表面的所述体区16为沟道区。
58.所述绝缘栅双极型晶体管还包括：发射区17，形成于所述体区16的顶部，且所述发射区17位于所述栅极结构15的两侧；绝缘介质层18，覆盖于所述衬底11和所述栅极结构15上，所述绝缘介质层18中形成有第一通孔（即图9中的第一通孔181）和第二通孔（未图示），所述第一通孔暴露出所述发射区17，所述第二通孔暴露出所述栅极结构15中的栅极层152；发射极19和栅电极（未图示），所述发射极19形成于所述第一通孔中，以将所述发射区17引出，所述栅电极形成于所述第二通孔中，以将所述栅极结构15中的栅极层152引出。
59.所述衬底11、所述少子存储层14和所述发射区17具有第一导电类型，所述体区16具有第二导电类型；当所述第一导电类型为n型时，所述第二导电类型为p型；当所述第一导电类型为p型时，所述第二导电类型为n型。其中，所述少子存储层14与所述体区16的导电类型不同，由于所述体区16与所述少子存储层14之间间隔所述衬底11，使得能够避免所述少子存储层14对所述体区16的离子浓度产生影响。
60.在采用外延的方法形成少子存储层时，先采用外延工艺形成具有第一导电类型的外延层作为少子存储层于衬底上，然后在少子存储层的顶部离子注入形成具有第二导电类型的体区；在采用高能离子注入的方法形成少子存储层时，先向衬底中注入具有第一导电
类型的离子形成少子存储层，具有第一导电类型的离子的浓度会从衬底的表面向内部逐渐增大，然后向少子存储层顶部注入具有第二导电类型的离子形成体区。那么，外延和高能离子注入的方法形成的具有第一导电类型的少子存储层均与具有第二导电类型的体区的区域重叠，重叠区域的少子存储层中的离子会影响体区中的离子浓度，导致靠近沟道区的少子浓度增大，进而对阈值电压的影响增大。
61.而本发明的绝缘栅双极型晶体管，由于少子存储层包围栅极结构的底部，且体区形成于所述栅极结构两侧的衬底顶部，所述体区与所述少子存储层之间间隔所述衬底，使得具有第一导电类型的所述少子存储层与具有第二导电类型的所述体区的区域不会发生重叠，避免所述少子存储层对所述体区的离子浓度产生影响，进而减小了靠近沟道区的少子浓度，从而减小了对阈值电压的影响。
62.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。