用于存储器装置的分割柱架构的制作方法

用于存储器装置的分割柱架构
1.交叉参考
2.本专利申请案主张范蒂尼(fantini)等人于2019年7月2日申请的标题为“用于存储器装置的分割柱架构(split pillar architectures for memory devices)”的第16/460,875号美国专利申请案的优先权，所述案转让给本案受让人且其全文以引用的方式明确并入本文中。


背景技术：

3.下文大体上涉及一种包含至少一个存储器装置的系统，且更具体来说，涉及用于存储器装置的分割柱架构。
4.存储器装置广泛用于存储各种电子装置(例如计算机、无线通信装置、摄影机、数字显示器及其类似物)中的信息。通过编程存储器装置的不同状态来存储信息。例如，二进制装置最常存储两个状态中的一者，通常由逻辑1或逻辑0表示。在其它装置中，可存储多于两个状态。为存取存储信息，装置的组件可读取或感测存储器装置中的至少一个存储状态。为存储信息，装置的组件可写入或编程存储器装置中的状态。
5.存在各种类型的存储器装置，其包含硬磁盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)、铁电ram(feram)、磁性ram(mram)、电阻式ram(rram)、快闪存储器、相变存储器(pcm)、其它基于硫属化物的存储器等等。存储器装置可为易失性或非易失性的。
6.改进存储器装置一般可包含提高存储器单元密度、提高读取/写入速度、提高可靠性、增加数据保持、降低功耗或降低制造成本及其它度量。可期望使用三维垂直架构来节省存储器阵列中的空间、提高存储器单元密度或减小存储器阵列的总功率使用量的解决方案。
附图说明
7.图1说明根据本文中所公开的实例的支持用于存储器装置的分割柱架构的系统的实例。
8.图2a到2f说明根据本文中所公开的实例的支持用于存储器装置的分割柱架构的实例存储器阵列的各种视图。
9.图3a到3h说明根据本文中所公开的实例的支持用于存储器装置的分割柱架构的实例存储器阵列的各种视图。
10.图4a及4b说明根据本文中所公开的实例的支持用于存储器装置的分割柱架构的实例存储器阵列的各种视图。
11.图5a及5b说明根据本文中所公开的实例的支持用于存储器装置的分割柱架构的实例存储器阵列的各种视图。
12.图6a及6b说明根据本文中所公开的实例的支持用于存储器装置的分割柱架构的实例存储器阵列的各种视图。
13.图7a及7b说明根据本文中所公开的实例的支持用于存储器装置的分割柱架构的实例存储器阵列的各种视图。
14.图8a及8b说明根据本文中所公开的实例的支持用于存储器装置的分割柱架构的实例存储器阵列的各种视图。
15.图9到11展示说明根据本文中所公开的实例的支持用于存储器装置的分割柱架构的一或若干方法的流程图。
具体实施方式
16.本公开涉及用于存储器装置的分割柱架构及其处理方法。存储器装置可包含导电触点及穿过导电材料及绝缘材料的交替层的开口的布置，此可减小存储器单元之间的间距，同时维持电介质厚度以使电压持续施加于存储器装置的存储器阵列。
17.在一些实例中，存储器装置可包含具有以一图案(例如几何图案)布置的一组触点的衬底及形成于所述衬底上的第一绝缘材料(例如电介质材料)。导电材料的一组平面可通过第二绝缘材料(例如电介质材料)来彼此分离且形成于所述衬底材料上。即，所述导电材料及所述绝缘材料的交替层可形成于所述衬底上。导电材料的所述平面可为字线的实例。
18.在制造所述存储器装置期间，可通过蚀刻所述导电材料及所述绝缘材料的所述交替平面来形成一或多个沟槽。所述沟槽可彼此平行延伸且暴露所述衬底。在一些实例中，所述导电材料及所述电介质材料的所述平面可形成所述沟槽的侧壁。可依使得电介质材料及所述导电材料的所述平面形成一组凹槽的方式蚀刻所述导电材料的所述平面，其中每一凹槽可经配置以接收存储元件材料(例如硫属化物材料)。可将牺牲层(例如保形材料)沉积于所述沟槽中且在一些情况中，所述牺牲层填充所述凹槽。可将绝缘材料沉积于所述牺牲层的顶部上的所述沟槽中。
19.可移除所述牺牲层及所述绝缘材料的部分以形成第一开口。所述第一开口可暴露所述衬底的部分、至少一些所述一组导电触点及导电材料的所述平面及电介质材料的所述平面的部分。可将存储元件材料(例如所述硫属化物材料)沉积于所述第一开口中。所述存储元件材料可填充由电介质材料的所述平面及导电材料的所述平面形成的所述凹槽。可从所述第一开口部分移除所述存储元件材料，使得所述凹槽中的所述存储元件材料保留。定位于凹槽中的所述存储元件材料可为存储元件组件(例如硫属化物组件)。
20.可在包含所述凹槽中的所述存储组件的所述第一开口中形成导电柱。所述导电柱可经布置以延伸穿过所述导电材料的所述平面(例如基本上垂直于所述导电材料的所述平面)且接触所述衬底。每一导电柱可接触两个存储元件组件，所述两个存储元件组件又各自接触导电材料的相同平面。每一导电柱可进一步与一或两个导电触点耦合。在一些情况中，所述柱由屏障材料及导电材料形成。
21.可移除所述导电柱的部分以形成第二开口。所述第二开口可将每一柱分成第一柱及第二柱。所述第一柱及所述第二柱可为数字线的实例。所述第一柱可与耦合到导电材料的平面的第一存储元件组件接触，且所述第二柱可与耦合到导电材料的所述平面的第二存储元件组件接触。在一些情况中，所述第一柱及所述第二柱中的每一者可与所述衬底上的不同导电触点耦合。在一些其它情况中，所述第一柱中的每一者可与所述衬底上的不同导电触点耦合，且所述第二柱中的每一者可与形成于所述第一衬底上方的第二衬底上的不同
导电触点耦合。
22.存储器阵列及制造方法的此类配置可允许相对于先前解决方案提高存储器单元密度。每一存储器单元(例如存储组件)可凹进于第一柱或第二柱内部以确保单元隔离。此配置可允许相对于一些先前解决方案更严格控制单元厚度及尺寸。与导电柱相交的导电材料的每一平面可形成由字线板(例如对应于导电材料的平面)及第一存储器单元的第一数字线(例如对应于第一柱)及第二存储器单元的第二数字线(例如对应于第二柱)寻址的两个存储器单元。每一柱可由定位于存储器阵列的底部或顶部的晶体管解码。晶体管可为形成为规则矩阵的数字线选择器的实例。
23.首先在参考图1所描述的存储器阵列的上下文中描述本公开的特征。在参考图2a到8b所描述的处理步骤期间的实例存储器阵列的不同视图的上下文中描述本公开的特征。通过参考图9到11所描述的与用于存储器装置的分割柱架构相关的流程图来进一步说明及参考所述流程图描述本公开的这些及其它特征。
24.图1说明根据本文中所公开的实例的支持用于存储器装置的分割柱架构的存储器阵列100(例如三维(3d)存储器阵列)的实例。存储器阵列100可包含定位于衬底104上方的存储器单元的第一阵列或层面105及第一阵列或层面105的顶部上的存储器单元的第二阵列或层面108。
25.存储器阵列100可包含字线110及数字线115。第一层面105及第二层面108的存储器单元各自可具有一或多个自选择存储器单元。尽管使用数字指示符来标记图1中所包含的一些元件，未标记其它对应元件，但其是相同的或应被理解为类似的。
26.存储器单元堆叠可包含第一电介质材料120、存储元件材料125(例如硫属化物材料)、第二电介质材料130、存储元件材料135(例如硫属化物材料)及第三电介质材料140。在一些实例中，第一层面105及第二层面108的自选择存储器单元可具有共同导线，使得每一层面105及108的对应自选择存储器单元可共享数字线115或字线110。
27.在一些实例中，可通过提供电脉冲到存储器单元来编程单元，存储器单元可包含存储器存储元件。可经由第一存取线(例如字线110)或第二存取线(例如数字线115)或其组合来提供脉冲。在一些情况中，在提供脉冲之后，离子可在存储器存储元件内迁移，其取决于存储器单元的极性。因此，相对于存储器存储元件的第一侧或第二侧的离子浓度可至少部分基于第一存取线与第二存取线之间的电压的极性。在一些情况中，不对称塑形的存储器存储元件可引起离子更聚集于具有更大面积的元件的部分处。存储器存储元件的特定部分可具有较高电阻率且因此可引起高于存储器存储元件的其它部分的阈值电压。此离子迁移描述表示用于实现本文中所描述的结果的自选择存储器单元的机构的实例。机构的此实例不应被视为限制。本公开还包含用于实现本文中所描述的结果的自选择存储器单元的机构的其它实例。
28.在一些情况中，存储器阵列100的架构可指称交叉点架构，其中存储器单元形成于字线110与数字线115之间的拓扑交叉点处。此交叉点架构可以比其它存储器架构低的生产成本提供相对较高密度数据存储。例如，交叉点架构可包含具有比其它架构减小的面积且因此比其它架构提高的存储器单元密度的存储器单元。
29.尽管图1的实例展示两个存储器层面105及108，但其它配置是可行的。在一些实例中，自选择存储器单元的单个存储器层面可建构于衬底104上方，其可指称二维存储器。在
一些实例中，存储器单元的三个或四个存储器层面可依类似方式配置成三维交叉点架构。
30.存储器阵列100可包含具有布置成网格或交错图案的一组触点的衬底104。在一些情况中，一组触点可延伸穿过衬底104而与存储器阵列100的存取线耦合。存储器阵列100可包含额外衬底104(例如定位于两个层面105及108上方)。额外衬底104可具有一组触点(例如延伸穿过衬底104)且与存储器阵列100的存取线耦合。
31.存储器阵列100可包含通过形成于衬底材料上的第一绝缘材料上的第二绝缘材料来彼此分离的导电材料的一组平面。导电材料的一组平面中的每一者可包含形成于其内的一组凹槽。可由替换过程通过在堆叠沉积处理步骤期间使用牺牲层(例如保形层)用于蚀刻、在单元界定之后移除保形层及由更导电材料替换保形层来获得一组平面，例如对应于相同层面(例如存储器层面105、存储器层面108)上的一或多个字线110的字线板。
32.一组导电柱可形成于开口中以基本上垂直于导电材料的一组平面及衬底104延伸。一组导电柱可分成一组柱对。柱对中的每一柱可耦合到导电触点的不同者。在一些情况中，柱对中的每一柱可耦合到衬底104上的导电触点。另外或替代地，每一柱对中的柱可耦合到衬底104上的导电触点，且每一柱对中的另一柱可耦合到不同衬底104(例如定位于存储器层面105及108上方)上的导电触点。
33.在一些实例中，存储器层面105及108可包含经配置以存储逻辑状态的硫属化物材料。例如，存储器层面105及108的存储器单元可为自选择存储器单元的实例。硫属化物材料可形成于一组凹槽中，使得一组凹槽中的每一相应者中的硫属化物材料至少部分与一组柱对中的柱接触。
34.图2a到2f说明根据本文中所公开的实例的可经执行以形成堆叠存储器装置的一系列步骤或过程期间的实例存储器阵列200-a、200-b、200-c及200-d的各种视图。具体来说，图2a到2f中展示形成字线平面、沉积牺牲层及绝缘材料的过程。
35.图2a说明实例存储器阵列200-a的侧视图。图2b说明图2a中所说明的过程步骤之后的过程步骤期间的沿图2a的截面线a-a'的实例存储器阵列200-b的俯视图。图2c说明沿图2b的截面线b-b'取得的存储器阵列200-b(例如图2b中所展示)的横截面图。图2d说明图2b及2c中所说明的过程步骤之后的过程步骤期间的沿图2b的截面线b-b'取得的存储器阵列200-c的横截面图。图2e说明图2d中所说明的过程步骤之后的过程步骤期间的沿图2b的截面线b-b'取得的存储器阵列200-d的横截面图。图2f说明沿图2e的截面线a-a'的实例存储器阵列200-d(例如图2d中所展示)的俯视图。
36.图2a说明根据本文中所公开的实例的实例存储器阵列200-a的侧视图。存储器阵列200-a可包含延伸穿过衬底104-a或104-b的一组导电触点235。存储器阵列200-a可进一步包含材料240及绝缘材料245(例如绝缘材料层、电介质层)的交替层。在一些情况中，材料240可为导电材料(例如用于形成导电层)。在其它情况中，材料240可为牺牲绝缘材料(例如不同于绝缘材料245)。
37.衬底104可为电介质材料，例如电介质膜。一组导电触点235的单个导电触点可经配置以耦合任何单个垂直柱(例如数字线)与晶体管(例如数字线选择器)。
38.在一些实例中，导电触点235可形成于衬底104-a及104-b两者中。例如，导电触点235-a可将一柱对中的第一柱(例如对应于数字线)耦合到晶体管。导电触点235-c可将柱对中的第二柱耦合到晶体管。导电触点235-b及导电触点235-d可各自将第二柱对中的柱耦合
到晶体管。另外或替代地，导电触点235中的每一者可延伸穿过衬底104-b(例如，导电触点235-c及235-d可经形成穿过衬底104-b)。例如，导电触点235-a可将一柱对中的第一柱耦合到晶体管，且触点235-b可将柱对中的第二柱耦合到晶体管。
39.一组导电触点235可布置成网格图案。在一些实例中，一组导电触点235中的相应者可由高达八个其它导电触点235包围。另外或替代地，一组导电触点235可布置成交错图案或六边形图案。例如，一组导电触点235中的相应者可由高达六个其它导电触点235包围。
40.存储器阵列200-a还可包含绝缘材料245的一组堆叠平面及材料240的一组堆叠平面(例如字线平面或字线板)，其中材料240可为导电材料或绝缘材料(例如将在图2a中所说明的过程步骤之后的过程步骤期间由导电材料替换)。材料240的堆叠平面可通过绝缘材料245的一组平面来沿z方向彼此分离(例如垂直分离)。例如，第二绝缘材料245的第一平面(例如底面)可形成(例如沉积)于衬底104-b的平面上，接着，材料240的平面可形成于第二绝缘材料245的第一平面上。在一些实例中，第一绝缘材料245的层可沉积于衬底104-b上。在一些实例中，材料240可为导电碳层或与活性材料兼容的其它导电层。在一些实例中，材料240可包含由穿过保护屏障的活性材料分离的导电层。材料240的每一层可经配置以充当至少一个字线板。在一些实例中，材料240及绝缘材料245形成一组层，例如交替层。
41.替代地，材料240可为牺牲绝缘材料。在此，存储器阵列200-a可包含牺牲绝缘材料240的一组堆叠平面及绝缘材料245的一组堆叠平面。牺牲绝缘材料240可为不同于绝缘材料245的材料(例如分别为氧化物材料及氮化物材料)。在图2a中所说明的过程步骤之后的过程步骤期间，牺牲绝缘材料240可被移除且由导电材料(例如导电碳层或与活性材料兼容的其它导电层)替换。
42.可依交替方式在材料240上形成第二绝缘材料245的额外平面，如图2a中所说明。第二绝缘材料245可为电介质材料，例如电介质膜或层。在一些实例中，第二绝缘材料245及衬底104-a可为相同类型的绝缘材料。本文中所公开的绝缘材料的实例包含(但不限于)电介质材料，例如氧化硅。
43.材料240的一组平面的每一相应者可处于(例如形成)存储器阵列200-a的不同层级。形成存储器单元的材料的个别平面可指称3d存储器阵列200-a的层面。材料240(例如导电材料)可包括金属(或半金属)材料或半导体材料(例如掺杂多晶硅材料等等)(例如由所述金属(或半金属)材料或所述半导体材料形成)。在一些实例中，材料240可为导电碳平面。
44.图2a中展示材料240的六个平面及第二绝缘材料245的七个平面。第二绝缘材料245的第七平面可为存储器阵列200-a的最上层。材料240及第二绝缘材料245的平面的数量不限于图2a中所说明的数量。材料240及第二绝缘材料245可布置成多于六个层面或少于六个层面。
45.图2b说明沿图2a的截面线a-a'的存储器阵列200-b的俯视图。图2b展示穿过存储器阵列200-b的材料240(例如导电材料、绝缘材料)及第二绝缘材料245的交替层形成沟槽250。沟槽250可在沟槽250的底部处暴露衬底104及导电触点235(如先前图2a中所展示)。沟槽250可自上而下蚀刻且以线性形状蚀刻。在一些情况中，可由垂直及水平蚀刻过程的组合形成沟槽250以形成沟槽250内的凹槽。参考图2c来展示及描述关于蚀刻过程及凹槽的额外细节。沟槽250可在材料240的每一平面(例如字线平面、导电层)上形成沿基本上平行方向延伸的一组开口。
46.图2c说明沿图2b的线b-b'取得的存储器阵列200-b的侧视图。存储器阵列200-b说明在存储器阵列200-b的每一平面中的材料240(例如导电材料、绝缘材料)中形成一组凹槽215。例如，可执行选择性蚀刻操作以依各向同性方式在沟槽250的侧壁290及291中形成一组凹槽215。在一些实例中，沟槽250包含与第二侧壁291间隔开的第一侧壁290，其中由第一绝缘材料245形成的第一侧壁290的第一部分292与由第一绝缘材料245形成的第二侧壁291的第一部分293间隔开第一距离。由第一材料240形成的第一侧壁290的第二部分294可与由第一材料240形成的第二侧壁291的第二部分294间隔开大于第一距离的第二距离。在一些实例中，由第一材料240形成的沟槽250的侧壁290及291的部分相对于由第一绝缘材料245形成的沟槽250的侧壁290及291的部分凹进。
47.蚀刻操作可包含一或多个垂直蚀刻过程(例如各向异性蚀刻过程或干式蚀刻过程或其组合)或水平蚀刻过程(例如各向同性蚀刻过程)或其组合。例如，可执行垂直蚀刻过程以垂直蚀刻沟槽250而暴露衬底104-b及一或多个导电触点235，且可使用水平蚀刻过程来形成至少一种材料240中的至少一个凹槽215。蚀刻参数可经选择使得材料240(例如)比第二绝缘材料245更快被蚀刻。
48.图2d说明沿图2b的线b-b'取得的存储器阵列200-b的侧视图。存储器阵列200-c说明形成保形材料220(例如牺牲材料或牺牲层)。可将保形材料220沉积到存储器阵列200-c的沟槽250中。可通过保形沉积保形材料220来使保形材料220形成于图2c所展示的凹槽215中。保形材料220接触每一沟槽250的第一侧壁290、第二侧壁291及底壁295(例如与衬底104-b及触点235接触)。尽管图2d展示形成于沟槽250的侧壁上(例如在深入面向沟槽250的不同层中的第二绝缘材料245及材料240的表面上)的保形材料220，但实例不受限于此。例如，在一些情况中，保形材料220可局限于不同层中的材料240(例如导电材料、绝缘材料)中的一组凹槽215。在一些情况中，保形材料220可指称保形层或牺牲层。
49.在一些情况中，可在形成保形材料220之后执行蚀刻操作。在蚀刻操作中，可蚀刻保形材料220以形成开口或沟槽250。蚀刻操作可导致保形材料220的表面(例如面向沟槽250的表面)与第二绝缘材料245的表面(例如深入面向沟槽250的表面)间隔开。在一些情况中，蚀刻操作可导致保形材料220的表面(例如面向沟槽250的表面)与第二绝缘材料245的表面(例如深入面向沟槽250的表面)大致共面且借此形成沟槽的连续侧壁。蚀刻操作可进一步导致衬底104-b及触点235暴露(例如从沟槽250的底壁295移除保形材料220)。本文中所描述的蚀刻操作可为垂直蚀刻过程(例如各向异性蚀刻过程或干式蚀刻过程或其组合)或水平蚀刻过程(例如各向同性蚀刻过程)。例如，可执行垂直蚀刻过程以垂直蚀刻沟槽250，且可使用水平蚀刻过程来形成第一材料240(例如第一导电材料240、牺牲绝缘材料240)中的至少一个凹槽。
50.图2e说明沿图2b的线b-b'取得的存储器阵列200-b的侧视图。存储器阵列200-d说明将电介质材料218沉积于存储器阵列200-d的保形材料220的顶部上的沟槽250中。电介质材料218可接触保形材料220。电介质材料218可进一步接触一或多个触点235。电介质材料218及保形材料220可一起填充沟槽250。在一些情况中，电介质材料218可为绝缘材料的实例。在一些实例中，可选择性回蚀保形材料220以形成与电介质材料218共面的表面。可根据所要厚度来界定凹进的深度。
51.图2f说明沿图2e的截面线a-a'的实例存储器阵列200-d的俯视图。图2f说明将电
介质材料218沉积到一组沟槽250中之后的存储器阵列200-d。存储器阵列200-d的沟槽250中的每一者内衬有保形材料220且由电介质材料218填充。沟槽250可延伸穿过材料240(例如导电材料240、牺牲绝缘材料240)的每一层，如图2e中所展示。
52.图3a到3h说明根据本文中所公开的实例的可经执行以形成堆叠存储器装置的一系列步骤或过程期间的实例存储器阵列200-e、200-f、200-g及200-h的各种视图。具体来说，图3a到3h中展示形成存储器阵列200-d(例如图2d及2e中所说明)中的存储器单元的过程。
53.图3a说明图2f中所说明的过程步骤之后的过程步骤期间的实例存储器阵列200-e的俯视图的图2f的截面c-c'。图3b说明沿图3a的截面线b-b'的实例存储器阵列200-e的横截面图。图3c及3d说明图3a及3b中所说明的过程步骤之后的过程步骤期间的实例存储器阵列200-f。图3c说明实例存储器阵列200-f的俯视图的截面c-c'(如图2f中所说明)，且图3d说明沿图3c的截面线b-b'的实例存储器阵列200-f的横截面图。图3e、3f及3g说明图3c及3d中所说明的过程步骤之后的过程步骤期间的实例存储器阵列200-g。图3e说明实例存储器阵列200-g的俯视图的截面c-c'(如图2f中所说明)(例如沿图3d的截面线a-a')。图3f说明实例存储器阵列200-g的俯视图，且图3g说明沿图3e的截面线b-b'的实例存储器阵列200-g的截面图。图3h说明图3e、3f及3g中所说明的过程步骤之后的过程步骤期间的实例存储器阵列200-h的俯视图的图3f的截面c-c'。
54.图3a说明实例存储器阵列200-e的俯视图的图2f的截面c-c'。实例存储器阵列200-e可展示图2e及2f中所说明的过程步骤之后的过程步骤期间的图2f中所展示的实例存储器阵列200-d的截面c-c'。可通过蚀除电介质材料218及/或保形材料220的部分来在沟槽250中形成开口360。开口360可定位于触点235中的一或多者上，使得形成开口360暴露触点235中的一者的至少一部分。参考图3b来展示及描述关于开口360与触点235之间的关系的额外细节。在一些情况中，实例存储器阵列200-e可包含一组开口360。例如，一组开口可沿沟槽250中的每一者间隔形成。沟槽250内的开口360中的每一者与沟槽250中的其它开口可由电介质材料218分离。用于形成开口360的蚀刻过程可为垂直蚀刻过程。在一些实例中，蚀刻操作可不蚀除保形材料320的所有部分，例如在未形成开口360的位置。
55.图3b说明沿图3a的线b-b'取得的存储器阵列200-e的侧视图。如图3b中所展示，一组凹槽215可形成于各平面中的材料240中。可在形成开口360(例如参考图3a所讨论)期间形成一组凹槽215。例如，可执行选择性蚀刻操作以依完全或部分各向同性方式形成一组凹槽215。蚀刻化学物可经选择以选择性到达材料240。可通过在沟槽250中形成开口360来暴露触点235。
56.图3c说明根据本文中所公开的实例的实例存储器阵列200-f的图2f中所说明的截面c-c'的俯视图。俯视图可为沿图3b的截面线a-a'取得的视图。可在图3a及3b中所说明的处理步骤之后，由实例存储器阵列200-e形成实例存储器阵列200-f。如图3c中所展示，可在开口360中形成存储元件材料365。在一些情况中，存储元件材料365可延伸以接触材料240的每一侧壁。存储元件材料365可进一步接触保形材料220及电介质材料218。在开口360中形成存储元件材料365(例如通过将存储元件材料365沉积于开口360中)可减小开口360的大小。
57.存储元件材料365可为可充当自选择存储元件材料(例如可充当选择装置及存储
元件两者的材料)的硫属化物材料(例如硫属化物合金及/或玻璃)的实例。例如，存储元件材料365可响应于施加电压，例如编程脉冲。针对小于阈值电压的施加电压，存储元件材料365可保持非导电状态(例如“切断”状态)。替代地，响应于大于阈值电压的施加电压，存储元件材料365可进入导电状态(例如“接通”状态)。
58.图3d说明沿图3c的线b-b'取得的存储器阵列200-f的侧视图。可通过将存储元件材料365保形沉积到沟槽250中来在一组凹槽215中形成存储元件材料365。存储元件材料365可经沉积以接触通过蚀刻保形材料320所暴露的沟槽250的侧壁290及291及底壁295。当存储元件材料365接触沟槽250的底壁295时，存储元件材料365覆盖暴露触点235。存储元件材料365可包含顶层366。
59.图3e说明实例存储器阵列200-g的俯视图的截面c-c'(如图2f中所说明)(例如沿截面线a-a')。可对图3c及3d中所说明的实例存储器阵列200-f执行蚀刻操作以产生实例存储器阵列200-g。蚀刻操作可移除存储元件材料365的部分以产生存储元件组件(例如包含存储元件材料365)。存储元件材料365的存储元件组件中的每一者可与材料240(例如导电材料240)的层接触。在一些实例中，保形材料220的部分可定位于存储元件材料365的存储元件组件的两侧上。蚀刻存储元件材料365可使存储元件材料365的存储元件组件由开口360分离。存储元件组件可使存储器阵列200-g(及由存储器阵列200-g之后的处理步骤形成的存储器阵列200)能够存储数据。即，存储元件组件可包含存储元件材料365且可经配置以存储逻辑状态(例如逻辑值“0”或逻辑值“1”)。
60.可通过施加满足编程阈值的脉冲(例如编程脉冲)来将存储元件组件编程到目标状态。编程脉冲的振幅、形状或其它特性可经配置以引起存储元件材料365展现目标状态。例如，在施加编程脉冲之后，存储元件组件的离子可在整个存储元件中重分布以借此更改施加读取脉冲时所检测的存储器单元的电阻。在一些情况中，存储元件组件的阈值电压可基于施加编程脉冲来变动。
61.可通过将读取脉冲施加于存储元件组件来感测、检测或读取由存储元件组件存储的状态。读取脉冲的振幅、形状或其它特性可经配置以允许感测组件确定什么状态存储于存储元件组件上。例如，在一些情况中，读取脉冲的振幅经配置以处于使存储元件组件将针对第一状态呈“接通”状态(例如，电流传导通过材料)但将针对第二状态呈“切断”状态(例如，几乎无电流传导通过材料)的电平。
62.在一些情况中，施加于存储元件组件的脉冲(无论编程或读取)的极性会影响执行操作的结果。例如，如果存储元件组件存储第一状态，那么第一极性的读取脉冲可导致存储元件组件展现“接通”状态，而第二极性的读取脉冲可导致存储元件组件展现“切断”状态。此可由在存储元件组件存储一状态时存储元件组件中的离子或其它材料不对称分布所致。类似原理适用于编程脉冲及其它脉冲或电压。
63.可充当存储元件组件的硫属化物材料的实例包含铟(in)-锑(sb)-碲(te)(ist)材料(例如in2sb2te5、in1sb2te4、in1sb4te7等等)及锗(ge)-锑(sb)-碲(te)(gst)材料(例如ge8sb5te8、ge2sb2te5、ge1sb2te4、ge1sb4te7、ge4sb4te7等等)及其它硫属化物材料(包含(例如)在操作期间不相变的合金(例如硒基硫属化物合金))。此外，硫属化物材料可包含低浓度的其它掺杂剂材料。硫属化物材料的其它实例可包含碲-砷(as)-锗(ots)材料、ge、sb、te、硅(si)、镍(ni)、镓(ga)、as、银(ag)、锡(sn)、金(au)、铅(pb)、铋(bi)、铟(in)、硒(se)、
氧(o)、硫(s)、氮(n)、碳(c)、钇(y)及钪(sc)材料及其组合。本文中所使用的带有连字符的化学组合物符号指示包含于特定混合物或化合物中的元素，且希望表示涉及指示元素的所有化学计量。在一些实例中，硫属化物材料可为硫属化物玻璃或非晶硫属化物材料。在一些实例中，主要具有硒(se)、砷(as)及锗(ge)的硫属化物材料可指称sag合金。在一些实例中，sag合金可包含硅(si)且此硫属化物材料可指称sisag合金。在一些实例中，硫属化物玻璃可包含各自呈原子或分子形式的额外元素，例如氢(h)、氧(o)、氮(n)、氯(cl)或氟(f)。在一些实例中，可通过使用各种化学物种掺杂来控制导电性。例如，掺杂可包含将3族元素(例如硼(b)、镓(ga)、铟(in)、铝(al)等等)或4族元素(例如锡(sn)、碳(c)、硅(si)等等)并入到组合物中。
64.图3f说明沿图3d的截面线a-a'的实例存储器阵列200-g的俯视图。图3f包含图3e中所说明的截面c-c'。实例存储器阵列200-g展示一组沟槽250。沟槽250中的每一者包含存储元件材料365的一组存储元件组件。一组存储元件组件可与其它存储元件组件由开口360及电介质材料218分离。存储元件组件可与保形材料220接触。
65.图3g说明沿图3f的线b-b'取得的存储器阵列200-g的侧视图。可在形成存储元件材料365(例如参考图3c及3d所讨论)之后执行蚀刻操作，使得存储元件材料365的表面(例如深入面向沟槽250的表面)与绝缘材料245的层的表面(例如深入面向沟槽250的表面)大致共面。蚀刻存储元件材料365可形成连续侧壁且移除图3d中所展示的存储元件材料365的顶层366。蚀刻存储元件材料365还可暴露衬底104-b中的触点235。
66.定位于凹槽中的存储元件材料365的部分可对应于存储元件组件。在每一凹槽中，存储元件材料365的每一存储元件组件可接触单个导电材料240(例如定位成相邻于存储元件材料365的单元的单个导电材料240)及至少两个电介质层(例如定位于存储元件材料365的存储元件组件的顶部上的顶部绝缘材料245及定位于存储元件材料365的存储元件组件的底部上的底部绝缘材料245)。在一些情况中，存储元件材料365的每一存储元件组件可接触单个材料240。在此，材料240可随后(例如在图3g中所说明的过程步骤之后的过程步骤期间)被移除且由导电材料替换。蚀刻存储元件材料365可存储元件材料365的存储元件组件。蚀刻存储元件材料365还可暴露衬底104-b中的触点235。
67.图3h说明图3e、3f及3g中所说明的过程步骤之后的过程步骤期间的实例存储器阵列200-h的俯视图的截面c-c'(如图3f中所说明)。如图3h中所展示，将导电材料370沉积到开口360中。导电材料370可形成从第一衬底(例如参考图2c所说明的衬底104-a)延伸到第二衬底(例如衬底104-b)的导电柱。在一些实施方案中，导电材料370接触绝缘材料245及存储元件材料365的层的至少一部分，如图3g中所展示。在一些实例中，导电材料370与活性材料相容。导电材料370可为均匀导电材料(例如保形导电材料)或具有内部材料的屏障层(例如其中屏障层包围导电材料)。
68.在导电材料370包含屏障层及内部材料的情况中，可将屏障材料沉积到开口360中。在一些实施方案中，屏障材料可接触绝缘材料245及存储元件材料365的至少一部分，如图3g中所展示。在一些实例中，屏障材料可与活性材料相容。屏障材料可为导电材料(例如保形导电材料)或具有导电材料的屏障层。例如，屏障材料可包括氧化铝。可将内部材料沉积于开口360中(例如用于接触屏障材料)以形成导电柱。内部材料可为金属(或半金属)材料或半导体材料，例如掺杂多晶硅材料等等。然而，可使用其它金属、半金属或半导体材料
(金属材料或电介质材料)。
69.导电材料370可接触由存储元件材料365形成的第一存储元件组件及第二存储元件组件。形成于一组开口360中的每一相应者中的柱(例如导电材料370的柱)可经布置以基本上正交于材料240及绝缘材料245的交替平面延伸。形成于一组开口360中的每一相应者中的存储元件材料365及导电柱可形成为基本上正方形形状。本公开的实例不受限于确切或准确切正方形形状。例如，存储元件材料365及导电柱可形成为包含圆形或椭圆形形状的任何形状。
70.图4a及4b说明根据本文中所公开的实例的可经执行以形成堆叠存储器装置的一系列步骤或过程期间的实例存储器阵列200-i及200-j。具体来说，图4a及4b说明用于划分导电柱以形成图3h中所说明的存储器阵列200-h中的数字线的过程。
71.图4a说明根据本文中所公开的实例的实例存储器阵列200-i的俯视图。可通过蚀除导电材料370的部分来形成沟槽250中的第二开口405。蚀刻过程可进一步包含蚀除其它材料的部分。例如，蚀刻过程可蚀刻一些(或所有)电介质材料218。蚀刻过程可包含基本上正交于材料240及绝缘材料245的交替平面发生的垂直蚀刻过程。例如，蚀刻过程可包含用于产生实例存储器阵列200-i的卵形第二开口的单栅极垂直通道3d非and(sgvc)技术。第二开口405可延伸到底部衬底(例如104-b)以暴露一或多个触点235。
72.第二开口405可将柱分成包含第一柱及第二柱的一对柱。柱对中的每一柱可对应于数字线。在一些情况中，沟槽250可延伸且包含一组第二开口(例如由电介质材料218分离)，其中每一开口将柱分成柱对。柱对中的每一柱的大小(例如横截面积)不会影响存储器阵列200-i的操作。即，柱对中的每一柱的高度(例如从第一衬底(例如衬底104-a)延伸到第二衬底(例如衬底104-b))可相对较低(例如小于2微米)。
73.图4b说明根据本文中所公开的实例的实例存储器阵列200-j的俯视图。可在将绝缘材料410沉积到参考图4a所描述的存储器阵列200-i中所展示的开口405中之后形成存储器阵列200-j。绝缘材料410可为电介质材料。在一些情况中，绝缘材料410可为相同于电介质材料218的材料。绝缘材料410可接触由导电材料370形成的柱。绝缘材料410可从顶部衬底(例如图2a中所展示的衬底104-a)延伸到底部衬底(例如图2a中所展示的衬底104-b)以因此隔离一柱对中的每一柱。绝缘材料410可进一步延伸以接触绝缘材料218。在此，绝缘材料(例如绝缘材料410与绝缘材料218的组合)可延伸沟槽250的长度。
74.绝缘材料410可使一柱对内的柱彼此隔离。此可在第一存储元件组件及第二存储元件组件定位于相同凹槽中时减小存取第一存储元件组件对第二存储元件组件的影响。绝缘材料410可分离沟槽250的两侧上的存储元件材料365。即，绝缘材料410可隔离(例如电隔离)接触沟槽250的第一侧壁的存储器单元(例如由存储元件材料365形成)与接触沟槽250的第二侧壁的存储器单元。
75.图5a及5b说明根据本文中所公开的实例的可经执行以形成堆叠存储器装置的一系列步骤或过程期间的实例存储器阵列200-k及200-l。具体来说，图5a及5b说明用于划分导电柱以形成图3h中所说明的存储器阵列200-h中的数字线的其它过程。
76.图5a说明根据本文中所公开的实例的实例存储器阵列200-k的俯视图。图5a可说明不同于图4a中所说明的实施例的实施例。在一些其它情况中，可使用图4a及图5a的组合。可通过蚀除导电材料370的部分来形成沟槽250中的第二开口505。蚀刻过程可进一步包含
蚀除其它材料的部分。例如，蚀刻过程可蚀刻一些(或所有)电介质材料218。蚀刻过程可包含基本上正交于材料240及绝缘材料245的交替平面发生的垂直蚀刻过程。蚀刻过程可产生狗骨形第二开口505。在一些情况中，用于产生第二开口505的蚀刻过程可不同于用于产生不同类型的开口(例如参考图4a所讨论的开口405)的蚀刻过程。
77.第二开口505可将柱分成包含第一柱及第二柱的一对柱。柱对中的每一柱可对应于数字线。在一些情况中，沟槽250可延伸且包含一组第二开口(例如由电介质材料218分离)，其中每一开口将柱分成柱对。柱对中的每一柱的大小(例如横截面积)不会影响存储器阵列200-k的操作。即，柱对中的每一柱的高度(例如从第一衬底(例如衬底104-a)延伸到第二衬底(例如衬底104-b))可相对较低(例如小于2微米)。
78.图5b说明根据本文中所公开的实例的实例存储器阵列200-l的俯视图。可在将绝缘材料510沉积到参考图5a所描述的存储器阵列200-k中所展示的开口505中之后形成存储器阵列200-l。绝缘材料510可为电介质材料。在一些情况中，绝缘材料510可为相同于电介质材料218的材料。绝缘材料510可接触由导电材料370形成的柱。绝缘材料510可从顶部衬底(例如图2a中所展示的衬底104-a)延伸到底部衬底(例如图2a中所展示的衬底104-b)以因此隔离一柱对中的每一柱。绝缘材料510可进一步延伸以接触绝缘材料218。在此，绝缘材料(例如绝缘材料510与绝缘材料218的组合)可延伸沟槽250的长度。
79.绝缘材料510可使一柱对内的柱彼此隔离。此可在第一存储元件组件及第二存储元件组件定位于相同凹槽中时减小存取第一存储元件组件对第二存储元件组件的影响。绝缘材料510可分离沟槽250的两侧上的存储元件材料365。即，绝缘材料510可隔离(例如电隔离)接触沟槽250的第一侧壁的存储器单元(例如由存储元件材料365形成)与接触沟槽250的第二侧壁的存储器单元。
80.图6a及6b说明根据本文中所公开的实例的可经执行以形成堆叠存储器装置的一系列步骤或过程期间的实例存储器阵列200-m及200-n。具体来说，图6a及6b说明用于划分导电柱以形成图3h中所说明的存储器阵列200-h中的数字线的其它过程。
81.图6a说明根据本文中所公开的实例的实例存储器阵列200-m的俯视图。图6a可说明不同于图4a到5b中所说明的实施例的实施例。在一些其它情况中，可使用图4a到5b的组合。可通过蚀除导电材料370及电介质材料218的部分来形成沟槽250中的第二开口605。蚀刻过程可包含基本上正交于材料240及绝缘材料245的交替平面发生的垂直蚀刻过程。蚀刻过程可产生延伸沟槽250的长度的第二开口605。例如，沟槽250可包含由电介质材料218分离的一组导电材料370。可通过穿过一组导电材料370及电介质材料218蚀刻连续开口来形成第二开口。第二开口605可延伸到底部衬底(例如图2a中所展示的衬底104-b)以暴露一或多个触点235。在一些情况中，用于产生第二开口605的蚀刻过程可不同于用于产生不同类型的开口(例如参考图4a所讨论的开口505、参考图5a所讨论的开口505)的蚀刻过程。
82.第二开口605可将柱分成包含第一柱及第二柱的一对柱。柱对中的每一柱可对应于数字线。在一些情况中，沟槽250可延伸且包含一组第二开口(例如由电介质材料218分离)，其中每一开口将柱分成柱对。柱对中的每一柱的大小(例如横截面积)不会影响存储器阵列200-m的操作。即，柱对中的每一柱的高度(例如从第一衬底(例如衬底104-a)延伸到第二衬底(例如衬底104-b))可相对较低(例如小于2微米)。
83.图6b说明根据本文中所公开的实例的实例存储器阵列200-n的俯视图。可在将绝
缘材料610沉积到参考图6a所描述的存储器阵列200-m中所展示的开口605中之后形成存储器阵列200-n。绝缘材料610可为电介质材料。在一些情况中，绝缘材料610可为相同于电介质材料218的材料。绝缘材料610可接触由导电材料370形成的柱。绝缘材料610可从顶部衬底(例如图2a中所展示的衬底104-a)延伸到底部衬底(例如图2a中所展示的衬底104-b)以因此隔离一柱对中的每一柱。绝缘材料610可进一步延伸以接触绝缘材料218。在此，绝缘材料(例如绝缘材料410与绝缘材料218的组合)可延伸沟槽250的长度。
84.绝缘材料610可使一柱对内的柱彼此隔离。此可在第一存储元件组件及第二存储元件组件定位于相同凹槽中时减小存取第一存储元件组件对第二存储元件组件的影响。绝缘材料610可分离沟槽250的两侧上的存储元件材料365。即，绝缘材料610可隔离(例如电隔离)接触沟槽250的第一侧壁的存储器单元(例如由存储元件材料365形成)与接触沟槽250的第二侧壁的存储器单元。
85.图7a及7b说明根据本文中所公开的实例的可经执行以形成堆叠存储器装置的一系列步骤或过程期间的实例存储器阵列200-o及200-p。具体来说，图6a及6b说明用于划分导电柱以形成图3e、3f及3g中所说明的存储器阵列200-g中的数字线的其它过程。
86.图7a说明根据本文中所公开的实例的实例存储器阵列200-o的俯视图。图7a可说明不同于图3h到5b中所说明的实施例的实施例。另外或替代地，可使用图3h到5b中所说明的存储器阵列200的组合。图7a可说明可在图3g之后执行的一系列步骤或过程期间的实例存储器阵列200-o。
87.可将导电材料370沉积到开口360中以形成导电柱。在一些情况中，柱可由导电材料370部分填充且随后由电介质材料705填充。在一些情况中，电介质材料705可相同于电介质材料218。柱可从第一衬底(例如衬底104-a)延伸到第二衬底(例如衬底104-b)。
88.导电材料370可接触由存储元件材料365形成的第一存储元件组件及第二存储元件组件。形成于一组开口360中的每一相应者中的柱(例如导电材料370及电介质材料705的柱)可经布置以基本上正交于材料240及绝缘材料245的交替平面延伸。
89.图7b说明根据本文中所公开的实例的实例存储器阵列200-p的俯视图。可在形成第二开口且随后由绝缘材料710填充第二开口之后形成存储器阵列200-p。在一些情况中，电介质材料705及绝缘材料710是相同材料的实例。可根据参考图4a、5a及/或6a所讨论的方法来形成第二开口。第二开口可将柱(例如包括导电材料370及电介质材料705)分成包含第一柱及第二柱的一对柱。柱对中的每一柱可对应于数字线。柱对中的每一柱的大小(例如横截面积)不会影响存储器阵列200-p的操作。即，柱对中的每一柱的高度(例如从第一衬底(例如衬底104-a)延伸到第二衬底(例如衬底104-b))可相对较低(例如小于2微米)。
90.在一些情况中，沟槽250可延伸且包含一组第二开口(例如由电介质材料218分离)，其中每一开口将柱分成柱对。绝缘材料710可为电介质材料。在一些情况中，绝缘材料710可为相同于电介质材料218的材料。绝缘材料710可接触由导电材料370形成的柱。绝缘材料710可从顶部衬底(例如图2a中所展示的衬底104-a)延伸到底部衬底(例如图2a中所展示的衬底104-b)以因此隔离一对柱中的每一柱。绝缘材料710可进一步延伸以接触绝缘材料218。在此，绝缘材料(例如绝缘材料410与绝缘材料218的组合)可延伸沟槽250的长度。
91.绝缘材料710可使一柱对内的柱彼此隔离。此可在第一存储元件组件及第二存储元件组件定位于相同凹槽中时减小存取第一存储元件组件对第二存储元件组件的影响。绝
缘材料710可分离沟槽250的两侧上的存储元件材料365。即，绝缘材料710可隔离(例如电隔离)接触沟槽250的第一侧壁的存储器单元(例如由存储元件材料365形成)与接触沟槽250的第二侧壁的存储器单元。
92.图8a及8b说明根据本文中所公开的实例的支持用于存储器装置的分割柱架构的实例存储器阵列200-q及200-r。具体来说，图8a及8b说明用于将数字线耦合到数字线选择器的各种配置。
93.图8a说明存储器阵列200-q的横截面图。横截面图可沿图4b、5b、6b及7b中的任何者中所展示的截面线b-b'。图8a说明存储器装置的配置，其中导电材料370中的每一柱(例如一对柱中的每一柱)接触相同衬底104上的触点235。衬底104-b展示为定位于导电材料370的柱下方，但在一些其它情况中，触点235可经形成穿过定位于导电材料370的柱上方的衬底104-a。
94.存储器阵列200-q可包含与衬底104-b的触点235-a接触的由导电材料370-a形成的第一柱。触点235-a可将由导电材料370-a形成的柱耦合到其它电路系统，例如感测组件、解码器或其它电路系统。例如，触点235-a可将柱(例如数字线)耦合到晶体管805-a。晶体管805-a可为形成为规则矩阵的数字线选择器的实例。晶体管805-a可经定位以在存取操作(例如读取操作、写入操作、刷新操作)期间的各种时间选择性耦合或隔离柱(例如数字线)。激活晶体管805-a可引发由存储元件材料365形成的存储元件组件中的一者的存取操作。例如，激活晶体管805-a及将电压施加于材料240-a(例如由字线驱动器将电压施加于导电材料)可存取由存储元件材料365-a形成的存储元件组件。材料240-a可为导电材料240的实例。在一些情况中，材料240-a可能已作为导电材料沉积到堆叠上(例如在图2a之前所说明的过程步骤期间)。在一些其它情况中，材料240-a可能已作为牺牲绝缘材料沉积到堆叠上。在后续过程步骤期间，材料240-a可能已被移除且由导电材料240-a替换。
95.存储器阵列200-q可进一步包含由与衬底104-b的触点235-b接触的导电材料370-b形成的第二柱。由导电材料370-a形成的柱及由导电材料370-b形成的柱可为一对柱。即，可在由蚀刻过程划分导电柱时形成由导电材料370-a形成的柱及由导电材料370-b形成的柱。触点235-b可将由导电材料370-b形成的第二柱耦合到晶体管805-b，晶体管805-b可为形成为规则矩阵的数字线选择器的实例。在一些情况中，晶体管805-b可处于相同于晶体管805-a的层级(例如相同矩阵的部分)。在一些其它情况中，晶体管805-b可从晶体管805-a偏移。例如，晶体管805-b可定位于晶体管805-a下方。
96.图8b说明存储器阵列200-r的横截面图。横截面图可沿图4b、5b、6b及7b中的任何者中所展示的截面线b-b'。图8b说明存储器装置的配置，其中导电材料370的第一柱(例如一对柱的第一柱)接触第一衬底104上的触点235且导电材料370的第二柱(例如一对柱的第二柱)接触不同于第一衬底104的第二衬底104上的触点235。衬底104-b展示为定位于导电材料370的柱下方，但在一些其它情况中，触点235可经形成穿过定位于导电材料370的柱上方的衬底104-a。
97.存储器阵列200-r可包含由与衬底104-b的触点235-c接触的导电材料370-a形成的第一柱。触点235-c可将由导电材料370-a形成的柱耦合到其它电路系统，例如感测组件、解码器或其它电路系统。例如，触点235-c可将柱(例如数字线)耦合到晶体管805-c。晶体管805-c可为形成为规则矩阵的数字线选择器的实例。晶体管805-c可经定位以在存取操作
(例如读取操作、写入操作、刷新操作)期间的各种时间选择性耦合或隔离柱(例如数字线)。激活晶体管805-c可引发由存储元件材料365形成的存储元件组件中的一者的存取操作。例如，激活晶体管805-c及将电压施加于材料240-a(例如由字线驱动器将电压施加于导电材料)可存取由存储元件材料365-a形成的存储元件组件。材料240-a可为导电材料240-a的实例。在一些情况中，材料240-a可能已作为导电材料沉积到堆叠上(例如在图2a之前所说明的过程步骤期间)。在一些其它情况中，材料240-a可能已作为牺牲绝缘材料沉积到堆叠上。在后续过程步骤期间，材料240-a可已被移除且由导电材料240-a替换。
98.存储器阵列200-r可进一步包含由与衬底104-a的触点235-d接触的导电材料370-b形成的第二柱。由导电材料370-a形成的柱及由导电材料370-b形成的柱可为一对柱。即，可在由蚀刻过程划分导电柱时，形成由导电材料370-a形成的柱及由导电材料370-b形成的柱。触点235-d可将由导电材料370-b形成的第二柱耦合到晶体管805-d，晶体管805-d可为经形成为规则矩阵的数字线选择器的实例。
99.图9展示说明根据本文中所公开的实例的支持用于存储器装置的分割柱架构的一或若干方法900的流程图。方法900的操作可由制造系统或与制造系统相关联的一或多个控制器实施。在一些实例中，一或多个控制器可执行一组指令以控制制造系统的一或多个功能元件执行所描述的功能。另外或替代地，一或多个控制器可使用专用硬件来执行所描述的功能的部分。
100.在905中，方法900可包含形成穿过绝缘材料的第一开口以暴露第一电介质层、导电层及第二电介质层。可根据本文中所描述的方法来执行操作905。
101.在910中，方法900可包含在第一开口中形成第一硫属化物组件及与第一硫属化物组件分离的第二硫属化物组件，第一硫属化物组件及第二硫属化物组件两者接触导电层、第一电介质层及第二电介质层。可根据本文中所描述的方法来执行操作910。
102.在915中，方法900可包含将用于形成与第一硫属化物组件及第二硫属化物组件接触的柱的导电材料沉积到第一开口中。可根据本文中所描述的方法来执行操作915。
103.在920中，方法900可包含通过蚀刻导电材料来形成第二开口以将柱分成接触第一硫属化物组件的第一柱及接触第二硫属化物组件的第二柱。可根据本文中所描述的方法来执行操作920。
104.在一些实例中，本文中所描述的设备可执行一或若干方法，例如方法900。设备可包含用于以下的特征、构件或指令(例如存储可由处理器执行的指令的非暂时性计算机可读媒体)：形成穿过绝缘材料的第一开口以暴露第一电介质层、导电层及第二电介质层；及在第一开口中形成第一硫属化物组件及与第一硫属化物组件分离的第二硫属化物组件，第一硫属化物组件及第二硫属化物组件两者接触导电层、第一电介质层及第二电介质层。设备可进一步包含用于以下的构件、特征或指令：将用于形成与第一硫属化物组件及第二硫属化物组件接触的柱的导电材料沉积到第一开口中；及通过蚀刻导电材料来形成第二开口以将柱分成接触第一硫属化物组件的第一柱及接触第二硫属化物组件的第二柱。
105.本文中所描述的方法900及设备的一些实例可进一步包含用于以下的操作、特征、构件或指令：将接触绝缘材料、第一柱及第二柱的第二绝缘材料沉积到第二开口中。在本文中所描述的方法900及设备的一些情况中，形成第一硫属化物组件及第二硫属化物组件可包含用于以下的操作、特征、构件或指令：将硫属化物材料沉积到第一开口中，硫属化物材
料接触绝缘材料；及蚀刻硫属化物材料以形成第一硫属化物组件及第二硫属化物组件。
106.本文中所描述的方法900及设备的一些例子可进一步包含用于以下的操作、特征、构件或指令：形成延伸穿过与导电层接触的衬底的一组触点，一组触点与一组数字线相关联，其中形成穿过绝缘材料的第一开口暴露一组触点中的第一触点。在本文中所描述的方法900及设备的一些实例中，第一柱可形成于一组触点中的一者上，且第二柱可形成于一组触点中的第二触点上。
107.本文中所描述的方法900及设备的一些情况可进一步包含用于以下的操作、特征、构件或指令：将第二衬底沉积于第二电介质层上，第二衬底与第一柱及第二柱接触。第二衬底可包含延伸穿过第二衬底且与第二柱接触的第二触点，且第一柱可与衬底的一组触点中的第一触点接触。在本文中所描述的方法900及设备的一些例子中，沉积导电材料以形成柱可进一步包含用于以下的操作、特征、构件或指令：使用导电材料来填充第一开口。
108.在本文中所描述的方法900及设备的一些实例中，沉积导电材料以形成柱可进一步包含用于以下的操作、特征、构件或指令：使用导电材料的保形层来部分填充第一开口。本文中所描述的方法900及设备的一些情况可进一步包含用于以下的操作、特征、构件或指令：形成穿过第一电介质层、导电层及第二电介质层的沟槽；及沉积接触沟槽的第一侧壁及第二侧壁的保形层。第一硫属化物组件及第二硫属化物组件两者可接触保形层。
109.本文中所描述的方法900及设备的一些例子可进一步包含用于以下的操作、特征、构件或指令：将与保形层、第一电介质层及第二电介质层接触的绝缘材料沉积到沟槽中。形成穿过绝缘材料的第一开口可基于沉积绝缘材料。在本文中所描述的方法900及设备的一些实例中，形成穿过第一电介质层、导电层及第二电介质层的沟槽可包含用于以下的操作、特征、构件或指令：执行垂直蚀刻过程以垂直蚀刻沟槽；及在垂直蚀刻过程之后执行水平蚀刻过程以在导电层中形成至少一个凹槽。
110.本文中所描述的方法900及设备的一些情况可进一步包含用于以下的操作、特征、构件或指令：使由导电层形成的沟槽的侧壁的部分可相对于由第一电介质层形成的沟槽的侧壁的部分凹进。本文中所描述的方法900及设备的一些例子可进一步包含用于以下的操作、特征、构件或指令：形成延伸穿过衬底的一组触点，一组触点与一组数字线相关联；在衬底上形成第一电介质层；在第一电介质层上形成导电层，导电层配置为字线板；及在导电层上形成第二电介质层。形成第一开口可基于形成第二电介质层。
111.在本文中所描述的方法900及设备的一些实例中，第一硫属化物组件包含用于自选择存储器单元的第一存储元件，且第二硫属化物组件包含用于自选择存储器单元的第二存储元件。本文中所描述的方法900及设备的一些情况可进一步包含用于以下的操作、特征、构件或指令：在第二电介质层上形成第二导电层，第二导电层配置为字线板；及在第二导电层上形成第三导电层，其中形成第一开口可基于形成第三导电层。在本文中所描述的方法900及设备的一些例子中，与导电层及第二导电层相关联的存储器单元阵列包含三维存储器单元阵列。
112.图10展示说明根据本文中所公开的实例的支持用于存储器装置的分割柱架构的一或若干方法1000的流程图。方法1000的操作可由制造系统或与制造系统相关联的一或多个控制器实施。在一些实例中，一或多个控制器可执行一组指令以控制制造系统的一或多个功能元件执行所描述的功能。另外或替代地，一或多个控制器可使用专用硬件来执行所
描述的功能的部分。
113.在1005中，方法1000可包含形成穿过绝缘材料的第一开口以暴露第一电介质层、导电层及第二电介质层。可根据本文中所描述的方法来执行操作1005。
114.在1010中，方法1000可包含在第一开口中形成第一硫属化物组件及与第一硫属化物组件分离的第二硫属化物组件，第一硫属化物组件及第二硫属化物组件两者接触导电层、第一电介质层及第二电介质层。可根据本文中所描述的方法来执行操作1010。
115.在1015中，方法1000可包含将用于形成与第一硫属化物组件及第二硫属化物组件接触的柱的导电材料沉积到第一开口中。可根据本文中所描述的方法来执行操作1015。
116.在1020中，方法1000可包含通过蚀刻导电材料来形成第二开口以将柱分成接触第一硫属化物组件的第一柱及接触第二硫属化物组件的第二柱。可根据本文中所描述的方法来执行操作1020。
117.在1025中，方法1000可包含将接触绝缘材料、第一柱及第二柱的第二绝缘材料沉积到第二开口中。可根据本文中所描述的方法来执行操作1025。
118.图11展示说明根据本文中所公开的实例的支持用于存储器装置的分割柱架构的一或若干方法1100的流程图。方法1100的操作可由制造系统或与制造系统相关联的一或多个控制器实施。在一些实例中，一或多个控制器可执行一组指令以控制制造系统的一或多个功能元件执行所描述的功能。另外或替代地，一或多个控制器可使用专用硬件来执行所描述的功能的部分。
119.在1105中，方法1100可包含沉积第一衬底。可根据本文中所描述的方法来执行操作1105。
120.在1110中，方法1100可包含形成定位于第一衬底中的第一组触点。可根据本文中所描述的方法来执行操作1110。
121.在1115中，方法1100可包含形成与第一衬底、第一硫属化物组件及第二硫属化物组件接触的柱。可根据本文中所描述的方法来执行操作1115。
122.在1120中，方法1100可包含将柱分成接触第一硫属化物组件的第一柱及接触第二硫属化物组件的第二柱。可根据本文中所描述的方法来执行操作1120。
123.在1125中，方法1100可包含将第二衬底沉积于第一柱及第二柱上方。可根据本文中所描述的方法来执行操作1125。
124.在1130中，方法1100可包含形成定位于第二衬底中的第二组触点，其中第一柱与第一组触点中的第一触点耦合且第二柱与第二组触点中的第二触点耦合。可根据本文中所描述的方法来执行操作1130。
125.在一些实例中，本文中所描述的设备可执行一或若干方法，例如方法1100。设备可包含用于以下的特征、构件或指令(例如存储可由处理器执行的指令的非暂时性计算机可读媒体)：沉积第一衬底；形成定位于第一衬底中的第一组触点；形成与第一衬底、第一硫属化物组件及第二硫属化物组件接触的柱；将柱分成接触第一硫属化物组件的第一柱及接触第二硫属化物组件的第二柱；将第二衬底沉积于第一柱及第二柱上方；及形成定位于第二衬底中的第二组触点，其中第一柱与第一组触点中的第一触点耦合且第二柱与第二组触点中的第二触点耦合。
126.本文中所描述的方法1100及设备的一些情况可进一步包含用于以下的操作、特
征、构件或指令：将绝缘材料沉积于第一柱与第二柱之间，绝缘材料接触第一衬底及第二衬底，其中沉积第二衬底可基于沉积绝缘材料。
127.应注意，上述方法描述可行实施方案，且可重新布置或依其它方式修改操作及步骤，且其它实施方案是可行的。此外，可组合来自两种或更多种方法的部分。
128.描述一种设备。所述设备可包含字线板、一组存储元件对，所述一组存储元件对中的每一对包含接触所述字线板的第一壁的第一存储元件及接触所述字线板的第二壁的第二存储元件。所述设备可进一步包含配置为数字线以与所述字线板互动的一组柱对，所述一组柱对中的每一对包含与所述第一存储元件接触的第一柱及与所述第二存储元件接触的第二柱。所述设备可进一步包含延伸于所述一组柱对中的每一柱对之间且与所述一组柱对中的每一柱接触的电介质材料。
129.所述设备的一些实例可包含与一组数字线相关联且延伸穿过衬底的一组触点，其中所述一组柱对中的每一第一柱可与所述一组触点中的一者接触。在一些情况中，所述一组柱对中的每一第二柱可与所述一组触点中的一者接触。所述设备的一些例子可包含与第二组数字线相关联且延伸穿过第二衬底的第二组触点，其中所述一组柱对中的每一第二柱可与所述第二组触点中的一者接触。在一些情况中，所述一组触点可布置成网格。
130.所述设备的一些实例可包含接触所述字线板且延伸于第一存储元件对中的第一存储元件与第二存储元件对中的第一存储元件之间的保形材料。一些情况可进一步包含所述一组存储元件对中的存储元件可定位于由所述字线板及所述柱对中的柱形成的凹槽中。
131.所述设备的一些例子可包含定位于所述字线板上方且与所述一组存储元件对及所述一组柱对接触的电介质层，其中所述一组柱对延伸穿过所述电介质层。所述设备的一些实例可包含：第二字线板，其定位于所述电介质层上方，其中所述一组柱对延伸穿过所述第二字线板；及第二组存储元件对，其中所述第二组存储元件对中的每一对包含第三存储元件及第四存储元件，其中。
132.所述设备的一些情况可包含定位于所述字线板下方的衬底，其中所述一组柱对及所述电介质材料接触所述衬底。在一些例子中，所述字线板包含导电材料。一些实例可进一步包含所述一组存储元件对中的存储元件包含硫属化物材料。
133.描述一种设备。所述设备可包含：衬底；一组触点，其延伸穿过所述衬底且经配置以耦合数字线与电路系统；字线板，其定位于所述衬底上方；及一组存储元件对。所述一组存储元件对中的每一对可包含接触所述字线板的第一壁的第一存储元件及与所述第一存储元件对置的接触所述字线板的第二壁的第二存储元件。所述设备可进一步包含与所述一组触点耦合且配置为所述数字线的一组柱对，所述一组柱对中的每一对包含与所述第一存储元件及所述一组触点中的第一触点接触的第一柱且包含与所述第二存储元件及所述一组触点中的第二触点接触的第二柱。所述设备可进一步包含与所述一组柱对中的每一柱对接触且延伸于所述一组柱对中的每一柱对之间的电介质材料，所述电介质材料与所述衬底接触。
134.所述设备的一些实例可包含接触所述字线板且延伸于第一存储元件对中的第一存储元件与第二存储元件对中的第一存储元件之间的保形材料。
135.描述一种设备。所述设备可包含：第一衬底及第二衬底；定位于所述第一衬底中的第一组触点及定位于所述第二衬底中的第二组触点；及字线板，其定位于所述第一衬底与
所述第二衬底之间。所述设备可进一步包含定位于所述第一衬底与所述第二衬底之间的一组存储元件对，所述一组存储元件对中的每一对包含接触所述字线板的第一壁的第一存储元件及接触所述字线板的第二壁的第二存储元件。所述设备可进一步包含定位于所述第一衬底与所述第二衬底之间且配置为数字线的一组柱对。所述一组柱对中的每一对可包含与所述第一存储元件及定位于所述第一衬底中的所述第一组触点中的第一触点接触的第一柱且包含与所述第二存储元件及定位于所述第二衬底中的所述第二组触点中的第二触点接触的第二柱。
136.所述设备的一些实例可包含延伸于所述一组柱对中的每一柱对之间的电介质材料，所述电介质材料与所述第一衬底、所述第二衬底及所述一组柱对中的每一柱接触。
137.可使用各种不同科技及技术中的任何者来表示本文中所描述的信息及信号。例如，可在以上描述中提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员应理解，信号可表示信号的总线，其中总线可具有各种位宽度。
138.如本文中所使用，术语“虚拟接地”是指使电压保持为约零伏特(0v)但不与接地直接耦合的电路的节点。因此，虚拟接地的电压可暂时波动且在稳定状态中恢复到约0v。可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)来实施虚拟接地。其它实施方案也是可行的。“虚拟接地”或“虚拟地接地”意味着连接到约0v。
139.术语“电子通信”、“导电接触”、“连接”及“耦合”可指代支持信号在组件之间流动的组件之间的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，那么组件被视为彼此电子通信(或彼此导电接触或连接或耦合)。在任何给定时间，彼此电子通信(或彼此导电接触或连接或耦合)的组件之间的导电路径可基于包含连接组件的装置的操作而为开路或闭路。连接组件之间的导电路径可为组件之间的直接导电路径或连接组件之间的导电路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些情况中，可在一时间内(例如)使用一或多个中间组件(例如开关或晶体管)来中断连接组件之间的信号流动。
140.术语“耦合”是指从其中信号当前无法通过导电路径来传送于组件之间的组件之间的开路关系移动到其中信号能够通过导电路径来传送于组件之间的组件之间的闭路关系的状况。当一组件(例如控制器)使其它组件耦合在一起时，组件引发允许信号通过先前不允许信号流动的导电路径来流动于其它组件之间的改变。
141.术语“隔离”是指其中信号当前无法在组件之间流动的组件之间的关系。如果组件之间存在开路，那么组件彼此隔离。例如，由定位于组件之间的开关分离的两个组件在开关打开时彼此隔离。当控制器隔离两个组件时，控制器使用先前允许信号流动的导电路径来影响防止信号流动于组件之间的改变。
142.本文中所使用的术语“层”是指几何结构的阶层或薄片。每一层可具有三个维度(例如高度、宽度及深度)且可覆盖表面的至少一部分。例如，层可为三维结构，其中两个维度大于第三维度，例如薄膜。层可包含不同元件、组件及/或材料。在一些情况中，层可由两个或更多个子层组成。在一些附图中，为了说明而描绘三维层的两个维度。
143.如本文中所使用，术语“基本上”意味着修饰特性(例如由术语“基本上”修饰的动
词或形容词)无需为绝对的，而是足够接近实现特性的优点。
144.如本文中所使用，术语“电极”可指代电导体且在一些情况中，可用作到存储器阵列的存储器单元或其它组件的电触点。电极可包含提供存储器阵列的元件或组件之间的导电路径的迹线、电线、导线、导电层或其类似物。
145.本文中所讨论的装置(其包含存储器阵列)可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等等)上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(soi)衬底(例如玻璃上硅(sog)或蓝宝石上硅(sop))或另一衬底上半导体材料的外延层。可通过使用各种化学物种(其包含(但不限于)磷、硼或砷)掺杂来控制衬底或衬底的子区域的导电性。可在衬底的初始形成或生长期间通过离子植入或任何其它掺杂方法来执行掺杂。
146.本文中所讨论的开关组件或晶体管可表示场效晶体管(fet)且包括具有源极、漏极与栅极的三端子装置。端子可通过导电材料(例如金属)来连接到其它电子元件。源极及漏极可导电且可包括重度掺杂(例如简并)半导体区域。源极及漏极可由轻度掺杂半导体区域或沟道分离。如果通道是n型(即，多数载子是信号)，那么fet可指称n型fet。如果通道是p型(即，多数载子是空穴)，那么fet可指称p型fet。通道可由绝缘栅极氧化物罩盖。可通过将电压施加于栅极来控制通道导电性。例如，将正电压或负电压分别施加于n型fet或p型fet可导致沟道变成导电的。可在将大于或等于晶体管的阈值电压的电压施加于晶体管栅极时“接通”或“激活”晶体管。可在将小于晶体管的阈值电压的电压施加于晶体管栅极时“切断”或“撤销激活”晶体管。
147.本文中所陈述的描述结合附图来描述实例配置且不表示可实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意味着“充当实例、例子或说明”而非“优选的”或“优于其它实例”。具体实施方式包含用于提供描述技术的理解的特定细节。然而，可在无这些特定细节的情况下实践这些技术。在一些例子中，依框图形式展示众所周知结构及装置以免使描述实例的概念不清楚。
148.在附图中，类似组件或特征可具有相同元件符号。此外，可通过使元件符号后接一短划线及区分类似组件的第二符号来区分相同类型的各种组件。如果说明书中仅使用第一元件符号，那么不管第二元件符号为何，描述适用于具有相同第一元件符号的类似组件中的任何者。
149.可使用经设计以执行本文中所描述的功能的通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行结合本公开所描述的各种说明性块及模块。通用处理器可为微处理器，但替代地，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如dsp及微处理器的组合、多个微处理器、结合dsp核心的一或多个微处理器或任何其它此配置)。
150.本文中所描述的功能可实施于硬件、由处理器执行的软件、固件或其任何组合中。如果实施于由处理器执行的软件中，那么功能可作为一或多个指令或程序代码存储于计算机可读媒体上或通过计算机可读媒体来传输。其它实例及实施方案在公开内容及随附权利要求书的范围内。例如，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任何者的组合来实施上述功能。实施功能的特征还可物理定位于各种位置
处，其包含经分布使得部分功能实施于不同物理位置处。此外，如本文中(其包含在权利要求书中)所使用，一项目列表(例如以例如
“…
中的至少一者”或
“…
中的一或多者”的词组开头的项目列表)中所使用的“或”指示包含性列表，使得(例如)a、b或c的至少一者的列表意味着a或b或c或ab或ac或bc或abc(即，a及b及c)。此外，如本文中所使用，词组“基于...”不应被解释为涉及一组封闭条件。例如，描述为“基于条件a”的示范性步骤可在不背离本公开的范围的情况下基于条件a及条件b两者。换句话说，如本文中所使用，应依相同于词组“至少部分基于...”的方式解释词组“基于...”。
151.提供本文中的描述以使技术人员能够制造或使用本公开。技术人员将明白本公开的各种修改，且可在不背离本公开的范围的情况下将本文中所界定的一般原理应用于其它变体。因此，本公开不受限于本文中所描述的实例及设计，而是应被给予与本文中所公开的原理及新颖特征一致的最广范围。