非易失性存储器封装件和包括其的存储装置的制作方法

非易失性存储器封装件和包括其的存储装置
1.本技术要求于2020年9月4日在韩国知识产权局提交的第10-2020-0112851号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。
技术领域
2.本公开涉及一种非易失性存储器封装件和包括该非易失性存储器封装件的存储装置。


背景技术：

3.传统上，磁盘已经被用作用于诸如计算机系统的电子系统的数据存储装置。然而，随着半导体技术的发展，正在越来越多地使用诸如固态驱动器(ssd)装置(其中，诸如闪存(例如，nand型闪存)的非易失性存储器代替磁盘被用作计算机系统和便携式装置中的数据存储装置)的存储装置。
4.存储装置通常包括多个非易失性存储器芯片，但是多个非易失性存储器芯片可以具有彼此不同的容量和尺寸。因此，针对多个非易失性存储器芯片中的每个进行优化的封装球图可以彼此不同。即，需要可以通过单个封装球图对多个不同的非易失性存储器芯片中的所有进行优化的芯片的布置。


技术实现要素：

5.一个或更多个示例实施例提供了一种非易失性存储器封装件，所述非易失性存储器封装件可以通过固定连接到多个不同的非易失性存储器芯片的缓冲芯片的位置来通过单个封装球图对多个不同的非易失性存储器芯片进行电优化。
6.一个或更多个示例实施例还提供了包括非易失性存储器封装件的存储装置，所述非易失性存储器封装件可以通过固定连接到多个不同的非易失性存储器芯片的缓冲芯片的位置来通过单个封装球图对多个不同的非易失性存储器芯片进行电优化。
7.根据示例实施例的方面，提供了一种非易失性存储器封装件，所述非易失性存储器封装件包括：第一基底，具有第一位置和第二位置，i/o垫在第一位置处设置在第一基底的下侧上，连接到i/o垫的第一缓冲芯片在第二位置处设置在第一基底的与下侧相对的上侧上，其中，第一基底的第二位置与第一基底的第一边缘以间隔而分隔开；第二基底，具有与第一基底相同的尺寸和相同的形状，第二基底具有与第二基底的第二边缘分隔开所述间隔的第二位置；多个第一非易失性存储器芯片，放置在第一基底上；第一缓冲芯片，设置在第一基底的第二位置处并连接到多个第一非易失性存储器芯片；多个第二非易失性存储器芯片，放置在第二基底上，多个第二非易失性存储器芯片中的每个具有与多个第一非易失性存储器芯片中的每个的第一尺寸不同的第二尺寸；以及第二缓冲芯片，设置在第二基底的第二位置处并连接到多个第二非易失性存储器芯片。
8.根据示例实施例的方面，提供了一种非易失性存储器封装件，所述非易失性存储器封装件包括：第一基底和第二基底，基于指示i/o垫在其上的位置的球图而在第一基底和
第二基底上分别设置i/o垫；多个第一非易失性存储器芯片，设置在第一基底上；第一缓冲芯片，设置在第一基底上的第一位置处并连接到多个第一非易失性存储器芯片；多个第二非易失性存储器芯片，设置在第二基底上，多个第二非易失性存储器芯片中的每个具有与多个第一非易失性存储器芯片中的每个的第一尺寸不同的第二尺寸；以及第二缓冲芯片，设置在第二基底上的与第一基底上的第一位置对应的第二位置处，第二缓冲芯片连接到多个第二非易失性存储器芯片。
9.根据示例实施例的方面，提供了一种存储装置，所述存储装置包括：控制器，被配置为通过多个信道发送和接收数据；以及多个非易失性存储器封装件，连接到多个信道，其中，多个非易失性存储器封装件中的至少一部分包括：第一基底，具有第一位置和第二位置，第一i/o垫在第一位置处设置在第一基底的下侧上，连接到第一i/o垫的第一缓冲芯片在第二位置处设置在第一基底的与第一基底的下侧相对的上侧上；第二基底，具有第一位置和第二位置，第二i/o垫在第一位置处设置在第二基底的下侧上，连接到第二i/o垫的第二缓冲芯片在第二位置处设置在第二基底的与第二基底的下侧相对的上侧上，第二基底的第一位置与第一基底的第一位置对应，并且第二基底的第二位置与第一基底的第二位置对应；多个第一非易失性存储器芯片，设置在第一基底上；第一缓冲芯片，设置在第一基底的第二位置处并连接到多个第一非易失性存储器芯片；多个第二非易失性存储器芯片，设置在第二基底上，多个第二非易失性存储器芯片中的每个具有与多个第一非易失性存储器芯片中的每个的尺寸不同的尺寸；以及第二缓冲芯片，设置在第二基底的第二位置处并且连接到多个第二非易失性存储器芯片。
附图说明
10.通过参照附图详细描述本公开的示例实施例，本公开的以上和其它方面及特征将变得更加明显，在附图中：
11.图1是示出了根据一些示例实施例的包括非易失性存储器封装件的存储系统的框图；
12.图2是示出了根据一些示例实施例的非易失性存储器封装件的仰视图；
13.图3是示出了图2的缓冲芯片的电路图；
14.图4是示出了图3的第二接收器和第三接收器的电路图；
15.图5a是示出了根据一些示例实施例的具有两个基底的非易失性存储器封装件的图；
16.图5b是图5a的非易失性存储器封装件的示例的仰视图；
17.图6是示出了根据一些示例实施例的另一非易失性存储器封装件的俯视图；
18.图7和图8是示出了根据一些示例实施例的另一非易失性存储器封装件的示例性图；
19.图9是其中缓冲芯片的位置未固定的非易失性存储器封装件的眼图；
20.图10是根据一些示例实施例的非易失性存储器封装件的眼图；
21.图11是用于解释可以应用于根据一些示例实施例的非易失性存储器芯片的3d v-nand的图；
22.图12是用于解释可以应用于根据一些示例实施例的非易失性存储器芯片的
bvnand结构的图；以及
23.图13是用于解释对其应用根据一些示例实施例的存储装置的系统的图。
具体实施方式
24.图1是示出了根据一些示例实施例的包括非易失性存储器封装件的存储系统的框图。
25.参照图1，根据一些示例实施例的包括非易失性存储器封装件100-1、100-2、
…
、100-n的存储系统10包括主机20和存储装置30。非易失性存储器封装件在此可以被称为“nvm pkg”。
26.根据一些示例实施例，存储装置30可以包括包含第一非易失性存储器封装件100-1至第n非易失性存储器封装件100-n的多个非易失性存储器封装件100-1至100-n。多个非易失性存储器封装件可以用作存储装置30的存储介质。
27.根据一些示例实施例的多个非易失性存储器封装件100-1至100-n中的每个可以包括多个非易失性存储器芯片。多个非易失性存储器芯片中的每个可以包括闪存装置。或者，例如，多个非易失性存储器芯片可以是nand闪存、垂直nand闪存(vnand)、nor闪存、电阻随机存取存储器(rram)、相变存储器(pram)、磁阻随机存取存储器(mram)、铁电随机存取存储器(fram)、自旋注入磁化反转存储器(stt-ram)等。此外，根据一些示例实施例的放置在多个非易失性存储器封装件100-1至100-n中的每个中的多个非易失性存储器芯片可以包括三维阵列结构。
28.存储装置30中的控制器200可以通过多个信道ch1、ch2、
…
、chn连接到多个非易失性存储器封装件100-1至100-n中的每个。根据一些示例实施例的多个非易失性存储器封装件100-1至100-n中的每个可以通过多个信道ch1至chn之中的一个信道连接到控制器。信道可以通过包括印刷布线、迹线、过孔、垫和焊料凸块中的一个或更多个的导电线来实现。一些导电线可以内置到基底或其它电路结构(例如，插入器)。
29.控制器200可以通过信号连接器210将控制信号sgl发送到主机20并从主机20接收控制信号sgl。控制信号sgl可以包括命令、地址和/或数据等。控制器200可以根据主机20的命令在多个非易失性存储器封装件100-1至100-n上写入数据或可以从多个非易失性存储器封装件100-1至100-n读取数据。
30.存储装置30还可以包括辅助电源300。辅助电源300通过电力连接器310从主机20接收电力pmr，并且可以将电力供应到控制器200。辅助电源300的位置不限于此，并且可以位于存储装置30外部。
31.图2是示出了根据一些示例实施例的非易失性存储器封装件的仰视图。
32.参照图2，根据一些示例实施例的非易失性存储器封装件可以放置在封装球图170上。在一些实施例中，封装球图提供示出了例如焊球在基底上的位置的符号描绘。图可以包括指示要通过图上的特定点的方式连接的电路信号的标签，例如，特定焊球可以与电路接地关联。图提供例如基底或封装件的表面上的空间中的焊料凸块的关系。
33.根据一些示例实施例的非易失性存储器封装件可以包括在一定方向上堆叠的多个非易失性存储器芯片140、连接到通过基底104电连接到外部的球的缓冲芯片160以及电连接在非易失性存储器芯片140与缓冲芯片160之间的多条布线a1、b1和c1。
34.更具体地，第一布线a1可以电连接缓冲芯片160和外部。此外，第二布线b1电连接多个非易失性存储器芯片140中的一部分，并且可以将多个非易失性存储器芯片140中的一部分电连接到缓冲芯片160。此外，第三布线c1电连接多个非易失性存储器芯片140中的一部分，并且可以将多个非易失性存储器芯片140中的一部分电连接到缓冲芯片160。
35.在所有以下描述中，其中堆叠有多个非易失性存储器芯片140的形式不限于此。此外，多个非易失性存储器芯片140的数量也不限于此。此外，多个非易失性存储器芯片140和缓冲芯片160的形式也不限于此。此外，其中连接多条布线a1、b1和c1的形式也不限于此。
36.在参照图3和图4稍微更详细地检查缓冲芯片160的构造之后，将通过图2再次继续解释。
37.图3是示出了图2的缓冲芯片的细节的电路图。图4是示出了图3的第二接收器和第三接收器的电路图。
38.参照图2和图3，根据一些示例实施例的第一缓冲芯片160a可以包括第一端口161、第二端口162、第三端口163和控制逻辑164。
39.第一端口161可以通过第一布线a1将数据发送到控制器200并从控制器200接收数据。第二端口162可以通过第三布线c1将数据发送到多个非易失性存储器芯片140中的一部分并从多个非易失性存储器芯片140中的一部分接收数据。第三端口163可以通过第二布线b1将数据发送到多个非易失性存储器芯片140中的其它部分并从多个非易失性存储器芯片140中的其它部分接收数据。
40.控制逻辑164可以通过第二端口162将从第一端口161接收的数据提供到多个非易失性存储器芯片140中的一部分，或者可以通过第三端口163将数据提供到多个非易失性存储器芯片140中的其它部分。
41.控制逻辑164可以通过第二端口162将从多个非易失性存储器芯片140中的一部分(第一部分)接收的数据提供到第一端口161。此外，控制逻辑164可以通过第三端口163将从多个非易失性存储器芯片140中的其它部分(第二部分)接收的数据提供到第一端口161。
42.根据一些示例实施例的第一端口161可以包括从控制器接收数据的第一接收器161-1和将数据提供到控制器的第一驱动器161-2。根据一些示例实施例的第二端口162可以包括从多个非易失性存储器芯片140中的一部分接收数据的第二接收器162-2以及将来自控制逻辑164的数据提供到多个非易失性存储器芯片140中的一部分的第二驱动器162-1。根据一些示例实施例的第三端口163可以包括从多个非易失性存储器芯片140中的其它部分接收数据的第三接收器163-2以及将来自控制逻辑164的数据提供到多个非易失性存储器芯片140中的其它部分的第三驱动器163-1。根据一些示例实施例的第一端口161至第三端口163的最佳操作参数可以彼此不同。
43.参照图3和图4，第二接收器162-2可以包括连接在电源电压vdd与地电压gnd之间的片上端接(odt)电阻器r1和r2。类似地，第三接收器163-2可以包括连接在电源电压vdd与地电压gnd之间的片上端接电阻器r3和r4。即，第二接收器162-2的片上端接电阻器r1和r2的尺寸以及第三接收器163-2的片上端接电阻器r3和r4的尺寸可以彼此独立地设定。
44.再次参照图2，要放置在基底104的下侧上的i/o垫的位置可以印刷在封装球图170上。例如，连接到缓冲芯片160的i/o垫的印刷位置176可以印刷在封装球图170上。此外，例如，连接到外部(即，被构造为连接非易失性存储器封装件100-1的外部)的其它芯片或其它
i/o垫的位置171可以印刷在封装球图170上。
45.此时，缓冲芯片160可以放置在距连接到缓冲芯片160的i/o垫的印刷位置176的电优化的位置op处。例如，优化的位置op可以是缓冲芯片160与i/o垫的印刷位置176之间的连接布线的长度在其处最小化的位置。位置op可以位于距基底104的边缘规则的间隔处。例如，当基底104具有矩形形状时，基底104的边缘可以是放置在基底104的最终端处的四个线部分。
46.然而，在与下面的图9对应的对比示例中，如果不同的非易失性存储器芯片放置在基底104上，则缓冲芯片160在其处放置在基底104上的位置可以改变。即，缓冲芯片放置在除了基于连接到放置在封装球图170上的缓冲芯片的i/o垫的印刷位置176确定的最佳位置op之外的位置处，缓冲芯片与i/o垫之间的信号传输性能会劣化。将图9(劣化)与图10(保持性能)进行比较。
47.因此，在根据一些示例实施例的非易失性存储器封装件中，当不同的非易失性存储器芯片放置在基底104上时，通过将均连接到不同的非易失性存储器芯片的缓冲芯片的位置固定在最佳位置op处，能够保持缓冲芯片与缓冲芯片i/o垫之间的信号传输性能被优化的状态。这将在下面的图10的讨论中进一步解释。将通过图5a详细解释将均连接到不同的非易失性存储器芯片的缓冲芯片的位置固定在最佳位置op处。下面将不提供以上解释的内容的重复解释。
48.图5a是示出了根据一些示例实施例的非易失性存储器封装件的图。
49.参照图5a，根据一些示例实施例的非易失性存储器封装件100-1a可以包括彼此不同的非易失性存储器芯片140和142。第一非易失性存储器芯片140和第二非易失性存储器芯片142可以具有彼此不同的尺寸。例如，第一非易失性存储器芯片140和第二非易失性存储器芯片142可以具有彼此不同的物理尺寸。此外，第一非易失性存储器芯片140和第二非易失性存储器芯片142可以具有彼此不同的数据存储容量。
50.在所有以下解释中，包括在根据一些示例实施例的非易失性存储器封装件100-1a中的非易失性存储器芯片的类型和数量不限于此。
51.在根据一些示例实施例的非易失性存储器封装件100-1a中，第一缓冲芯片160a和多个第一非易失性存储器芯片140可以放置在第一基底104a的上侧上。多个第一非易失性存储器芯片140的数量和形式不限于此，并且堆叠方向也不限于此。例如，多个第一非易失性存储器芯片140中的一部分可以在一个方向上堆叠，多个第一非易失性存储器芯片140中的另一部分可以在不同的方向上堆叠。
52.第一缓冲芯片160a和多个第一非易失性存储器芯片140可以通过第二布线b1a和第三布线c1a电连接。此外，第一缓冲芯片160a可以通过第一布线a1a电连接到外部(例如，控制器200)。虽然第一缓冲芯片160a可以以倒装芯片的形式连接到第一基底104a，但是第一缓冲芯片160a连接到第一基底104a的类型不限于此。
53.参见图5a，多个i/o垫172a和177a可以放置在第一基底104a的沿第一方向x延伸的下侧或底侧上。例如，在其处放置有多个i/o垫172a和177a之中的外部连接端子172a的位置可以放置在图2的封装球图170中的印刷位置171处。此外，例如，在其处放置有多个i/o垫172a和177a之中的连接到第一缓冲芯片160a的连接端子177a的位置可以放置在图2的封装球图170中的印刷位置176处。
54.此时，第一缓冲芯片160a可以放置在第一基底104a的可以用连接端子177a电优化的位置op处。
55.此外，在根据一些示例实施例的非易失性存储器封装件100-1a中，第二缓冲芯片160b和多个第二非易失性存储器芯片142可以放置在第二基底104b的上侧上。多个第二非易失性存储器芯片142的数量和形式不限于此，并且堆叠方向也不限于此。例如，多个第二非易失性存储器芯片142中的一部分可以在一个方向上堆叠，多个第二非易失性存储器芯片142中的另一部分可以在不同的方向上堆叠。
56.在一些示例实施例中，如图5a中所示，具有第一非易失性存储器芯片140的第一基底104a和具有第二非易失性存储器芯片142的第二基底104b捆绑在单个非易失性存储器封装件100-1a中。虽然支持使用不同尺寸的存储器芯片，但是第一基底104a的封装球图和第二基底104b的封装球图可以是相同的。即，虽然在同一非易失性存储器封装件中使用不同尺寸的存储器芯片，但是可以使用单个封装球图。
57.图5b示出了图5a的非易失性存储器封装件100-1a的仰视图。在非限制性示例中，第一缓冲芯片160a在第一基底104a的角落中，第二缓冲芯片160b在第二基底104b的角落中。
58.作为示例，单个非易失性存储器封装件100-1a中的捆绑可以使用在单个非易失性存储器封装件100-1a与控制器200之间提供导电线的电路结构来实现。信道ch1可以使用电路结构来实现。然后，单个非易失性存储器封装件100-1a可以经由信道ch1与图1的控制器200通信。这也适用于信道ch2、
…
、chn。
59.再次参照图5a，第二缓冲芯片160b和多个第二非易失性存储器芯片142可以通过第二布线b1b和第三布线c1b电连接。此外，第二缓冲芯片160b可以通过第一布线a1b电连接到外部(例如，连接到控制器200)。虽然第二缓冲芯片160b可以以倒装芯片的形式连接到第二基底104b，但是第二缓冲芯片160b连接到第二基底104b的类型不限于此。
60.多个i/o垫172b和177b可以放置在第二基底104b的沿第一方向x延伸的下侧或底侧上。例如，在其处放置有多个i/o垫172b和177b之中的外部连接端子172b的位置可以放置在图2的封装球图170中的印刷位置171处。此外，例如，在其处放置有多个i/o垫172b和177b之中的连接到第二缓冲芯片160b的连接端子177b的位置可以放置在图2的封装球图170中的印刷位置176处。
61.此时，第二缓冲芯片160b可以放置在第二基底104b的可以用连接端子177b电优化的位置op处。
62.即，放置在第一基底104a上的第一非易失性存储器芯片140和放置在第二基底104b上的第二非易失性存储器芯片142可以具有彼此不同的类型和尺寸。然而，连接到放置在第一基底104a上的第一非易失性存储器芯片140的第一缓冲芯片160a的位置op与连接到放置在第二基底104b上的第二非易失性存储器芯片142的第二缓冲芯片160b的位置op相同。
63.例如，第一基底104a和第二基底104b的尺寸和形状相同，缓冲芯片160a和160b在其处放置在各自的基底104a和104b上的位置op可以以相等的间隔与各自的基底104a和104b的边缘分隔开。
64.因此，由于根据一些示例实施例的非易失性存储器封装件100-1a中的缓冲芯片
160a和160b在其处放置在基底上的位置op是固定的，因此连接到多个不同的非易失性存储器芯片140和142的所有缓冲芯片160a和160b可以具有最佳电性能。
65.作为参考，虽然下面的所有附图示出了多个i/o垫与多个焊球对应，但是实施例不限于焊球。例如，多个i/o垫可以是焊料凸块、网格阵列、一个或更多个导电接线片等。此外，多个i/o垫的数量和布置形式不限于附图中所示的数量和布置形式。
66.图6是示出了根据一些示例实施例的另一非易失性存储器封装件的俯视图。
67.参照图6，与根据一些示例实施例的图2的非易失性存储器封装件不同，在不同的方向上堆叠的多个非易失性存储器芯片144可以放置在第一基底104c上。
68.即，根据一些示例实施例的图6的非易失性存储器封装件可以包括连接到多个非易失性存储器芯片144之中的沿一个方向堆叠的存储器芯片的第一缓冲芯片160c以及连接到沿另一方向上堆叠的存储器芯片的第二缓冲芯片162c。
69.更具体地，多个非易失性存储器芯片144之中的沿一个方向堆叠的存储器芯片通过第二布线b1c和第三布线c1c电连接到第一缓冲芯片160c。此外，第一缓冲芯片160c可以通过第一布线a1c电连接到外部(例如，控制器，诸如以控制器200为例)。此外，多个非易失性存储器芯片144之中的沿另一方向堆叠的存储器芯片通过第五布线b2c和第六布线c2c电连接到第二缓冲芯片162c。此外，第二缓冲芯片162c可以通过第四布线a2c电连接到外部(例如，控制器200)。
70.第一缓冲芯片160c可以放置在其中连接到缓冲芯片的i/o垫的位置用印刷位置176c电优化的位置op1处。此外，第二缓冲芯片162c也可以放置在其中连接到缓冲芯片的i/o垫的位置用印刷位置176c电优化的位置op2处。
71.然而，见图9和下面的讨论，当不同的非易失性存储器芯片放置在第一基底104c上时，缓冲芯片160c和162c在其处放置在第一基底104c上的位置可以改变。即，缓冲芯片放置在除了基于连接到放置在封装球图170中的缓冲芯片的i/o垫的印刷位置176c确定的最佳位置op1和op2之外的位置处，缓冲芯片与i/o垫之间的信号传输性能会劣化(例如，图9)。
72.因此，在根据一些示例实施例的非易失性存储器封装件中，当不同的非易失性存储器芯片放置在第一基底104c上时，通过将连接到不同的非易失性存储器芯片的缓冲芯片的位置固定在最佳位置op1和op2处，能够保持缓冲芯片与缓冲芯片i/o垫之间的信号传输性能被优化的状态。这将通过下面的图7和图8详细解释。此外，参见图10和下面的讨论。
73.图7和图8是示出了根据一些示例实施例的另一非易失性存储器封装件的示例性图。
74.首先，参照图7，与根据图5a的一些示例实施例的非易失性存储器封装件100-1a的多个存储器芯片不同，根据图7的一些示例实施例的非易失性存储器芯片144和146中的每个可以以包括不同的方向的形式堆叠。第三非易失性存储器芯片144和第四非易失性存储器芯片146可以具有彼此不同的尺寸。例如，第三非易失性存储器芯片144和第四非易失性存储器芯片146可以具有彼此不同的物理尺寸。此外，第三非易失性存储器芯片144和第四非易失性存储器芯片146可以具有彼此不同的数据存储容量。
75.在所有以下解释中，包括在根据一些示例实施例的非易失性存储器封装件100-1b中的非易失性存储器芯片的类型和数量不限于此。
76.在根据一些示例实施例的非易失性存储器封装件100-1b中，第一-1缓冲芯片160c
和多个第三非易失性存储器芯片144可以放置在第一基底104c的上侧上。多个第三非易失性存储器芯片144中的一部分可以在一个方向上堆叠，多个第三非易失性存储器芯片144中的另一部分可以在不同的方向上堆叠。
77.第一-1缓冲芯片160c和在多个第三非易失性存储器芯片144之中的沿一个方向堆叠的非易失性存储器芯片可以通过第二-1布线b1c和第三-1布线c1c电连接。此外，第一-1缓冲芯片160c可以通过第一-1布线a1c电连接到外部(例如，控制器200)。虽然第一-1缓冲芯片160c可以以倒装芯片的形式连接到第一基底104c，但是将第一-1缓冲芯片160c连接到第一基底104c的类型不限于此。
78.此外，第二-1缓冲芯片162c和在多个第三非易失性存储器芯片144之中的沿另一方向堆叠的非易失性存储器芯片可以通过第五-1布线b2c和第六-1布线c2c电连接。此外，第二-1缓冲芯片162c可以通过第四-1布线a2c电连接到外部(例如，控制器200)。虽然第二-1缓冲芯片162c可以以倒装芯片的形式连接到第一基底104c，但是将第二-1缓冲芯片162c连接到第一基底104c的类型不限于此。
79.参见图7，多个i/o垫172c和177c可以放置在第一基底104c的沿第一方向x延伸的下侧上。例如，在其处放置有多个i/o垫172c和177c之中的外部连接端子172c的位置可以放置在图6的封装球图170中的印刷位置171c处。此外，例如，在其处放置有多个i/o垫172c和177c之中的连接到第一-1缓冲芯片160c的连接端子177c的位置可以放置在图6的封装球图170中的印刷位置176c处。
80.第一-1缓冲芯片160c可以放置在第一基底104c的上侧的可以用连接端子177c电优化的位置op1处。此外，第二-1缓冲芯片162c可以放置在第一基底104c的上侧的可以用连接端子177c电优化的位置op2处。
81.在根据一些示例实施例的非易失性存储器封装件100-1b中，第一-2缓冲芯片160d和多个第四非易失性存储器芯片146可以放置在第二基底104d的上侧上。多个第四非易失性存储器芯片146中的一部分可以在一个方向上堆叠，多个第四非易失性存储器芯片146中的另一部分可以在不同的方向上堆叠。
82.第一-2缓冲芯片160d和在多个第四非易失性存储器芯片146之中的沿一个方向堆叠的非易失性存储器芯片可以通过第二-2布线b1d和第三-2布线c1d电连接。此外，第一-2缓冲芯片160d可以通过第一-2布线a1d电连接到外部(例如，控制器)。虽然第一-2缓冲芯片160d可以以倒装芯片的形式连接到第二基底104d，但是将第一-2缓冲芯片160d连接到第二基底104d的类型不限于此。
83.此外，参见图7，第二-2缓冲芯片162d和在多个第四非易失性存储器芯片146之中的沿另一方向堆叠的非易失性存储器芯片可以通过第五-2布线b2d和第六-2布线c2d电连接。此外，第二-2缓冲芯片162d可以通过第四-2布线a2d电连接到外部(例如，控制器)。虽然第二-2缓冲芯片162d可以以倒装芯片的形式连接到第二基底104d，但是将第二-2缓冲芯片162d连接到第二基底104d的类型不限于此。
84.多个i/o垫172d和177d可以放置在第二基底104d的沿第一方向x延伸的下侧上。例如，在其处放置有多个i/o垫172d和177d之中的外部连接端子172d的位置可以放置在图6的封装球图170中的印刷位置171c处。此外，例如，在其处放置有多个i/o垫172d和177d之中的连接到第一-2缓冲芯片160d的连接端子177d的位置可以放置在图6的封装球图170中的印
刷位置176c处。
85.此时，第一-2缓冲芯片160d可以放置在第二基底104d的上侧上的可以用连接端子177d电优化的位置op1处。此外，第二-2缓冲芯片162d可以放置在第二基底104d的上侧上的可以用连接端子177d电优化的位置op2处。
86.即，放置在第一基底104c上的第三非易失性存储器芯片144和放置在第二基底104d上的第四非易失性存储器芯片146可以具有彼此不同的类型和尺寸。然而，连接到放置在第一基底104c上的第三非易失性存储器芯片144之中的沿一个方向堆叠的存储器芯片的第一-1缓冲芯片160c的位置op1与连接到放置在第二基底104d上的第四非易失性存储器芯片146之中的沿一个方向堆叠的存储器芯片的第一-2缓冲芯片160d的位置op1相同。
87.例如，第一基底104c和第二基底104d具有相同的尺寸和形状，缓冲芯片160c和160d在其处放置在各自的基底104c和104d上的位置op1可以以相等的间隔与各自的基底104c和104d的边缘分隔开。
88.因此，参见例如图10，因为根据一些示例实施例的非易失性存储器封装件100-1b中的缓冲芯片160c和160d在其处放置在基底上的位置op1是固定的，所以连接到多个不同的非易失性存储器芯片144和146的缓冲芯片160c和160d两者可以具有最佳电性能。
89.此外，连接到放置在第一基底104c上的第三非易失性存储器芯片144之中的沿另一方向堆叠的存储器芯片的第二-1缓冲芯片162c的位置op2与连接到放置在第二基底104d上的第四非易失性存储器芯片146之中的沿另一方向堆叠的存储器芯片的第二-2缓冲芯片162d的位置op2相同。因此，因为根据一些示例实施例的非易失性存储器封装件100-1b中的缓冲芯片162c和162d在其处放置在基底上的位置op2是固定的，所以连接到多个不同的非易失性存储器芯片144和146的缓冲芯片162c和162d两者可以具有最佳电性能。
90.参照图8，在根据一些示例实施例的图8的非易失性存储器封装件100-1c中，与根据一些示例实施例的图7的非易失性存储器封装件100-1b相比，非易失性存储器芯片148的尺寸可以比非易失性存储器芯片146的尺寸小。由于其它解释与图7的解释相同，因此将不提供其解释。例如，图8中的基底104e，缓冲芯片160e、162e、160f和162f，i/o垫172e、177e、172f和177f，以及布线a1e、b1e、c1e、c2e、a2e、b2e、c2e、a1f、b1f、c1f、a2f、b2f和c2f可以与图7中的组件相同。
91.此外，图8的非易失性存储器封装件100-1c可以包括支撑非易失性存储器芯片148中的至少一部分以使缓冲芯片162f的位置固定在电最佳位置op2处的支撑件190(在此，也被称为支撑组件)。
92.支撑件190在第三方向z上延伸、放置在基底104f上并且可以支撑多个非易失性存储器芯片148中的至少一部分。因此，可以防止多个非易失性存储器芯片148中的至少一部分塌陷。支撑件190可以包括例如绝缘材料。
93.图9是其中缓冲芯片的位置未固定的非易失性存储器封装件的眼图。图10是根据一些示例实施例的非易失性存储器封装件的眼图。
94.参照图9和图10，其中非易失性存储器封装件的缓冲芯片的位置未固定的眼图的窗w1会比根据一些示例实施例的非易失性存储器封装件的眼图的窗w2小。
95.图11是用于解释可以应用于根据一些示例实施例的非易失性存储器芯片的3d v-nand的图。
96.参照图11，当根据一些示例实施例的非易失性存储器芯片被实现为3dv-nand型闪存时，形成根据一些示例实施例的非易失性存储器芯片的多个存储器块中的每个可以由如图11所示的等效电路表示。
97.图11中所示的存储器块blk1示出了在基底上形成为三维结构的三维存储器块。例如，包括在存储器块blk1中的多个存储器nand串可以在与基底垂直的方向上形成。
98.参照图11，存储器块blk1可以包括连接在位线bl1、bl2和bl3与共源极线csl之间的多个存储器nand串ns11至ns33。多个存储器nand串ns11到ns33中的每个可以包括串选择晶体管sst、多个存储器单元mc1、mc2、
…
、mc8以及地选择晶体管gst。虽然图11示出了多个存储器nand串ns11到ns33均包括八个存储器单元mc1、mc2、
…
、mc8，但是实施例不必限于此。
99.串选择晶体管sst可以连接到对应的串选择线ssl1、ssl2和ssl3。多个存储器单元mc1、mc2、...、mc8可以连接到各自的对应的栅极线gtl1、gtl2、...、gtl8。栅极线gtl1、gtl2、...、gtl8可以与字线对应，栅极线gtl1、gtl2、...、gtl8中的一些可以与虚设字线对应。地选择晶体管gst可以连接到相应的地选择线gsl1、gsl2和gsl3。串选择晶体管sst可以连接到对应的位线bl1、bl2和bl3，地选择晶体管gst可以连接到共源极线csl。
100.共同地连接相同高度的字线(例如，gtl1)，地选择线gsl1、gsl2和gsl3以及串选择线ssl1、ssl2和ssl3可以彼此分开。虽然图11示出了存储器块blk连接到八条栅极线gtl1、gtl2、...、gtl8和三条位线bl1、bl2和bl3，但是实施例不必限于此。
101.图12是用于解释可以应用于根据一些示例实施例的非易失性存储器芯片的bvnand结构的图。
102.参照图12，包括在根据一些示例实施例的非易失性存储器芯片中的存储器装置4000可以具有c2c(芯片到芯片)结构。c2c结构可以指其中在第一晶圆上制造包括单元区域cell的上芯片、在与第一晶圆不同的第二晶圆上制造包括外围电路区域peri的下芯片、此后上芯片和下芯片通过结合方式彼此连接的结构。作为示例，结合方式可以指将形成在上芯片的最上面的金属层上的结合金属和形成在下芯片的最上面的金属层上的结合金属彼此电连接的方式。例如，当结合金属由铜(cu)形成时，结合方式可以是cu-cu结合方式，结合金属也可以由铝或钨形成。
103.存储器装置4000的外围电路区域peri和单元区域cell中的每个可以包括外部垫结合区域pa、字线结合区域wlba和位线结合区域blba。
104.外围电路区域peri可以包括第一基底4210、层间绝缘层4215、形成在第一基底4210上的多个电路元件4220a、4220b和4220c、连接到多个电路元件4220a、4220b和4220c中的每个的第一金属层4230a、4230b和4230c以及形成在第一金属层4230a、4230b和4230c上的第二金属层4240a、4240b和4240c。在实施例中，第一金属层4230a、4230b和4230c可以由具有相对高的电阻的钨制成，第二金属层4240a、4240b和4240c可以由具有相对低的电阻的铜形成。
105.虽然在本说明书中仅示出和解释了第一金属层4230a、4230b和4230c以及第二金属层4240a、4240b和4240c，但是本公开不限于此，一个或更多个金属层可以进一步形成在第二金属层4240a、4240b和4240c上。形成在第二金属层4240a、4240b和4240c之上的一个或更多个金属层的至少一部分可以由具有比形成第二金属层4240a、4240b和4240c的铜的电
阻低的电阻的铝等形成。
106.层间绝缘层4215放置在第一基底4210上以覆盖多个电路元件4220a、4220b和4220c、第一金属层4230a、4230b和4230c以及第二金属层4240a、4240b和4240c，并且可以包括诸如氧化硅和氮化硅的绝缘材料。
107.下结合金属4271b和4272b可以形成在字线结合区域wlba的第二金属层4240b上。在字线结合区域wlba中，外围电路区域peri的下结合金属4271b和4272b可以通过结合方式电连接到单元区域cell的上结合金属4371b和4372b，下结合金属4271b和4272b以及上结合金属4371b和4372b可以由铝、铜、钨等形成。
108.单元区域cell可以提供至少一个存储器块。单元区域cell可以包括第二基底4310和共源极线4320。多条字线(4331至4338；4330)可以沿着与第二基底4310的上侧垂直的方向(z轴方向)堆叠在第二基底4310上。串选择线和地选择线可以放置在字线4330的上方和下方，多条字线4330可以放置在串选择线与地选择线之间。
109.在位线结合区域blba中，沟道结构ch在与第二基底4310的上侧垂直的方向上延伸，并且可以穿透字线4330、串选择线和地选择线。沟道结构ch可以包括数据存储层、沟道层、掩埋绝缘层等，沟道层可以电连接到第一金属层4350c和第二金属层4360c。例如，第一金属层4350c可以是位线接触件，第二金属层4360c可以是位线。在实施例中，位线4360c可以沿着与第二基底4310的上侧平行的第一方向(y轴方向)延伸。
110.在图12中所示的实施例中，其中放置有沟道结构ch和位线4360c的区域可以被定义为位线结合区域blba。在位线结合区域blba中，位线4360c可以电连接到电路元件4220c，电路元件4220c提供在外围电路区域peri中的页缓冲器4393。作为示例，位线4360c在外围电路区域peri中连接到上结合金属4371c和4372c，上结合金属4371c和4372c可以连接到下结合金属4271c和4272c，下结合金属4271c和4272c连接到页缓冲器4393的电路元件4220c。
111.在字线结合区域wlba中，字线4330可以沿着与第二基底4310的上侧平行的第二方向(x轴方向)延伸，并且可以连接到多个单元接触插塞(4341至4347；4340)。字线4330和单元接触插塞4340利用通过使字线4330的至少一部分沿着第二方向以不同的长度延伸而提供的垫来彼此连接。第一金属层4350b和第二金属层4360b可以顺序地连接到与字线4330连接的单元接触插塞4340的上部。单元接触插塞4340可以在字线结合区域wlba中通过单元区域cell的上结合金属4371b和4372b以及外围电路区域peri的下结合金属4271b和4272b连接到外围电路区域peri。
112.单元接触插塞4340可以电连接到提供在外围电路区域peri中的行解码器4394的电路元件4220b。在实施例中，提供行解码器4394的电路元件4220b的操作电压可以与提供页缓冲器4393的电路元件4220c的操作电压不同。作为示例，提供页缓冲器4393的电路元件4220c的操作电压可以比提供行解码器4394的电路元件4220b的操作电压大。
113.共源极线接触插塞4380可以放置在外部垫结合区域pa中。共源极线接触插塞4380由诸如金属、金属化合物或多晶硅的导电材料形成，并且可以电连接到共源极线4320。第一金属层4350a和第二金属层4360a可以顺序堆叠在共源极线接触插塞4380的上部上。作为示例，其中放置有共源极线接触插塞4380、第一金属层4350a和第二金属层4360a的区域可以被定义为外部垫结合区域pa。
114.另一方面，i/o垫4205和4305可以放置在外部垫结合区域pa中。参照图12，覆盖第
一基底4210的下绝缘膜4201可以形成在第一基底4210下方，第一i/o垫4205可以形成在下绝缘膜4201上。第一i/o垫4205通过第一i/o接触插塞4203连接到放置在外围电路区域peri中的多个电路元件4220a、4220b和4220c中的至少一个，并且可以通过下绝缘膜4201来与第一基底4210分开。此外，侧绝缘膜可以放置在第一i/o接触插塞4203与第一基底4210之间，以将第一i/o接触插塞4203和第一基底4210电分开。
115.参照图12，覆盖第二基底4310的上侧的上绝缘膜4301可以形成在第二基底4310之上，第二i/o垫4305可以放置在上绝缘膜4301上。第二i/o垫4305可以通过第二i/o接触插塞4303连接到放置在外围电路区域peri中的多个电路元件4220a、4220b和4220c中的至少一个。
116.根据示例实施例，第二基底4310和共源极线4320可以不放置在其中放置有第二i/o接触插塞4303的区域中。此外，第二i/o垫4305可以在第三方向(z轴方向)上与共源极线接触插塞4380不叠置。参照图12，第二i/o接触插塞4303在与第二基底4310的上侧平行的方向上与第二基底4310分开，并且可以通过穿透单元区域cell的中间绝缘层4315连接到第二i/o垫4305。
117.根据示例实施例，可以选择性地形成第一i/o垫4205和第二i/o垫4305。作为示例，存储器装置4000可以仅包括放置在第一基底4210之上的第一i/o垫4205，或者可以仅包括放置在第二基底4310之上的第二i/o垫4305。或者，存储器装置4000可以包括第一i/o垫4205和第二i/o垫4305两者。
118.最上面的金属层的金属图案作为虚设图案存在于包括在单元区域cell和外围电路区域peri中的每个中的外部垫结合区域pa和位线结合区域blba中的每个中，或者最上面的金属层可以被清空。
119.存储器装置4000可以在外围电路区域peri的最上面的金属层上形成与单元区域cell的上金属图案4372a具有相同形状的下金属图案4273a，以在外部垫结合区域pa中与形成在单元区域cell的最上面的金属层上的上金属图案4372a对应。形成在外围电路区域peri的最上面的金属层上的下金属图案4273a可以不连接到外围电路区域peri中的另一接触件。类似地，在外部垫结合区域pa中，与外围电路区域peri的下金属图案具有相同形状的上金属图案可以形成在单元区域cell的上金属层上，以与形成在外围电路区域peri的最上面的金属层上的下金属图案对应。在外部垫结合区域pa中，上结合金属4371a可以连接在上金属图案4372a与第二金属层4360a之间。
120.下结合金属4271b和4272b可以形成在字线结合区域wlba的第二金属层4240b上。在字线结合区域wlba中，外围电路区域peri的下结合金属4271b和4272b可以通过结合方式电连接到单元区域cell的上结合金属4371b和4372b。
121.此外，在位线结合区域blba中，与外围电路区域peri的下金属图案4252具有相同形状的上金属图案4392可以形成在单元区域cell的最上面的金属层上，以与形成在外围电路区域peri的最上面的金属层上的下金属图案4252对应。在形成在单元区域cell的最上面的金属层上的上金属图案4392上可以不形成接触件。此外，在位线结合区域blba中，下结合金属4251可以连接在下金属图案4252与第二金属层4240c之间。
122.图13是用于解释对其应用根据一些示例实施例的存储装置的系统的图。
123.参照图13，对其应用根据一些示例实施例的存储装置的系统1000可以基本上是诸
如移动电话、智能电话、平板pc(平板个人计算机)、可穿戴装置、医疗保健装置或iot(物联网)装置的移动系统。然而，图13的系统1000不必限于移动系统，而是可以是个人计算机、膝上型计算机、服务器、媒体播放器或诸如导航的汽车装置。
124.参照图13，系统1000可以包括主处理器1100、存储器1200a和1200b以及存储装置1300a和1300b。存储装置1300a和1300b可以是包括根据一些示例实施例的非易失性存储器封装件的图1的存储装置30。另外，存储装置可以包括图像捕获装置(例如，光学输入装置)1410、用户输入装置1420、传感器1430、通信装置1440、显示器1450、扬声器1460、电源装置1470和连接接口1480。
125.主处理器1100可以控制系统1000的整体操作(更具体地，构成系统1000的其它组件的操作)。这种主处理器1100可以由通用处理器、专用处理器、应用处理器等实现。
126.主处理器1100可以包括一个或更多个cpu核1110，并且还可以包括用于控制存储器1200a和1200b以及/或者存储装置1300a和1300b的控制器1120。根据示例实施例，主处理器1100还可以包括用于诸如ai(人工智能)数据操作的高速数据操作的专用电路的加速器块(例如，加速器)1130。这种加速器块1130可以包括gpu(图形处理单元)、npu(神经处理单元)和/或dpu(数据处理单元)，并且还可以被实现为物理上独立于主处理器1100的其它组件的单独芯片。
127.虽然存储器1200a和1200b可以用作系统1000的主存储装置且可以包括诸如sram和/或dram的易失性存储器，但是它们还可以包括诸如闪存、pram和/或rram的非易失性存储器。存储器1200a和1200b也可以与主处理器1100在同一封装件中实现。
128.存储装置1300a和1300b可以用作用于不管电源如何都存储数据的非易失性存储装置，并且与存储器1200a和1200b相比可以具有相对大的存储容量。存储装置1300a和1300b可以分别包括存储控制器(或控制器)1310a和1310b以及在存储控制器1310a和1310b的控制下存储数据的非易失性存储器(nvm)存储设备(例如，闪存)1320a和1320b。虽然非易失性存储设备1320a和1320b可以包括2d(2维)结构或3d(3维)结构的v-nand闪存，但是它们还可以包括诸如pram和/或rram的其它类型的非易失性存储器。
129.存储装置1300a和1300b可以在与主处理器1100物理地分开的状态下被包括在系统1000中，并且可以与主处理器1100在同一封装件中实现。此外，存储装置1300a和1300b可以具有与存储卡类似的形状，并且可以通过诸如稍后将描述的连接接口1480的接口以可附着和可拆卸的方式与系统1000的其它组件组合。这种存储装置1300a和1300b可以是对其应用诸如ufs(通用闪存)的标准约定的装置，但不必限于此。
130.图像捕获装置1410可以捕获静止图像或运动图像，并且可以是照相机、摄像机和/或网络摄像头。
131.用户输入装置1420可以接收从系统1000的用户输入的各种类型的数据，并且可以是触摸板、小键盘、键盘、鼠标和/或麦克风。
132.传感器1430可以检测可以从系统1000的外部获取的各种类型的物理量，并且将检测到的物理量转换为电信号。这种传感器1430可以是温度传感器、压力传感器、照度传感器、位置传感器、加速度传感器、生物传感器和/或陀螺仪。
133.通信装置1440可以根据各种通信协议将信号发送到系统1000外部的其它装置并且从系统1000外部的其它装置接收信号。这种通信装置1440可以被实现为包括天线、收发
机和/或调制解调器。
134.显示器1450和扬声器1460可以用作将视觉和听觉信息中的每个输出到系统1000的用户的输出装置。
135.电源装置1470可以适当地转换从内置在系统1000中的电池和/或外部电源供应的电力，并且将电力供应到系统1000的每个组件。
136.连接接口1480可以提供系统1000与连接到系统1000的外部装置之间的连接，并且可以将数据发送到系统1000并从系统1000接收数据。连接接口1480可以以诸如ata(高级技术附件)、sata(串行ata)、e-sata(外部sata)、scsi(小型计算机小型接口)、sas(串行附接scsi)、pci(外围组件互连)、pcie(pci快速)、nvme(nvm快速)、ieee 1394、usb(通用串行总线)、sd(安全数字)卡、mmc(多媒体卡)、emmc(嵌入式多媒体卡)、ufs(通用闪存)、eufs(嵌入式通用闪存)和cf(紧凑型闪存)卡接口的各种接口方式实现。
137.在总结具体实施方式时，本领域技术人员将理解的是，在基本上不脱离本公开的原理的情况下，可以对示例实施例进行许多变化和修改。因此，所公开的示例实施例仅在一般和描述性意义上使用，而不是为了限制的目的。