三维存储器及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其形成方法。


背景技术：

2.随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3d)闪存存储器结构应运而生，例如3d nor(3d或非)闪存和3d nand(3d与非)闪存。
3.其中，3d nand存储器以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的存储器，已经成为新兴存储器设计和生产的主流工艺。
4.但是，当前的3d nand等三维存储器的栅极之间存在漏电现象，从而导致三维存储器电性能的降低，严重时甚至导致三维存储器的报废。
5.因此，如何减少三维存储器中栅极之间的漏电现象，从而改善三维存储器的电性能，提高三维存储器的良率，是当前亟待解决的技术问题。


技术实现要素：

6.本发明提供一种三维存储器及其形成方法，用于解决现有的三维存储器易出现栅极之间漏电的问题，以改善三维存储器的电性能，提高三维存储器的良率。
7.为了解决上述问题，本发明提供了一种三维存储器的形成方法，包括如下步骤：
8.形成基底，所述基底包括衬底、位于所述衬底上的堆叠结构、以及贯穿所述堆叠结构的栅极隔槽，所述堆叠结构包括交替堆叠的层间绝缘层和导电层，所述导电层还覆盖所述栅极隔槽的侧壁和底壁；
9.于所述栅极隔槽内形成覆盖所述导电层表面的介质层；
10.对所述介质层进行改性处理，使得至少所述介质层底部的刻蚀速率大于所述介质层顶部的刻蚀速率；
11.刻蚀掉改性后的所述介质层、以及至少位于所述栅极隔槽侧壁和底壁上的所述导电层。
12.可选的，形成基底的具体步骤包括：
13.提供衬底；
14.形成堆叠层于所述衬底表面，所述堆叠层包括交替堆叠的层间绝缘层和牺牲层；
15.形成贯穿所述堆叠层的栅极隔槽；
16.沿所述栅极隔槽去除所述牺牲层，于相邻的两层所述层间绝缘层之间形成空隙；
17.形成填充满所述空隙、以及至少覆盖所述栅极隔槽的侧壁和底壁的所述导电层。
18.可选的，于所述栅极隔槽内形成覆盖所述导电层表面的介质层的具体步骤包括：
19.至少于所述栅极隔槽内沉积高介电常数材料，形成至少覆盖所述导电层表面的介质层。
20.可选的，对所述介质层进行改性处理的具体步骤包括：
21.对所述介质层进行退火处理。
22.可选的，对所述介质层进行退火处理的具体步骤包括：
23.对所述介质层进行快速热退火处理。
24.可选的，使得至少所述介质层底部的刻蚀速率大于所述介质层顶部的刻蚀速率的具体步骤包括：
25.放置热源于所述栅极隔槽之上，使得退火过程中至少所述介质层底部的温度低于所述介质层顶部的温度。
26.可选的，刻蚀掉改性后的所述介质层、以及至少位于所述栅极隔槽侧壁和底壁上的所述导电层的具体步骤包括：
27.采用湿法刻蚀工艺刻蚀掉改性后的所述介质层、以及至少位于所述栅极隔槽侧壁和底壁上的所述导电层。
28.可选的，刻蚀掉改性后的所述介质层、以及至少位于所述栅极隔槽侧壁和底壁上的所述导电层的具体步骤包括：
29.于同一步刻蚀工艺中刻蚀掉改性后的所述介质层、以及至少位于所述栅极隔槽侧壁和底壁上的所述导电层。
30.可选的，于同一步刻蚀工艺中刻蚀掉改性后的所述介质层、以及至少位于所述栅极隔槽侧壁和底壁上的所述导电层的具体步骤包括：
31.于同一步刻蚀工艺中刻蚀掉改性后的所述介质层、位于所述栅极隔槽侧壁和底壁上的所述导电层、以及位于相邻所述层间绝缘层之间的部分所述导电层，于相邻所述层间绝缘层之间、以及所述堆叠结构最底层的所述层间绝缘层与所述衬底之间形成开口。
32.可选的，在沿所述栅极隔槽的顶部指向所述栅极隔槽的底部的方向上，所述开口的宽度逐渐增大。
33.为了解决上述问题，本发明还提供了一种三维存储器，包括：
34.衬底；
35.堆叠结构，位于所述衬底上，包括交替堆叠的层间绝缘层和栅极层；
36.栅极隔槽，位于所述衬底上且贯穿所述堆叠结构；
37.开口，与所述栅极隔槽连通，所述开口位于相邻所述层间绝缘层之间、以及所述堆叠结构最底层的所述层间绝缘层与所述衬底之间，至少位于所述堆叠结构最底层的所述开口的宽度大于位于所述堆叠结构最顶层的所述开口的宽度。
38.可选的，所述栅极隔槽延伸至所述衬底内，且所述栅极隔槽底部的宽度小于所述栅极隔槽顶部的宽度。
39.可选的，在沿所述栅极隔槽的顶部指向所述栅极隔槽的底部的方向上，所述开口的宽度逐渐增大。
40.可选的，所述堆叠结构最底层的所述层间绝缘层与所述衬底之间的所述开口的宽度为1nm～5nm。
41.可选的，还包括：
42.绝缘层，填充满所述开口并覆盖所述栅极隔槽的侧壁；
43.共源极，填充满所述栅极隔槽并覆盖于所述绝缘层表面。
44.本发明提供的三维存储器及其形成方法，通过在对导电层进行刻蚀之前，于栅极隔槽内形成覆盖所述导电层表面的介质层，且利用改性处理工艺使得所述介质层底部的刻蚀速率大于所述介质层顶部的刻蚀速率，从而在刻蚀掉部分所述导电层的过程中，所述栅极隔槽底部的所述导电层的刻蚀量能够大于所述栅极隔槽顶部的所述导电层的刻蚀量，减少甚至是避免了所述导电层在所述栅极隔槽底部的残留，减少甚至是避免了栅极之间发生漏电的现象，从而提高了三维存储器的电性能，改善了三维存储器的良率。
附图说明
45.附图1是本发明具体实施方式中三维存储器的形成方法流程图；
46.附图2a-2d是本发明具体实施方式在形成三维存储器的过程中主要的工艺截面示意图；
47.附图3是本发明具体实施方式中三维存储器的结构示意图。
具体实施方式
48.下面结合附图对本发明提供的三维存储器及其形成方法的具体实施方式做详细说明。
49.当前在三维存储器的制造工序中，通过栅极隔槽完成金属栅极的填充之后，还需要通过栅极隔槽对金属栅极的端部进行刻蚀，以实现相邻金属栅极之间的隔离。但是，在栅极隔槽底部特征尺寸较小的区域易出现金属物残留，从而导致栅极之间存在漏电现象，影响三维存储器的电性能。
50.为了减少三维存储器中栅极之间的漏电现象，从而改善三维存储器的电性能，本具体实施方式提供了一种三维存储器的形成方法，附图1是本发明具体实施方式中三维存储器的形成方法流程图，附图2a-2d是本发明具体实施方式在形成三维存储器的过程中主要的工艺截面示意图。本具体实施方式中所述的三维存储器可以是但不限于3d nand存储器。如图1、图2a-图2d所示，所述三维存储器的形成方法，包括如下步骤：
51.步骤s11，形成基底，所述基底包括衬底20、位于所述衬底20上的堆叠结构21、以及贯穿所述堆叠结构21的栅极隔槽22，所述堆叠结构21包括交替堆叠的层间绝缘层211和导电层212，所述导电层212还覆盖所述栅极隔槽22的侧壁和底壁，如图2a所示。
52.可选的，形成基底的具体步骤包括：
53.提供衬底20；
54.形成堆叠层于所述衬底20表面，所述堆叠层包括交替堆叠的层间绝缘层211和牺牲层；
55.形成贯穿所述堆叠层的栅极隔槽22；
56.沿所述栅极隔槽22去除所述牺牲层，于相邻的两层所述层间绝缘层211之间形成空隙；
57.形成填充满所述空隙、以及至少覆盖所述栅极隔槽22的侧壁和底壁的所述导电层212。
58.具体来说，所述衬底20可以是si衬底、ge衬底、sige衬底、soi(silicon on insulator，绝缘体上硅)衬底或者goi(germanium on insulator，绝缘体上锗)衬底等。在本具体实施方式中，所述衬底20优选为si衬底，用于支撑在其上的器件结构。所述堆叠层包括沿垂直于所述衬底20的方向交替堆叠的所述层间绝缘层211和所述牺牲层。其中，所述层间绝缘层211的材料可以是氧化物材料(例如二氧化硅)，所述牺牲层的材料可以是氮化物材料(例如氮化硅)。之后，刻蚀所述堆叠层，形成沿垂直于所述衬底20的方向贯穿所述堆叠层的所述栅极隔槽22。采用湿法刻蚀工艺沿所述栅极隔槽22刻蚀掉所述牺牲层，于相邻的两层所述层间绝缘层211之间形成空隙。接着，沿所述栅极隔槽22沉积导电材料，形成填充满所述空隙、以及至少连续覆盖所述栅极隔槽22的侧壁和底壁的所述导电层212。其中，所述导电层212的材料可以是但不限于金属材料，例如金属钨。
59.步骤s12，于所述栅极隔槽22内形成覆盖所述导电层212表面的介质层23，如图2b所示。
60.可选的，于所述栅极隔槽22内形成覆盖所述导电层212表面的介质层23的具体步骤包括：
61.至少于所述栅极隔槽22内沉积高介电常数材料，形成至少覆盖所述导电层212表面的介质层23。
62.具体来说，可以采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺沉积高介电常数材料于所述栅极隔槽22内，于覆盖所述栅极隔槽22的侧壁和底壁的所述导电层212表面形成所述介质层23。其中，所述高介电常数材料可以是金属氧化物材料，例如氧化铝、二氧化锆、氧化镧、或者二氧化铪。沉积的所述介质层23的厚度，本领域技术人员可以根据实际需要进行选择，例如根据后续所需刻蚀掉的所述导电层212的厚度进行选择。在本具体实施方式中，所述介质层23的厚度可以为1nm～10nm。
63.步骤s13，对所述介质层23进行改性处理，使得至少所述介质层23底部的刻蚀速率大于所述介质层23顶部的刻蚀速率，如图2c所示。
64.其中，对所述介质层23进行改性处理的具体方式，本领域技术人员可以根据实际需要进行选择，例如可以是但不限于元素掺杂处理或者退火处理，只要能使得改性处理后，至少所述介质层23底部的刻蚀速率大于所述介质层23顶部的刻蚀速率即可。
65.为了简化对所述介质层23进行改性处理的操作步骤，提高三维存储器的制造效率，可选的，对所述介质层23进行改性处理的具体步骤包括：
66.对所述介质层23进行退火处理。
67.可选的，对所述介质层23进行退火处理的具体步骤包括：
68.对所述介质层23进行快速热退火处理。
69.可选的，使得至少所述介质层23底部的刻蚀速率大于所述介质层23顶部的刻蚀速率的具体步骤包括：
70.放置热源于所述栅极隔槽22之上，使得退火过程中至少所述介质层23底部的温度低于所述介质层23顶部的温度。
71.具体来说，可以将激光源或者卤素灯等热源放置于所述栅极隔槽22上方，采用激光束或者电子束照射所述介质层23，从而对所述介质层23进行快速热退火处理。由于所述热源位于所述栅极隔槽22的上方，因此，在退火过程中至少所述介质层23底部的温度低于
所述介质层23顶部的温度，例如在退火过程中，所述栅极隔槽22内的所述介质层23的温度沿所述栅极隔槽22的顶部指向所述栅极隔槽22的底部的方向逐渐降低，这就导致所述栅极隔槽22内的所述介质层23顶部的退火程度要大于所述介质层23底部的退火程度，例如所述栅极隔槽22内的所述介质层23的退火程度沿所述栅极隔槽22的顶部指向所述栅极隔槽22的底部的方向逐渐降低。退火程度的差异会引起刻蚀速率的差异，即使得至少所述介质层23底部的刻蚀速率大于所述介质层23顶部的刻蚀速率，例如所述栅极隔槽22内的所述介质层23的刻蚀速率沿所述栅极隔槽22的顶部指向所述栅极隔槽22的底部的方向逐渐增大。
72.本领域技术人员通过调整退火条件(例如热源的温度)，可以调整所述介质层23底部的温度与所述介质层23顶部的温度之间的差异，进而调整所述介质层23底部的退火程度与所述介质层23顶部的退火程度之间的差异，最终能够调整所述介质层23底部的刻蚀速率与所述介质层23顶部的刻蚀速率之间的差异。
73.步骤s14，刻蚀掉改性后的所述介质层23、以及至少位于所述栅极隔槽22侧壁和底壁上的所述导电层212，如图2d所示。
74.本具体实施方式通过改性处理，使得至少所述介质层23底部的刻蚀速率大于所述介质层23顶部的刻蚀速率，从而在刻蚀所述介质层23和所述导电层212的过程中，位于所述栅极隔槽22底部的所述介质层23刻蚀的较所述栅极隔槽22顶部的所述介质层23刻蚀的快，从而使得所述栅极隔槽22底部的所述导电层212较所述栅极隔槽22顶部的所述导电层212先开始刻蚀，由于所有部位所述导电层212的刻蚀速率均相同，因而能够至少使得位于所述栅极隔槽22底部的所述导电层212的刻蚀量大于位于所述栅极隔槽22顶部的所述导电层212的刻蚀量，减少甚至是避免了所述栅极隔槽22底部特征尺寸较小区域的所述导电层212的残留，进而降低了栅极之间发生漏电的概率，改善了三维存储器的电性能，提高了三维存储器的良率。
75.可选的，刻蚀掉改性后的所述介质层23、以及至少位于所述栅极隔槽22侧壁和底壁上的所述导电层212的具体步骤包括：
76.采用湿法刻蚀工艺刻蚀掉改性后的所述介质层23、以及至少位于所述栅极隔槽22侧壁和底壁上的所述导电层212。
77.在其他具体实施方式中，本领域技术人员也可以采用干法刻蚀工艺或者其他刻蚀工艺刻蚀掉改性后的所述介质层23、以及至少位于所述栅极隔槽22侧壁和底壁上的所述导电层212。
78.可选的，刻蚀掉改性后的所述介质层23、以及至少位于所述栅极隔槽22侧壁和底壁上的所述导电层212的具体步骤包括：
79.于同一步刻蚀工艺中刻蚀掉改性后的所述介质层23、以及至少位于所述栅极隔槽22侧壁和底壁上的所述导电层212。
80.可选的，于同一步刻蚀工艺中刻蚀掉改性后的所述介质层23、以及至少位于所述栅极隔槽22侧壁和底壁上的所述导电层212的具体步骤包括：
81.于同一步刻蚀工艺中刻蚀掉改性后的所述介质层23、位于所述栅极隔槽22侧壁和底壁上的所述导电层212、以及位于相邻所述层间绝缘层211之间的部分所述导电层212，于相邻所述层间绝缘层211之间、以及所述堆叠结构21最底层的所述层间绝缘层211与所述衬底20之间形成开口24。
82.可选的，在沿所述栅极隔槽22的顶部指向所述栅极隔槽22的底部的方向上，所述开口24的宽度w逐渐增大。
83.具体来说，通过选择合适的刻蚀剂，从而可以在同一步湿法刻蚀工艺中，去除掉全部的改性后的所述介质层23、位于所述栅极隔槽22侧壁和底壁上的所述导电层212、以及位于相邻所述层间绝缘层211之间的部分所述导电层212，于相邻的两层所述层间绝缘层211之间、以及所述堆叠结构21最底层的所述层间绝缘层211与所述衬底20之间形成开口24，从而形成位于相邻的两层所述层间绝缘层211之间的栅极层213，且相邻的两层所述栅极层213之间相互隔离，每一层所述栅极层213中具有一个贯穿该层的所述开口24，从而能够充分隔断相邻的两层所述栅极层213。由于改性后的所述介质层23底部的刻蚀速率高于所述介质层23顶部的刻蚀速率，使得位于所述栅极隔槽22底部的所述导电层212的刻蚀量大于位于所述栅极隔槽22顶部的所述导电层212的刻蚀量，且在沿所述栅极隔槽22的顶部指向所述栅极隔槽22的底部的方向上，所述导电层212的刻蚀量逐渐增大，使得至少位于所述堆叠结构21最底层的所述开口24的宽度大于位于所述堆叠结构21最顶层的所述开口24的宽度。在一实施例中，在沿所述栅极隔槽22的顶部指向所述栅极隔槽22的底部的方向上，所述开口24的宽度逐渐增大。本具体实施方式的所述开口24的宽度w是指，在沿平行于所述衬底20的顶面(即所述衬底20朝向所述堆叠结构21的表面)的方向上，所述栅极层213朝向所述栅极隔槽22一侧的端面与所述栅极隔槽22的侧壁之间的距离。
84.在另一实施例中，所述栅极隔槽22延伸至所述衬底20内部，即所述栅极隔槽22包括沿垂直于所述衬底20的顶面的方向贯穿所述堆叠结构21的第一部分、以及延伸至所述衬底20内且与所述第一部分连通的第二部分，则所述第一部分的内壁和所述第二部分的内壁均覆盖有所述导电层212，在所述在通过湿法刻蚀工艺去除部分所述导电层212的过程中，所述第二部分中所述导电层212的刻蚀会影响所述堆叠结构21中最底层的所述开口24(即所述堆叠结构21中最底层的所述层间绝缘层211与所述衬底20之间的所述开口)的宽度，使得所述堆叠结构21中最底层的所述开口24的宽度小于或者等于与其相邻的上一层的所述开口24的宽度。
85.在另一实施例中，即便是所述第二部分中所述导电层212的刻蚀会影响所述堆叠结构21中最底层的所述开口24(即所述堆叠结构21中最底层的所述层间绝缘层211与所述衬底20之间的所述开口)的宽度，但是，由于所述第二部分的深度较小或者所述第二部分中所述导电层212的量较少，使得所述堆叠结构21中最底层的所述开口24的宽度大于与其相邻的上一层的所述开口24的宽度。
86.不仅如此，本具体实施方式还提供了一种三维存储器。附图3是本发明具体实施方式中三维存储器的结构示意图。本具体实施方式提供的所述三维存储器可以采用如图1、图2a-图2d所示的三维存储器的形成方法形成。如图3所示，所述三维存储器，包括：
87.衬底20；
88.堆叠结构21，位于所述衬底20上，包括交替堆叠的层间绝缘层211和栅极层213；
89.栅极隔槽22，位于所述衬底20上且贯穿所述堆叠结构21；
90.开口24，与所述栅极隔槽22连通，所述开口24位于相邻所述层间绝缘层211之间、以及所述堆叠结构21最底层的所述层间绝缘层211与所述衬底20之间，至少位于所述堆叠结构21最底层的所述开口24的宽度大于位于所述堆叠结构21最顶层的所述开口24的宽度。
91.本具体实施方式中所述堆叠结构21最底层的所述开口24是指，所述堆叠结构21最底层的所述层间绝缘层211与所述衬底20之间的所述开口24，即所述堆叠结构21最底层的所述栅极层213朝向所述栅极隔槽22一侧的所述开口24。所述堆叠结构21最顶层的所述开口24是指，所述堆叠结构21最顶部的相邻的两层所述层间绝缘层211之间的所述开口24，即所述堆叠结构21最顶层的所述栅极层213朝向所述栅极隔槽22一侧所述开口24。
92.可选的，所述栅极隔槽22延伸至所述衬底20内，且所述栅极隔槽22底部的宽度小于所述栅极隔槽22顶部的宽度。
93.本具体实施方式中所述栅极隔槽22底部的宽度是指，所述栅极隔槽22的底部在沿平行于所述衬底20的顶面方向上的宽度。所述栅极隔槽顶部的宽度是指，所述栅极隔槽22的顶部在沿平行于所述衬底20的顶面方向上的宽度
94.可选的，在沿所述栅极隔槽22的顶部指向所述栅极隔槽22的底部的方向上，所述开口24的宽度逐渐增大。
95.可选的，所述堆叠结构21最底层的所述层间绝缘层211与所述衬底20之间的所述开口24的宽度为1nm～5nm。
96.可选的，所述三维存储器还包括：
97.绝缘层，填充满所述开口24并覆盖所述栅极隔槽22的侧壁；
98.共源极，填充满所述栅极隔槽22并覆盖于所述绝缘层表面。
99.本具体实施方式提供的三维存储器及其形成方法，通过在对导电层进行刻蚀之前，于栅极隔槽内形成覆盖所述导电层表面的介质层，且利用改性处理工艺使得所述介质层底部的刻蚀速率大于所述介质层顶部的刻蚀速率，从而在刻蚀掉部分所述导电层的过程中，所述栅极隔槽底部的所述导电层的刻蚀量能够大于所述栅极隔槽顶部的所述导电层的刻蚀量，减少甚至是避免了所述导电层在所述栅极隔槽底部的残留，减少甚至是避免了栅极之间发生漏电的现象，从而提高了三维存储器的电性能，改善了三维存储器的良率。
100.以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。